CN111129044B - 形成半导体器件的方法和半导体器件 - Google Patents

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Abstract

根据本申请的实施例，提供了一种在BSI图像传感器中制造自对准栅格的方法。该方法包括在衬底的背面上沉积第一介电层，该衬底具有形成在其中的多个光电二极管，形成沟槽栅格，以及用介电材料填充沟槽以形成沟槽隔离栅格。在此，沟槽穿过第一介电层并延伸到衬底中。该方法还包括将沟槽中的介电材料回蚀刻到低于第一介电层的上表面的水平，以形成覆盖沟槽隔离栅格的凹槽，并用金属材料填充凹槽以形成与沟槽隔离栅格对准的金属栅格。根据本申请的实施例，还提供了形成半导体器件的方法及相关的半导体器件。

Description

形成半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及形成半导体器件的方法和半导体器件。
背景技术
数码相机和其他光学成像设备采用图像传感器。图像传感器将光学图像转换为可以表示为数字图像的数字数据。图像传感器包括像素传感器阵列和支持逻辑。阵列的像素传感器是用于测量入射光的单元器件，并且支持逻辑有助于读出测量结果。通常用于光学成像器件的一种图像传感器是背面照明(BSI)图像传感器。BSI图像传感器制造可以集成到传统的半导体工艺中，以实现低成本、小尺寸和高集成度。此外，BSI图像传感器具有低工作电压、低功耗、高量子效率、低读出噪声并且允许随机访问。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底的背面上沉积第一介电层，多个光电二极管形成在其中；形成沟槽栅格，其中沟槽穿过所述第一介电层并延伸到所述衬底中；用介电材料填充所述沟槽以形成沟槽隔离栅格；将所述沟槽中的介电材料回蚀刻到低于所述第一介电层的上表面的水平，以形成覆盖所述沟槽隔离栅格的凹槽；以及用金属材料填充所述凹槽以形成与所述沟槽隔离栅格对齐的金属栅格。
根据本申请的实施例，提供了一种半导体器件，包括：衬底，所述衬底中形成有多个光电二极管；沟槽隔离栅格，具有嵌入在所述衬底中的沟槽隔离栅格段，其中沟槽隔离栅格段横向围绕光电二极管；以及金属栅格，具有形成在所述沟槽隔离栅格上的金属栅格段，其中，在所述金属栅格段和所述沟槽隔离栅格段之间的界面处，所述金属栅格段与所述沟槽隔离栅格段对准并直接接触，其中，所述金属栅格段在所述界面处的截面与所述沟槽隔离栅格段在所述界面处的截面相同。
根据本申请的实施例，提供了一种半导体器件，包括：衬底，包括光电探测器；深沟槽隔离(DTI)结构，延伸到所述衬底的背面并包括第一深沟槽隔离段和第二深沟槽隔离段，其中所述光电探测器位于所述第一深沟槽隔离段和所述第二深沟槽隔离段之间并与所述第一深沟槽隔离段相邻；以及导电结构，包括第一导电段和第二导电段，其中，所述第一导电段和所述第二导电段分别覆盖并直接接触所述衬底的背面上的所述第一深沟槽隔离段和所述第二深沟槽隔离段；其中，所述第一深沟槽隔离段具有与所述衬底直接接触的第一深沟槽隔离侧壁，并且所述第一导电段具有与所述第一深沟槽隔离侧壁对齐的第一导电侧壁。
附图说明
当结合附图进行阅读时，根据以下详细的描述可以更好地理解本公开的各方面。应注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，可以任意增加或减少各种部件的尺寸。
图1A至图1B是根据一些实施例的用于BSI像素传感器的半导体结构的截面图。
图2是根据一些实施例的用于BSI图像传感器封装件的半导体结构的截面图。
图3是根据一些实施例的图1A至图1B中的BSI像素传感器的半导体结构的一部分的截面图。
图4示出了根据一些实施例的图3的部分半导体结构中的一些尺寸的范围。
图5A至图5F是根据一些实施例的用于示出在制造图3的部分半导体结构的方法中使用的工艺的中间器件结构的截面图。
图6是示出根据一些实施例的用于制造图3的部分半导体结构的方法的过程的流程图。
图7A至图7J是根据一些实施例的用于示出制造自对准金属栅格的工艺与附加步骤组合时用于制造BSI图像传感器的一些示例步骤的中间器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实施所公开的不同部件的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本公开可在各个示例中重复参考数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所讨论的各种实施例和/或结构之间的关系。
为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
背面照明(BSI)图像传感器包括像素传感器阵列。用于BSI图像传感器的一些半导体结构包括集成电路，具有半导体衬底和与布置在衬底内的像素传感器相对应的光电二极管。集成电路的后段制程(BEOL)金属化堆叠件沿着半导体衬底的第一正面位于半导体衬底的下面。半导体结构的滤色器和微透镜对应于像素传感器，并且在半导体衬底的第二背面上的相应的像素传感器的光电二极管上依次堆叠。
当BSI图像传感器包括半导体衬底中的沟槽隔离栅格和覆盖沟槽隔离栅格的金属栅格时，可以改善相邻像素传感器之间的光学隔离。可以通过填充深沟槽隔离(DTI)区域来实现沟槽隔离栅格，深沟槽隔离(DTI)区域布置在光电二极管周围和之间的半导体衬底中。金属栅格可以在覆盖半导体衬底的层中实现，并且与沟槽隔离栅格对准。
当使用干蚀刻工艺在覆盖半导体衬底的氧化物层上制造金属栅格时，该干蚀刻工艺会造成半导体衬底中的硅损伤。另外，在制造金属栅格之前，用于减薄覆盖半导体衬底的氧化物层的任何干蚀刻工艺也会造成硅损伤。除了硅损伤问题之外，还存在如下问题：制造的覆盖氧化物层的金属栅格可能与半导体衬底中的沟槽隔离栅格不对准。基于此，本公开涉及一种用于制造BSI图像传感器的方法，其中金属栅格与沟槽隔离栅格自对准，并且金属栅格的制造不涉及破坏硅干蚀刻工艺。
图1A至图1B中的每一个是根据一些实施例的用于BSI像素传感器的半导体结构的截面图。如图1A至图1B所示，像素传感器102通常布置在BSI图像传感器的像素传感器阵列内。半导体结构包括半导体衬底104，在半导体衬底104中布置有与像素传感器102对应的光电二极管106。光电二极管106在半导体衬底104内布置成行和/或列，并且配置为从光子中累积电荷(例如，电子)，光子从半导体衬底104的背面入射到光电二极管106上。半导体衬底104可以是，例如，诸如体硅衬底或绝缘体上硅(SOI)衬底的体半导体衬底。
如图1A至图1B所示，深沟槽隔离(DTI)区域限定由栅格段(例如彼此邻接的单个矩形或正方形)构成的沟槽隔离栅格110g。此外，DTI区域从与衬底104的上表面基本相平的平面延伸到半导体衬底104中。沟槽隔离栅格110g横向地布置在多个光电二极管106周围和之间，以提供相邻光电二极管106之间的光学隔离。在一些实施例中，用于形成沟槽隔离栅格的介电材料可以是氧化物材料，例如，氧化硅(例如，SiO2)或氧化铪(例如，HfO2)。在一些实施例中，用于形成沟槽隔离栅格的介电材料可以是折射率小于衬底104的折射率的材料。
如图1A至图1B所示，在沟槽隔离栅格110g上形成金属栅格120g。金属栅格120g中的金属栅格段120与沟槽隔离栅格110g中的沟槽隔离栅格段110对准。在像素传感器102中，如图1A至图1B所示，在金属栅格段120和沟槽隔离栅格段之间的界面109处，金属栅格段120与对应的沟槽隔离栅格段110直接接触。界面109处的金属栅格段120的底部的截面与界面109处的沟槽隔离栅格段110的顶部的截面相同。在一些实施例中，沟槽隔离栅格110g是深沟槽隔离栅格。在一些实施例中，沟槽隔离栅格110g是介电栅格。在一些实施例中，沟槽隔离栅格110g可以是混合栅格，其中混合栅格段包括电介质和金属材料。
由于金属栅格120g在界面109处与沟槽隔离栅格110g直接接触，因此没有缓冲层分隔金属栅格120g和沟槽隔离栅格110g。于是，BSI像素传感器102的光学性能可能很高。例如，与具有1000埃氧化物缓冲层的BSI像素传感器相比，光学性能可以提高4勒克斯或更多。另外，如下所示，金属栅格120g可以通过不进行干蚀刻的工艺形成。因此，对半导体衬底104的损坏可能较低并且白色像素计数可能较低。
如图1A至图1B所示的像素传感器102中，高吸收结构112形成在衬底104的背面上。高吸收结构112形成为当光电二极管106被入射到衬底104的背面的光照射时降低衬底104的背面的反射率。随着高吸收结构112的形成，更多的光被像素传感器102中的光电二极管106吸收。在一些实施例中，高吸收结构112沿着半导体衬底104的背面具有锯齿形轮廓或一些其他周期性图案。在一些实施例中，半导体衬底104在高吸收结构112处具有纳米多孔硅和/或一些其它高吸收半导体材料。在一些实施例中，高k介电材料116沿高吸收结构112设置。
如图1A至图1B所示，金属栅格段120的内部区域127可以以矩形、正方形或其他设计形状的形式向上打开，以容纳BSI像素传感器的附加组件。在像素传感器102中，滤色器136设置在金属栅格120g中的金属栅格段120的内部区域127中。覆盖滤色器136的微透镜138也设置在金属栅格段120的内部区域127中。
在如图1A至图1B所示的实施例中，用于不同像素传感器102的多个滤色器136至少通过包括单个金属栅格段120的金属栅格120g彼此分离。在其他实施例中，用于不同像素传感器102的多个滤色器136可以通过复合栅格彼此分离。在一些实施例中，如图1B所示，复合栅格可包括金属栅格120g和覆盖金属栅格120g的低n栅格120n。低n栅格120n相对于滤色器136具有“低”折射率以促进全内反射并因此防止辐射在像素传感器102之间通过。在一些实施例中，复合栅格可包括在半导体衬底104上依次堆叠的金属栅格120g、低n栅格120n以及硬掩模栅格120m(图中未示出)。当复合栅格中的金属栅格120g与衬底104中的沟槽隔离栅格110g对准时，也可以使分离不同滤色器的复合栅格与衬底104中的沟槽隔离栅格110g对准。
图2是根据一些实施例的BSI图像传感器封装件100的半导体结构的截面图。在图2中，BSI图像传感器封装件100包括在集成电路150的背面上以行和列布置的像素传感器102的阵列。在一些实施例中，像素传感器阵列包括图1A中的像素传感器102或图1B中的像素传感器102。在一些实施例中，像素传感器阵列可包括排列在数百或数千行以及数百或数千列中的数百万像素传感器。
集成电路150包括半导体衬底104、后段制程(BEOL)金属化堆叠件140以及位于半导体衬底104和BEOL金属化堆叠件140之间的器件区域105。器件区域105沿着半导体衬底104的表面设置，并延伸到半导体衬底104中。器件区域105包括对应于像素传感器102的光电二极管106和用于读出光电二极管106的逻辑器件，例如晶体管。光电二极管106排列在半导体衬底104内的行和列中，并配置成累积由入射到光电二极管106上的光子所感应的电荷。此外，多个光电二极管106通过半导体衬底104中的沟槽隔离栅格110g彼此光学隔离，从而减少串扰。
集成电路150的BEOL金属化堆叠件140位于半导体衬底104下方，并且包括堆叠在层间电介质(ILD)层146内的多个金属化层(例如，142、144)。BEOL金属化堆叠件140的一个或多个接触件148从金属化层144延伸到器件区域。此外，BEOL金属化堆叠件140的一个或多个第一通孔145在多个金属化层(例如，142、144)之间延伸，以互连金属化层(例如，142、144)。ILD层146可以是例如低k电介质(即，介电常数小于约3.9的电介质)或氧化物。金属化层(例如，142、144)、接触件148和第一通孔145可以是例如诸如铜或铝的金属。
在图2中，载体衬底160通过各种合适的粘结技术中的一种或组合粘结到集成电路150。载体衬底160的一个表面可以具有焊盘166。BEOL金属化堆叠件140的金属化层(例如，142、144)可以通过延伸穿过载体衬底160的一个或多个衬底通孔(TSV)168连接到RDL 166。例如，TSV 168可以是金属通孔、硅通孔或一些其他合适的通孔。BEOL金属化堆叠件140的金属化层(例如，142、144)也可以通过延伸到载体衬底160中的一个或多个通孔连接到载体衬底160中的附加的ASIC。
图3是根据一些实施例的图1A至图1B中的BSI像素传感器的半导体结构的一部分的截面图。在图3中，部分半导体结构180包括其中制备有光电二极管106的衬底104。包括沟槽隔离栅格段110的沟槽隔离栅格110g嵌入在衬底104中。在图3中，所示的每个光电二极管106由沟槽隔离栅格段110横向围绕(当从上向下观察时)。具有金属栅格段120的金属栅格120g形成在沟槽隔离栅格110g上。在图3中，在金属栅格段120和沟槽隔离栅格段110之间的界面109处，金属栅格段120与其对应的沟槽隔离栅格段110对准并直接接触。界面109处的金属栅格段120的底部的截面与界面109处的沟槽隔离栅格段110的顶部的截面相同。在图3中，在衬底的背面的至少一部分中形成高吸收结构112。在一些实施例中，形成覆盖高吸收结构112的高k介电材料116的层。
图4示出了根据一些实施例的图3的部分半导体结构180中的一些尺寸的范围。沟槽隔离栅格段110的高度“Hd”可以在1μm至6μm的范围内。金属栅格段120的高度“Hm”可在600nm至1000nm的范围内。沟槽隔离栅格段110的宽度“Wd”可以在50nm至200nm的范围内。金属栅格段120的宽度“Wm”可以在50nm至250nm的范围内。两个沟槽隔离栅格段110可以通过700nm至2000nm范围内的间隔“S”分离。金属栅格段120的侧壁和沟槽隔离栅格段110的侧壁均可具有85至95度范围内的倾斜角“α”。金属栅格段120顶部的边缘和沟槽隔离栅格段110底部的边缘的偏移量“b”可以在0到50nm的范围内。在图4中，金属栅格段120和沟槽隔离栅格段110之间的界面109可以与衬底104上的高k介电材料116的表面分离。界面109与高k介电材料116的表面之间的距离可以在-500A至+500A的范围内。
图5A至图5F是根据一些实施例的用于示出在制造图3的部分半导体结构180的方法中使用的工艺的中间器件结构的截面图。如图5A所示，提供具有嵌入式光电二极管(图中未示出)的衬底104。之后，在衬底104的背面中形成高吸收结构112，并且在高吸收结构112上沉积高k介电材料116的层。然后，在高k介电材料层116上沉积第一介电层182。然后，使用化学机械抛光(CMP)工艺平坦化第一介电层182，并且在第一介电层182上沉积氮化硅覆盖层183。在图5A中，高吸收结构112上的高k介电材料的实施例包括氧化铝(Al2O3)、氧化铪(HfO2)和五氧化二钽(Ta2O5)。第一介电层182可以例如由诸如二氧化硅(SiO2)的氧化物形成。
接下来，如图5B所示，沟槽185形成在衬底104的背面中。通过光刻技术，掩模设计的图案形成在氮化硅覆盖层183顶部的光刻胶层中。然后蚀刻氮化硅覆盖层183以形成掩模图案，接着进行蚀刻工艺以形成穿过第一介电层182并延伸到衬底104中的沟槽185。在图5B中，当从上向下观察时(图中未示出)，沟槽185可以形成横向围绕光电二极管的沟槽段。
接下来，如图5C所示，沟槽185(参见图5B)的内表面衬有高k介电材料184。然后，沟槽185填充有介电材料186，例如氧化硅。涂覆在沟槽185的内表面上的高k介电材料184的示例包括氧化铝(Al2O3)、氧化铪(HfO2)和五氧化二钽(Ta2O5)。
接下来，如图5D所示，将如图5C所示的沟槽185中的介电材料186(例如，氧化硅)回蚀刻至低于第一介电层182的上表面的水平，以形成凹槽187。保留在沟槽185中的介电材料186形成沟槽隔离栅格段110。多行和多列中的沟槽隔离栅格区段110的组合可以形成图3中的沟槽隔离栅格110g。
接下来，如图5E所示，图5D中的凹槽187衬有阻挡层188(例如，氮化钽层)，然后沉积金属材料189(例如钨)以填充凹槽187。阻挡层的材料的可能选择包括Ta、TaN、TiN、TiW或它们的组合。然后，CMP工艺用于平坦化并用于去除氮化硅覆盖层183上的金属材料189(参见图5D)并去除氮化硅覆盖层183，以形成平坦表面128。填充凹槽187的金属材料(例如，钨)189形成金属栅格段120。多行和多列的金属栅格段120的组合可以形成图3中的金属栅格120g。
接下来，如图5F所示，回蚀刻第一介电层182以去除第一介电层182的至少一部分，以暴露金属栅格段120的一些内部区域127。在一些实施例中，使用无等离子体气体化学蚀刻工艺(例如，Certas蚀刻工艺)回蚀刻第一介电层182。在一些实施例中，第一介电层182另外或替代地用稀氢氟酸(DHF)浸渍工艺回蚀刻。
如上所示，通过在沟槽185中形成金属栅格段120和沟槽隔离栅格段110，沟槽185的图案(参见图5B)被转移到金属栅格段120和沟槽隔离栅格段110。因此，金属栅格段120和沟槽隔离栅格段110是自对准的，并且在金属栅格段120和沟槽隔离栅格段110之间不存在重叠误差。
此外，可以通过使用沉积然后平坦化来形成金属栅格段120而无需干蚀刻。这防止了对衬底104的晶体损伤并因此减少了衬底104中的漏电流(例如，暗电流)和白色像素。此外，虽然在形成沟槽185和/或回蚀介电材料186期间不需要使用干蚀刻(参见图5D)，但可以使用干蚀刻。如果在形成沟槽185和/或回蚀刻介电材料186期间使用干蚀刻，氮化硅覆盖层183可以保护衬底104免受损坏并且因此可以进一步减少衬底104中的漏电流和白色像素。
此外，由于减轻了对衬底104的干蚀刻损伤，可以形成金属栅格段120和沟槽隔离栅格段110而不需要中间的的缓冲层来保护衬底104。这增强了衬底104中的像素传感器的光学性能(例如，灵敏度、信噪比等)。
图6是示出根据一些实施例的用于制造图3的部分半导体结构180的方法200中使用的工艺的流程图。部分半导体结构制备在具有嵌入式光电二极管的衬底上。在图6中，在210处，在衬底的背面的部分中形成高吸收区域。然后，在215处，沉积高k介电材料的层，并且在220处，沉积第一介电层。在一些实施例中，如图5A所示，高吸收结构112形成在衬底104的背面中，高k介电材料层116沉积在高吸收结构112上，并且第一介电层182沉积在高k介电材料层112上。
接下来，在230处，形成沟槽。在230处形成的沟槽穿过第一介电层并延伸到衬底中。在一些实施例中，通过根据覆盖第一介电层的氮化硅层中的掩模图案，蚀刻穿过第一介电层并蚀刻到衬底中来形成沟槽。在一些实施例中，如图5B所示，通过蚀刻工艺形成的沟槽185穿过第一介电层182并延伸到衬底104中。
接下来，在240处，用介电材料填充沟槽，例如氧化硅。在一些实施例中，如图5C所示，在沟槽185的内表面衬有高k介电材料184之后，沟槽185填充有介电材料186。
接下来，在250处，将沟槽中的介电材料回蚀刻到低于第一介电层的上表面的水平，以在沟槽中形成凹槽。在一些实施例中，如图5D所示，在回蚀刻如图5C所示的介电材料186之后，在沟槽185中形成凹槽187。
接下来，在260处，在凹槽的内表面内衬阻挡层之后，用金属材料填充凹槽。在一些实施例中，如图5E所示，在凹槽187的内表面涂有阻挡层188之后，金属材料189填充凹槽187；另外，通过CMP工艺去除多余材料形成平坦表面128。
接下来，在270处，去除第一介电层的部分。在一些实施例中，如图5F所示，去除第一介电层182的部分以暴露金属栅格段120的一些内部区域127。
图7A至图7J是中间器件结构的截面图，用于示出当制造自对准金属栅格的工艺与根据一些实施例的附加步骤组合时用于制造BSI图像传感器的一些示例步骤。制造自对准金属栅格的过程可以是如图6中的流程图所示的过程，或者是由图5A至图5F中的中间器件结构的截面图所示的过程。
在图7A中，提供了具有嵌入式光电二极管(图中未示出)的衬底104。光电二极管用于接收来自衬底104背面的光。衬底104的正面覆盖有金属化堆叠件140，金属化堆叠件140可包括堆叠在层间介电层内的多个金属化层。衬底104与金属化堆叠件140粘结到载体衬底160。载体衬底160可以包括附加的ASIC和相关的金属化堆叠件。金属化堆叠件140可以通过金属化堆叠件140和载体衬底160之间的界面处的各种金属接触件175连接到载体衬底160中的附加ASIC。
在图7A中，BSI图像传感器封装件100由包括衬底104、金属化堆叠件140和载体衬底160的有界结构实现。有界结构中的各个区域由各种功能结构实现。例如，像素传感器阵列在像素(pixel)区域170中实现。黑电平校准(BLC)电路在BLC区域172中实现。可以在金属化堆叠件140和载体衬底160之间的界面处利用混合边界(HB)形成用于各种金属接触件175的金属边界与一些非金属边界(例如，电介质-电介质粘合)。这种混合边界可以在HB区域174中找到。BSI图像传感器封装件100的各种接触焊盘可以在PAD区域176中实现。划线(SL)可以在SL区域178中实现。
在图7A中，在制造自对准金属栅格的过程中，沉积第一介电层182覆盖衬底104。在使用CMP工艺平坦化第一介电层182之后，在第一介电层182上沉积氮化硅覆盖层183。在一些实施例中，可以在第一介电层182和衬底104之间沉积高k介电材料116的层。在一些实施例中，在衬底104的背面中形成高吸收结构112，高k介电材料层116沉积在高吸收结构112上，并且第一介电层182沉积在高k介电材料116的层上。
在图7B中，沟槽185形成在衬底104的背面中。横向围绕光电二极管的沟槽段可以通过沟槽185的一些组合形成。沟槽185穿过第一介电层182并延伸到衬底104中。在图7C中，沟槽185的内表面(参见图7B)衬有高k介电材料184(未示出)。然后，沟槽185填充有介电材料186，例如氧化物材料。
在图7D中，沟槽185中的介电材料186被回蚀刻到低于第一介电层的上表面的水平，以形成凹槽187。保留在沟槽185中的介电材料186形成沟槽隔离栅格段110。
在图7E中，图7D中的凹槽187衬有阻挡层(图中未示出)，然后沉积金属材料189以填充凹槽187。然后，CMP工艺用于平面化和去除多余材料，以形成平坦表面128。填充凹槽187的金属材料189形成金属栅格段120。
在如图7A至图7E所示的工艺中制造沟槽隔离栅格和金属栅格之后，BSI图像传感器封装件100中的各种其他结构在另外的兼容工艺中制造。参考图7F至图7J示出了这种兼容工艺的示例。
在图7F中，在制造如图7E所示的器件结构之后，制造接触焊盘190。图7F示出了一个接触焊盘190，其中具有一些细节。图7F中的接触焊盘190可包括顶部金属接触件195，顶部金属接触件195导电地连接到金属化堆叠件140中的一个或多个金属化层。在图7F中的器件结构的顶面经过CMP平面化和去除多余材料之后，顶部金属接触件195被绝缘材料(例如，氧化物)191覆盖。
在图7G中，在制造如图7F所示的器件结构之后，在器件结构的顶面上制造背面金属栅格连接件198。然后，如图7H所示，在光刻工艺之后，去除像素区域170中的光刻胶，同时BLC区域172、HB区域174、PAD区域176和SL区域178均被光刻胶192覆盖。接下来，在像素区域170中，回蚀刻第一介电层182以去除第一介电层182的部分，以暴露金属栅格区段120的内部区域127。在像素区域170中，可使用稀氢氟酸(DHF)浸渍工艺或无等离子气体化学蚀刻工艺回蚀刻第一介电层182。
在制造如图7H所示的器件结构之后，沉积钝化层199。在如图7I所示的实施例中，钝化层199覆盖在像素区域170、BLC区域172和HB区域174中的器件结构的顶面。然后，在光刻胶193中形成光刻胶掩模图案194，接着进行蚀刻工艺以蚀刻绝缘材料(例如，氧化物)191中的选定部分，以形成暴露接触焊盘190的顶部金属接触件195的表面的接触开口196。
在去除图7I中的光刻胶193之后，得到如图7J中所示的BSI图像传感器封装件100。BSI图像传感器封装件100具有像素区域170，其中布置有按行和列布置的像素传感器102的阵列。像素传感器中的多个光电二极管通过沟槽隔离栅格110g彼此光学隔离。金属栅格120g形成在沟槽隔离栅格110g上方。沟槽隔离栅格110g包括按行和列布置的沟槽隔离栅格段110，并且金属栅格120g包括按行和列布置的金属栅格段120。给定选定的像素传感器102，该选定像素传感器102中的金属栅格段120与其对应的沟槽隔离栅格段110对准并直接接触。
在如图7J所示的器件结构中，滤色器和微透镜可以定位在金属栅格段120的内部区域127内。另外，图7J的BSI图像传感器封装件100可以通过将这些组件连接到接触焊盘而与其他电子部件电连接，例如，通过接触开口196与接触焊盘191中的顶部金属接触件195连接。
在一些实施例中，本申请提供了一种方法，包括：在衬底的背面上沉积第一介电层，衬底的背面上形成有多个光电二极管；形成沟槽栅格，其中沟槽穿过第一介电层并延伸到衬底中；用介电材料填充沟槽以形成沟槽隔离栅格；将沟槽中的介电材料回蚀刻到低于第一介电层的上表面的水平，以形成覆盖沟槽隔离栅格的凹槽；并用金属材料填充凹槽，以形成与沟槽隔离栅格对准的金属栅格。在一些实施例中，该方法还包括去除第一介电层的至少一部分以暴露金属栅格中的金属栅格段的内部区域的至少一部分。在一些实施例中，该方法还包括去除第一介电层的至少一部分和衬底的至少一部分，以暴露金属栅格中的金属栅格段的内部区域的至少一部分，直到金属栅格的底部与衬底表面垂直地隔开预定的距离。在一些实施例中，形成沟槽栅格包括：在第一介电层上沉积氮化硅层；在氮化硅层中形成掩模图案；根据氮化硅层中的掩模图案，蚀刻穿过第一介电层并蚀刻到衬底中。在一些实施例中，该方法还包括在衬底的背面的一部分中形成高吸收结构，其中第一介电层沉积在衬底的背面的一部分中的高吸收结构上。在一些实施例中。该方法还包括去除第一介电层的至少一部分，直到暴露出高吸收结构的表面。在一些实施例中，第一介电层包括氧化物层。在一些实施例中，金属材料包括钨。在一些实施例中，该方法还包括在衬底的背面上沉积高k介电材料层，其中第一介电层沉积在高介电材料层上。在一些实施例中，该方法还包括在用金属材料填充凹槽之前，用阻挡层内衬凹槽的内表面。
在一些实施例中，本申请提供了一种器件，包括：衬底，其中形成有多个光电二极管；沟槽隔离栅格，具有嵌入在衬底中的沟槽隔离栅格段，其中沟槽隔离栅格段横向围绕光电二极管；金属栅格，具有形成在沟槽隔离栅格上方的金属栅格段，其中，在金属栅格段和沟槽隔离栅格段之间的界面处，金属栅格段与沟槽隔离栅格段对准并直接接触，其中，金属栅格段在界面处的截面、与沟槽隔离栅格段在界面处的截面相同。在一些实施例中，该器件还包括：在衬底的背面的至少一部分中的高吸收结构；和覆盖衬底的背面的介电层。在一些实施例中，金属栅格段和沟槽隔离栅格段之间的界面与衬底的表面垂直地隔开预定的距离。在一些实施例中，沟槽隔离栅格包括深沟槽隔离栅格，其包括深沟槽隔离栅格段。在一些实施例中，沟槽隔离栅格包括介电栅格，该介电栅格包括介电栅格段。
在一些实施例中，本申请提供了另一种装置，包括：具有光电探测器的衬底；DTI结构，延伸到衬底的背面并包括第一DTI段和第二DTI段，其中光电探测器位于第一和第二DTI段之间并与第一DTI段相邻；包括第一导电段和第二导电段的导电结构，其中第一导电段和第二导电段分别覆盖并直接接触衬底的背面上的第一和第二DTI段；其中，第一DTI段具有与衬底直接接触的第一DTI侧壁，第一导电段具有与第一DTI侧壁对齐的第一导电侧壁。在一些实施例中，衬底的背面在光电探测器处具有锯齿形轮廓并且内衬有高k介电层，其中高k介电层具有符合锯齿形轮廓的顶面和底面，并且其中，高k介电层具有与第一导电侧壁直接接触的高k电介质侧壁。在一些实施例中，高k电介质侧壁与第一DTI侧壁直接接触。在一些实施例中，在与所述第一DTI段的第一DTI侧壁相对的一侧上，第一DTI段具有第二DTI侧壁，在与第一导电段的第一导电侧壁相对的一侧上，第一导电段具有第二导电侧壁，并且其中第二DTI侧壁和第二导电侧壁彼此对准并且边对边布置。在一些实施例中，衬底还包括与光电探测器相邻的第二光电探测器，其中第二DTI段在光电探测器和第二光电探测器之间，并且其中，在第二DTI段与第二导电段直接接触的界面处，第二DTI段和第二导电段共享共同的宽度。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底的背面上沉积第一介电层，多个光电二极管形成在其中；形成沟槽栅格，其中沟槽穿过所述第一介电层并延伸到所述衬底中；用介电材料填充所述沟槽以形成沟槽隔离栅格；将所述沟槽中的介电材料回蚀刻到低于所述第一介电层的上表面的水平，以形成覆盖所述沟槽隔离栅格的凹槽；以及用金属材料填充所述凹槽以形成与所述沟槽隔离栅格对齐的金属栅格。
根据本申请的实施例，还包括：去除所述第一介电层的至少一部分，以暴露所述金属栅格中的金属栅格段的内部区域的至少一部分。
根据本申请的实施例，还包括：去除所述第一介电层的至少一部分和所述衬底的至少一部分，以暴露所述金属栅格中的金属栅格段的内部区域的至少一部分，直到所述金属栅格的底部与所述衬底的表面垂直地隔开预定的距离。
根据本申请的实施例，形成所述沟槽栅格包括：在所述第一介电层上沉积氮化硅层；在所述氮化硅层中形成掩模图案；以及根据所述氮化硅层中的掩模图案蚀刻穿过所述第一介电层并蚀刻到所述衬底中。
根据本申请的实施例，还包括：在所述衬底的背面的一部分中形成高吸收结构，其中所述第一介电层沉积在所述衬底的背面的一部分中的所述高吸收结构上。
根据本申请的实施例，还包括：去除所述第一介电层的至少一部分直到暴露出所述高吸收结构的表面。
根据本申请的实施例，所述第一介电层包括氧化物层。
根据本申请的实施例，所述金属材料包括钨。
根据本申请的实施例，还包括：在衬底的背面上沉积高k介电材料层，其中所述第一介电层沉积在所述高k介电材料层上。
根据本申请的实施例，还包括：在用所述金属材料填充所述凹槽之前，在所述凹槽的内表面上内衬阻挡层。
根据本申请的实施例，提供了一种半导体器件，包括：衬底，所述衬底中形成有多个光电二极管；沟槽隔离栅格，具有嵌入在所述衬底中的沟槽隔离栅格段，其中沟槽隔离栅格段横向围绕光电二极管；以及金属栅格，具有形成在所述沟槽隔离栅格上的金属栅格段，其中，在所述金属栅格段和所述沟槽隔离栅格段之间的界面处，所述金属栅格段与所述沟槽隔离栅格段对准并直接接触，其中，所述金属栅格段在所述界面处的截面与所述沟槽隔离栅格段在所述界面处的截面相同。
根据本申请的实施例，还包括：高吸收结构，位于所述衬底的背面的至少一部分中；以及介电层，覆盖所述衬底的背面。
根据本申请的实施例，所述金属栅格段与所述沟槽隔离栅格段之间的所述界面与所述衬底的表面垂直地隔开预定的距离。
根据本申请的实施例，所述沟槽隔离栅格包括深沟槽隔离栅格，所述深沟槽隔离栅格包含深沟槽隔离栅格段。
根据本申请的实施例，所述沟槽隔离栅格包括介电栅格，所述介电栅格包含介电栅格段。
根据本申请的实施例，提供了一种半导体器件，包括：衬底，包括光电探测器；深沟槽隔离(DTI)结构，延伸到所述衬底的背面并包括第一深沟槽隔离段和第二深沟槽隔离段，其中所述光电探测器位于所述第一深沟槽隔离段和所述第二深沟槽隔离段之间并与所述第一深沟槽隔离段相邻；以及导电结构，包括第一导电段和第二导电段，其中，所述第一导电段和所述第二导电段分别覆盖并直接接触所述衬底的背面上的所述第一深沟槽隔离段和所述第二深沟槽隔离段；其中，所述第一深沟槽隔离段具有与所述衬底直接接触的第一深沟槽隔离侧壁，并且所述第一导电段具有与所述第一深沟槽隔离侧壁对齐的第一导电侧壁。
根据本申请的实施例，所述衬底的背面在所述光电探测器处具有锯齿形轮廓，并且所述衬底的背面内衬有高k介电层，其中所述高k介电层具有均符合所述锯齿形轮廓的顶面和底面，其中，所述高k介电层具有与所述第一导电侧壁直接接触的高k电介质侧壁。
根据本申请的实施例，所述高k电介质侧壁与所述第一深沟槽隔离侧壁直接接触。
根据本申请的实施例，在与所述第一深沟槽隔离段的所述第一深沟槽隔离侧壁相对的一侧上，所述第一深沟槽隔离段具有第二深沟槽隔离侧壁，其中，在与所述第一导电段的所述第一导电侧壁相对的一侧上，所述第一导电段具有第二导电侧壁，并且其中，所述第二深沟槽隔离侧壁和所述第二导电侧壁彼此对齐并且边对边布置。
根据本申请的实施例，所述衬底还包括与所述光电探测器相邻的第二光电探测器，其中所述第二深沟槽隔离段位于所述光电探测器与所述第二光电探测器之间，并且其中，在所述第二深沟槽隔离段和所述第二导电段直接接触的界面处，所述第二深沟槽隔离段与所述第二导电段共用共同的宽度。
以上概述了多个实施例的部件，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，可以容易地使用本公开作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在衬底的背面上沉积第一介电层，多个光电二极管形成在其中；
形成沟槽栅格，其中沟槽穿过所述第一介电层并延伸到所述衬底中；
用介电材料填充所述沟槽以形成沟槽隔离栅格；
将所述沟槽中的介电材料回蚀刻到低于所述第一介电层的上表面的水平，以形成覆盖所述沟槽隔离栅格的凹槽；以及
在所述凹槽的内表面上内衬阻挡层之后，用金属材料填充所述凹槽以形成与所述沟槽隔离栅格对齐的金属栅格，其中所述阻挡层的底面与所述沟槽隔离栅格的顶面直接接触，然后去除所述第一介电层的至少一部分以暴露所述金属栅格中的金属栅格段的内部区域的至少一部分。
2.根据权利要求1所述的方法，其中，
所述沟槽隔离栅格横向地布置在所述多个光电二极管之间。
3.根据权利要求1所述的方法，还包括：
去除所述第一介电层的至少一部分和所述衬底的至少一部分，以暴露所述金属栅格中的金属栅格段的内部区域的至少一部分，直到所述金属栅格的底部与所述衬底的表面垂直地隔开预定的距离。
4.根据权利要求1所述的方法，其中，形成所述沟槽栅格包括：
在所述第一介电层上沉积氮化硅层；
在所述氮化硅层中形成掩模图案；以及
根据所述氮化硅层中的掩模图案蚀刻穿过所述第一介电层并蚀刻到所述衬底中。
5.根据权利要求1所述的方法，还包括：
在所述衬底的背面的一部分中形成高吸收结构，其中所述第一介电层沉积在所述衬底的背面的一部分中的所述高吸收结构上。
6.根据权利要求5所述的方法，还包括：
去除所述第一介电层的至少一部分直到暴露出所述高吸收结构的表面。
7.根据权利要求1所述的方法，其中，所述第一介电层包括氧化物层。
8.根据权利要求1所述的方法，其中，所述金属材料包括钨。
9.根据权利要求1所述的方法，还包括：
在衬底的背面上沉积高k介电材料层，其中所述第一介电层沉积在所述高k介电材料层上。
10.根据权利要求1所述的方法，还包括：
在用所述金属材料填充所述凹槽之后，执行平坦化工艺以平坦化所述第一介电层的上表面与所述金属栅格的顶面。
11.一种半导体器件，包括：
衬底，所述衬底中形成有多个光电二极管；
介电层，覆盖所述衬底的背面；
沟槽隔离栅格，具有嵌入在所述衬底和所述介电层中的沟槽隔离栅格段，其中沟槽隔离栅格段横向围绕光电二极管；以及
金属栅格，具有形成在所述沟槽隔离栅格段上且嵌入在所述介电层中的金属栅格段，其中，所述金属栅格段与所述沟槽隔离栅格段之间的界面与所述衬底的所述背面垂直地隔开预定的距离，并且所述金属栅格段的侧壁和所述沟槽隔离栅格段的侧壁均具有倾斜角，所述金属栅格段包括阻挡层和位于所述阻挡层上的金属材料，在所述金属栅格段和所述沟槽隔离栅格段之间的界面处，所述金属栅格段与所述沟槽隔离栅格段对准并且所述阻挡层的底面与所述沟槽隔离栅格段的顶面直接接触，其中，所述金属栅格段在所述界面处的截面与所述沟槽隔离栅格段在所述界面处的截面的尺寸和形状均相同。
12.根据权利要求11所述的半导体器件，还包括：
高吸收结构，位于所述衬底的背面的至少一部分中。
13.根据权利要求11所述的半导体器件，其中，所述倾斜角在85至95度的范围内。
14.根据权利要求11所述的半导体器件，其中，所述沟槽隔离栅格包括深沟槽隔离栅格，所述深沟槽隔离栅格包含深沟槽隔离栅格段。
15.根据权利要求11所述的半导体器件，其中，所述沟槽隔离栅格包括介电栅格，所述介电栅格包含介电栅格段。
16.一种半导体器件，包括：
衬底，包括光电探测器；
介电层，覆盖所述衬底的背面；
深沟槽隔离结构，嵌入在所述衬底和所述介电层中并包括第一深沟槽隔离段和第二深沟槽隔离段，其中所述光电探测器位于所述第一深沟槽隔离段和所述第二深沟槽隔离段之间并与所述第一深沟槽隔离段相邻；以及
导电结构，包括分别嵌入在所述介电层中的第一导电段和第二导电段，其中，所述第一导电段和所述第二导电段分别覆盖并直接接触所述第一深沟槽隔离段和所述第二深沟槽隔离段，所述第一导电段与所述第一深沟槽隔离段直接接触的界面与所述衬底的所述背面在垂直于所述背面的方向上隔开预定的距离，并且所述第一导电段的侧壁和所述第一深沟槽隔离段的侧壁均具有倾斜角；
其中，所述第一导电段包括阻挡层和位于所述阻挡层上的金属材料，所述第一导电段的所述阻挡层的底面与所述第一深沟槽隔离段的顶面直接接触，所述第一深沟槽隔离段具有与所述衬底直接接触的第一深沟槽隔离侧壁，并且所述第一导电段具有与所述第一深沟槽隔离侧壁对齐的第一导电侧壁。
17.根据权利要求16所述的半导体器件，其中，所述衬底的背面在所述光电探测器处具有锯齿形轮廓，并且所述衬底的背面内衬有高k介电层，其中所述高k介电层具有均符合所述锯齿形轮廓的顶面和底面，其中，所述高k介电层具有与所述第一导电侧壁直接接触的高k电介质侧壁。
18.根据权利要求17所述的半导体器件，其中，所述高k电介质侧壁与所述第一深沟槽隔离侧壁直接接触。
19.根据权利要求16所述的半导体器件，其中，在与所述第一深沟槽隔离段的所述第一深沟槽隔离侧壁相对的一侧上，所述第一深沟槽隔离段具有第二深沟槽隔离侧壁，其中，在与所述第一导电段的所述第一导电侧壁相对的一侧上，所述第一导电段具有第二导电侧壁，并且其中，所述第二深沟槽隔离侧壁和所述第二导电侧壁彼此对齐并且边对边布置。
20.根据权利要求16所述的半导体器件，其中，所述衬底还包括与所述光电探测器相邻的第二光电探测器，其中所述第二深沟槽隔离段位于所述光电探测器与所述第二光电探测器之间，并且其中，在所述第二深沟槽隔离段和所述第二导电段直接接触的界面处，所述第二深沟槽隔离段与所述第二导电段共用共同的宽度。
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