KR20000051694A - 트렌치를 이용한 모스 트랜지스터 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 공정중 트렌치를 이용한 모스 트랜지스터의 제조 방법에 관한 것으로, 트렌치를 이용한 모스 트랜지스터를 제조하는 공정에 있어서, 화학 기계적 연마 공정후 질화막을 두께 500 ~ 3000Å으로 증착하고 에치 백(etch back)하여 트렌치의 가장자리 부분에 질화막을 남게 하여 트렌치와 엑티브 영역을 분리함으로써, 트렌치에서 누설 전류나 쇼트가 발생하는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 보다 상세하게는 반도체 소자의 제조 공정중 트렌치를 이용한 모스 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 모스 트랜지스터(MOS transistor) 제조시 소자 분리 방법으로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.
이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다.
트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
그러면, 트렌치를 이용한 모스 트랜지스터를 제조하는 종래의 방법을 첨부된 도 1a 내지 도 1d를 참조하여 설명한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 웨이퍼(1)를 열산화하여 패드 산화막(2)을 열성장시키고, 그 상부에 질화막(3)을 증착한다. 그리고, 포토리소그래피(photolithography) 공정에 의해 질화막(3)과 패드 산화막(2)을 선택적으로 식각하여 제거하고, 드러난 실리콘 웨이퍼(1)를 일정 깊이로 식각하여 실리콘 웨이퍼(1)의 소자 분리 영역에 트렌치를 형성한다. 이후, 트렌치가 형성된 실리콘 웨이퍼(1)를 세정하고, 트렌치의 소자 분리 특성을 강화하기 위하여 실리콘 웨이퍼(1)를 열산화하여 트렌치의 내벽에 라이너(liner) 산화막(4)을 성장시킨다.
그리고, 실리콘 웨이퍼(1) 전면에 산화막(5)을 두껍게 증착하여 트렌치(4)를 매립하고, 포토리소그래피 공정에 의해 산화막(5)을 선택적으로 식각하여 실리콘 웨이퍼(1)의 트렌치 영역 및 그 상부에만 산화막(5)이 남도록 한다.
그 다음, 도 1b에 도시된 바와 같이, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 산화막(5)의 상부가 질화막(3) 상부와 평행이 되도록 평탄화하고, 질화막(3)과 실리콘 웨이퍼 표면에 남아 있는 패드 산화막(2)을 순차적으로 제거한다.
그 다음, 도 1c에 도시된 바와 같이, 소자 분리 영역이 정의된 실리콘 웨이퍼(1)의 모스 트랜지스터 영역에 게이트 산화막(6)을 열성장시키고, 그 상부에 폴리 실리콘(poly Si)(7)을 증착시킨다. 그리고, 포토리소그래피 공정에 의해 게이트 영역을 제외한 부분의 폴리 실리콘을 제거하고, 게이트를 마스크로 하여 소소/드레인 형성을 위한 불순물을 이온 주입을 한 후, 산화막(6)을 제거하여 실리콘 웨이퍼를 노출시킨다.
그 다음, 도 1d에 도시된 바와 같이, 실리콘 웨이퍼(1) 전면에 티타늄, 티타늄/질화티타늄 등의 실리사이드(8) 형성을 위한 박막을 증착하고, 실리사이드(8) 형성에 이용되지 않고 잔류하는 박막을 제거한다. 그리고, 절연막(9)을 형성하고, 금속막과 소스/드레인 또는 게이트의 소자 전극 연결을 위해 포토리소그래피 공정에 의해 절연막(9)을 식각한 후, 금속막(10)을 증착한다.
이와 같이 종래의 방법에 의해 트렌치를 이용한 모스 트랜지스터의 제조하면 게이트 형성을 위한 폴리 실리콘 식각시 폴리 실리콘이나, 실리사이드를 형성시 실리사이드가 트렌치의 가장자리 부분에 남는 경우에 누설 전류(leakage current)나 쇼트(short)가 발생할 수 있다.
또한, 엑티브와 필드 사이가 작아지면서 콘택 공정에서도 누설 전류가 발생하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 트렌치와 엑티브 영역을 분리함으로써 누설 전류와 쇼트가 발생하는 것을 방지하는 데 있다.
도 1a 내지 도 1d는 종래의 트렌치를 이용한 모스 트랜지스터 제조 방법을 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명에 따른 트렌치를 이용한 모스 트랜지스터 제조 방법을 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 트렌치를 이용한 모스 트랜지스터를 제조하는 공정에 있어서, 화학 기계적 연마 공정후 질화막을 증착하고 에치 백(etch back)하여 트렌치의 가장자리 부분에 질화막을 남게 하여 트렌치와 엑티브 영역을 분리하는 것을 특징으로 한다.
상기 질화막의 두께는 500 ~ 3000Å으로 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 트렌치를 이용한 모스 트랜지스터의 제조 방법을 도시한 공정도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 웨이퍼(11)를 열산화하여 패드 산화막(12)을 열성장시키고, 그 상부에 화학 기상 증착법(CVD ; chemical vapor deposition)에 의해 질화막(13)을 증착한다. 그리고, 포토리소그래피 공정에 의해 질화막(13)과 패드 산화막(12)을 선택적으로 식각하여 제거하고, 드러난 실리콘 웨이퍼(11)를 일정 깊이로 식각하여 실리콘 웨이퍼(11)의 소자 분리 영역에 트렌치를 형성한다. 이후, 트렌치가 형성된 실리콘 웨이퍼(11)를 세정하고, 트렌치의 소자 분리 특성을 강화하기 위하여 실리콘 웨이퍼(11)를 열산화하여 트렌치의 내벽에 라이너 산화막(14)을 성장시킨다.
그리고, 실리콘 웨이퍼(11) 전면에 상압 화학 기상 증착법(APCVD ; atmospheric pressure chemical vapor deposition)에 의해 산화막(15)을 두껍게 증착하여 트렌치(14)를 매립하고, 포토리소그래피 공정에 의해 산화막(15)을 선택적으로 식각하여 실리콘 웨이퍼(11)의 트렌치 영역 및 그 상부에만 산화막(15)이 남도록 한다.
그 다음, 도 2b에 도시된 바와 같이, 화학 기계적 연마 공정에 의해 산화막(15)의 상부가 질화막(13) 상부와 평행이 되도록 평탄화하고, 질화막(13)을 습식 식각에 의해 제거한 후, 실리콘 웨이퍼 표면에 남아 있는 패드 산화막(12)을 습식 세정하여 제거한다. 그리고, 퍼니스(furnace)에서 온도 500 ~ 800℃로 5 ~ 60min 동안 실시하여 실리콘 웨이퍼(11)의 전면에 질화막(16)이 두께 500 ~ 3000Å가 형성되도록 한다.
그 다음, 도 2c에 도시된 바와 같이, 마스크 없이 플라즈마 식각에 의해 전면 식각(etch back)을 하부 산화막이 노출될 때까지 실시하여 트렌치의 가장자리 부분에 질화막(16)이 남도록 한다. 이 질화막(16)은 트렌치와 엑티브 영역을 분리함으로써 누설 전류나 쇼트와 같은 문제점을 방지하는 역할을 한다. 그리고, 소자 분리 영역이 정의된 실리콘 웨이퍼(11)의 모스 트랜지스터 영역에 게이트 산화막(17)을 열성장시키고, 그 상부에 폴리 실리콘(18)을 화학 기상 증착법에 의해 증착시킨다. 이후, 포토리소그래피 공정에 의해 게이트 영역을 제외한 부분의 폴리 실리콘을 플라즈마 식각에 의해 제거하고, 게이트를 마스크로 하여 소소/드레인 형성을 위한 불순물을 이온 주입을 한 후, 산화막(17)을 습식 세정을 통하여 제거하여 실리콘 웨이퍼를 노출시킨다.
그 다음, 도 2d에 도시된 바와 같이, 실리콘 웨이퍼(11) 전면에 티타늄, 티타늄/질화티타늄 등의 실리사이드(19) 형성을 위한 박막을 스퍼터법에 의해 증착하고, 어닐링을 하여 실리사이드(19)를 형성하며, 실리사이드(19) 형성에 이용되지 않고 잔류하는 박막을 제거한다. 그리고, 절연막(20)을 상압 화학 기상 증착법으로 형성하고, 금속막과 소스/드레인 또는 게이트의 소자 전극 연결을 위해 포토리소그래피 공정에 의해 절연막(20)을 식각한 후, 금속막(21)을 증착한다.
이와 같이 본 발명은 트렌치의 가장자리에 질화막을 형성함으로써, 트렌치에서 누설 전류나 쇼트가 발생하는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (2)
- 트렌치를 이용한 모스 트랜지스터를 제조하는 방법에 있어서,실리콘 웨이퍼 위에 패드 산화막과 질화막을 형성한 후, 포토리소그래피 공정에 의해 실리콘 웨이퍼의 소자 분리 영역에 트렌치를 형성하는 단계와;상기 트렌치가 형성된 실리콘 웨이퍼를 열산화하여 트렌치 내벽에 라이너 산화막을 성장시키고, 산화막을 두껍게 증착하여 상기 트렌치를 매립하는 단계와;상기 산화막을 포토리소그래피 공정에 의해 식각하여 상기 트렌치 영역 및 그 상부에만 산화막이 남도록 하는 단계와;상기 산화막을 평탄화하고, 상기 실리콘 웨이퍼의 모스 트랜지스터 영역에 폴리 전극을 형성하는 단계와;상기 실리콘 웨이퍼 전면에 실리사이드 형성을 위한 박막을 증착하여 실리사이드를 형성한 후, 잔류하는 상기 박막을 제거하는 단계와;상기 실리콘 웨이퍼 전면에 절연막을 형성하고, 금속막과 소스/드레인 또는 게이트의 소자 전극 연결을 위해 포토리소그래피 공정에 의해 상기 절연막을 식각한 후, 금속막을 증착하는 단계;를 포함하되,상기 산화막을 화학 기계적 연마 공정에 의해 평탄화하는 단계 이전에 상기 실리콘 웨이퍼 전면에 질화막을 증착하는 단계와;상기 질화막을 전면 식각(etch back)하여 트렌치의 가장자리 부분에 상기 질화막이 남도록 하는 단계;를 더 포함하는 것을 특징으로 하는 트렌치를 이용한 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 화학 기계적 연마 공정 후에 증착하는 상기 질화막의 두께는 500 ~ 3000Å로 하는 것을 특징으로 하는 트렌치를 이용한 모스 트랜지스터 제조 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358564B1 (ko) * | 2000-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20040001907A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 |
| KR100587597B1 (ko) * | 2002-10-31 | 2006-06-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100881413B1 (ko) * | 2002-10-24 | 2009-02-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
-
1999
- 1999-01-25 KR KR1019990002269A patent/KR100276124B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358564B1 (ko) * | 2000-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20040001907A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 |
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