JPS62136880A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 〔概　要〕 ソース、ドレインＲＩＭの離間部上にコントロールゲー
トと該コントロールゲートに薄い絶縁膜を介して接する
フローティングゲートとが該離間部を横切る方向に並ん
で配設され、且つフローティングゲートの少なくとも一
部分上に、別の薄い絶縁膜を介して電荷消去用電極が重
接する電気的一括消去型電気的書込み可能読出し専用半
導体記憶装置及び、その製造方法。

〔産業上の利用分野〕

本発明は半導体記憶装置及びその製造方法に係り、特に
基本セルが１個のトランジスタで構成される電気的書換
え可能な読出し専用半導体記憶装置ＥＥＰＲＯＭの改良
構造及びその製造方法に関する。

情報処理システムにおいては、処理ニーズの多様化に伴
い、ユーザがそのニーズに合わせて固定情報の書替えを
容易に行うことの出来るＥＥＰＲＯＭが多く用いられる
。

従来ＥＥＰＲＯＭの単位セルは２トランジスタによって
構成されていたが、固定情報規模の拡大に伴いその集積
度を向上してその大型化を抑止するために、１トランジ
スタ方式の電気的一括消去型電気的書込み可能読出し専
用半導体記憶装置即ちフラッシュＥＥＦＲＯＭが提案さ
れている。

フラッシュＥＥＰＲＯＭにおいては、従来書込み情報の
消去に寄与していたトランジスタが省略され、その代わ
りに、複数のセルのフローティングゲートに薄い絶縁膜
を介して共通に接する電荷消去用ゲート電極が設けられ
、これによって複数のセルの書込み情報が一括消去され
る。

このフラッシュＥＥＦＲＯＭにおいては、配線層の断線
、絶縁膜の欠陥等による信頼性の低下、消去用ゲート電
極の位置合わせ誤差吸収による集積度の低下等の問題を
除去出来る構造及び製造方法が要望されている。

〔従来の技術〕

第６図はフラッシュＥＥＰＲＯＭセルにおける従来構造
を模式的に示す平面図（ａ）及びＡ−Ａ矢視断面図（ｂ
）、Ｂ−Ｂ矢視断面図（Ｃ）、ｃ−ｃ矢視断面図（ｄ）
である。

図において、５１はｐ−型シリコン基板、５２ばフィー
ルド二酸化シリコン（Ｓｉｎ２）膜、５３はｐ型チャネ
ルストッパ、５４は電荷注入用ｎ゛型領領域５５はゲー
トＳｉＯ□膜、５６はトンネルＳｉ０ｇ膜、５７は多結
晶シリコン電荷消去用ゲート電極、５８は第１のＳｉ０
ｇ絶縁膜、５９は多結晶シリコン・フローティングゲー
ト電極、６０は第２のＳｉｎ、絶縁膜、６１ば多結晶シ
リコン・コントロールゲート電極、６２はｎ＋型ソース
領域、６３はｎ゛型トドレイン領域示す。

同図に示すように、従来のフラッシュＥＥＦＲＯＭセル
は、フローティングゲート電極５９とコントロールゲー
ト電極６１のゲート長側側面がセルファラインして積層
された縦型構造を有しており、且つフローティングゲー
ト電極５９は、電荷消去用電極５７の突出パターンのそ
の端部が僅かにオーバラップする位置に、マスク整合に
より形成されていた。

〔発明が解決しようとする問題点〕

然し上記従来構造においては、下記のような問題点が生
じていた。

即ち、 ｉ）セルファライン形成するコントロールゲート電極６
１とフローティングゲート電極５９とのパターンニング
を電荷注入用電極５７上で止めることが非常に困難で、
そのため工程が複雑化する、ｉｉ）電荷注入用電極５７
とフローティングゲート電極５９との相対位置がマスク
整合により決められるので、その位置合わせ誤差によっ
て、電荷注入用電極５７の突出パターンがチャネル領域
上へ浸入して該トランジスタのコンダクタンスを低下せ
しめるようなことがないように、位置合わせ誤差を吸収
できる余裕間隔をフィールドＳｉ０ｇ膜５２のチャネル
領域側端部ｅ１と電荷注入用電極５７の突出パターンの
先端部ｅ２との間に持たせねばならず、その分セルの微
細化が困難になる、 ｉｉｉ　）フローティングゲート５９とコントロールゲ
ート６１とが積層構造であり、更に電荷消去用電極の一
部がこれに加わる構造であるためセル上面の段差が激し
くなり、配線層の断線やカバー絶縁膜の欠陥を生じて信
頼性が低下する、 等である。

〔問題点を解決するための手段〕

上記問題点は、ドレイン領域とソース領域の離間部に表
出する半導体基板上に該離間部を横切る方向に並んで配
設された、下部に第１の絶縁膜を介在す、るコントロー
ルゲート電極と、下部に該第１の絶縁膜とほぼ等しい厚
さの第２の絶縁膜を介在するフローティングゲート電極
とを有し、且つ該フローティングゲート電極の少なくと
も一部上に第３の絶縁膜を介して重接する電荷消去用電
極を有する本発明による半導体記憶装置、並びに、一導
電型半導体基板上に、第１の導電体膜よりなり、且つ第
１の絶縁膜を下部に有する、コントロールゲート電極を
形成する工程と、該半導体基板′及び該コントロールゲ
ート電極の表面に第２の絶縁膜を形成した後、該コント
ロールゲート電極形成面上に第２の導電体膜を形成する
工程と、異方性ドライエツチング手段により該第２の導
電体膜を全面エツチングして該コントロールゲート電極
の両側面に該第２の導電体膜よりなるサイドウオールを
形成する工程と、該コントロールゲート電極の一側面側
の該サイドウオールを選択的に除去し該コントロールゲ
ート電極の他の一側面側に該残留サイドウオールよりな
るフローティングゲート電極を形成する工程と、該フロ
ーティングゲート電極上に第３の絶縁膜を形成した後、
該コントロールゲート電極と該フローティングゲート電
極をマスクにして不純物を導入し、該半導体基板面に反
対導電型ソース・ドレイン領域を形成する工程と、該フ
ローティングゲート電極上に該第３の絶縁膜を介して接
する第３の導電体膜よりなる電荷消去用電極を形成する
工程とを含む本発明による半導体記憶装置の製造方法、
及び、一導電型半導体基板上に第１の導電体膜よりなり
、且つ第１の絶縁膜を下部に有し、上部に第２の絶縁膜
を有するコントロールゲート電極を形成する工程と、該
コントロールゲー）ｔＪｉ（７）側面に第３の絶縁膜を
形成した後、該コントロールゲート電極形成面上に第２
の導電体膜を形成する工程と、異方性ドライエツチング
手段により該導電体膜を全面エツチングして該コントロ
ールゲート電極の両側面に該第２の導電体膜よりなるサ
イドウオールを形成する工程と、該コントロールゲート
電極の一側面側の、該サイドウオールを選択的に除去し
該コントロールゲート電極の他の一側面側に該サイドウ
オールよりなるフローティングゲート電極を形成する工
程と、該コントロールゲート電極及び該フローティング
ゲート電極をマスクにして不純物を導入し該半導体基板
面に反対導電型ソース・ドレイン領域を形成する工程と
、該コントロールゲート電極上の第２の絶縁膜及び表出
する第３の絶縁膜を選択的に除去する工程と、該コント
ロールゲート電極及びフローティングゲート電極の表出
面上に第４の絶縁膜を形成した後、該フローティングゲ
ート電極上に該第４の”絶縁膜を介して接する第３の導
電体膜よりなる電荷消去用電極を形成する工程とを含む
本発明による半導体記憶装置の製造方法によって解決さ
れる。

〔作　用〕

即ら本発明は、ソース、ドレイン間のチャネル形成領域
上にコントロールゲートとフローティングゲートを横に
並べて配設し、コントロールゲートに電圧を印加してコ
ントロールゲートの下部に反転層を形成した際、フロー
ティングゲートの下部に反転層が形成されてドレイン−
ソース間が導通ずるか、或いはフローティングゲートの
下部には反転層が形成されずドレイン−ソース間が導通
しないかによってフローティングゲートに電荷が蓄積さ
れているかいなかを検出し、これによって情報の読出し
がなされる横型構造のＥＦＲＯＭに電荷消去用の電極を
積層負荷した構造のフラッシュＥＥＦＲＯＭ及びその製
造方法である。

該構造においては、電極の積層数が従来より１層減少せ
しめることが出来、セル上面の段差が緩和されて配線層
の断線や絶縁膜の欠陥が防止され、且つまた、電荷消去
用電極がフローティングゲート電極の上部に形成され、
その幅の一部若しくは全体が該フローティングゲートと
重設されていれば良いので、該電荷消去用電極の形成に
際して特別に位置合わせ余裕寸法を見込む必要がなく、
従ってセルの微細化が図れる。

〔実施例〕

以下本発明を図示実施例により、具体的に説明する。

第１図は本発明の構造の第１の実施例を示す平面図（ａ
）及びＡ−Ａ矢視断面図（ｂ）、第２図は本発明の構造
の第２の実施例を示す平面図（ａ）及びＡ−Ａ矢視断面
図山）、第３図（ａｌ及び中）は第１．第２の実施例に
示す基本セルを用いたフラッシュＥＥＰＲＯＭの模式平
面図、第４図（ａ）〜（ｅｌは本発明の方法の第１の実
施例の工程断面図、第５図（ａｌ〜（ｄ）は本発明の方
法の第２の実施例の工程断面図である。

全図を通じ同一対象物は同一符合で示す。

本発明の構造を有するフラッシュＥＥＰＲＯＭの基本セ
ルは、例えば第１図（ａ）、　（ｂ）若しくは第２図（
ａ）、　（ｂ）に示すように形成される。

第１図（ａ）、　（ｂ）及び第２図（ａ）、　（ｂ）に
おいて、１はｐ−型シリコン基板、２はフィールドＳｉ
Ｏ□膜、３ばｐ型チャネルストッパ、４は第１のゲート
５ｉ０２膜、５は多結晶シリコン・コントロールゲート
電極、６は第２のゲートＳｉＯ□膜、７は多結晶シリコ
ン・フローティングゲート電極、８ばｎ′型ソース領域
、９はｎ゛型トドレイン領域１０は第３のゲ）Ｓｉ０ｇ
膜、１１及び１１１は多結晶シリコン電荷消去用ゲート
電極を示す。

これらの図に示される第１．第２の実施例のように、本
発明に係るフラッシュＥＥＦＲＯＭセルにおいては、ソ
ース領域８とドレイン領域９との間のチャネル形成領域
上に、厚さ３００〜１０００人程度の第１の形成トＳｉ
０ｇ膜４を下部に有する厚さ０゜３〜０．５μｍ１幅即
ちゲート長１．５μｍ程度の多結晶シリコン・コントロ
ールゲート電極５と、厚さ３００〜１０００人程度の第
２の形成トＳｉＯ□膜６を下部に有する厚ざ（高さ）０
．３〜０．５μｍ９幅即らゲート長０．７μｍ程度の多
結晶シリコン・フローティングゲート電極７とが、厚さ
３００〜１０００人程度の第２の形成）ＳｉＯ□膜６を
介して接した状態で、該チャネル領域上を横切って配設
される横型のＥＰＲＯＭ上に、第３のゲートＳｉＯ□膜
１０を介しフローティングゲート電極７に接する、厚さ
０．４〜１μｍ１幅１．５〜４μｍ程度の多結晶シリコ
ン電荷消去用ゲート電極１１若しくは１１１が重設され
てなっている。なお、フローティングゲート電極７はド
レイン領域９側に配置される。

そして第１図（ａｌ、　（ｂｌに示す第１の実施例にお
いては、電荷消去用ゲート電極１１がフローティングゲ
ート電極７と直角に交差する方向に、且つ少な（ともそ
の一部がフローティングゲート７上にオーバラップする
ようフィールドＳｉＯ□膜２上に配設される。

また第２図（ａｌ、　（ｂｌに示す第２の実施例におい
ては、電荷消去用ゲート電極１１１がフローティングゲ
ート電極７に沿い、且つフローティングゲート７上にオ
ーバラップするように配設される。

第３図（ａ）及び（ｂｌは第１図に示す基本セル及び第
２図に示す基本セルを用いたＥＥＰＲＯＭを示した図で
ある。

図において、ＢＣは前記実施例に対応する基本セル、畦
はコントロールゲート電極５よりなるワード線、ＦＧは
フローティングゲート４、ＣＩは配線コンタクトホール
、ＢＬはドレイン領域９に電圧を印加するビット線、Ｖ
ｓｓはソース領域８に基準電位を印加する拡散領域より
なる基準電位線、ｌｌａ、　１１ｂ、　Ｉｌｃ、　ｌ１
ｌａ、　ｌ１ｌｂは電荷消去用ゲート電極を示している
。

同実施例に示されるＥＥＦＲＯＭにおいて、情報の書込
み及び読出しはワード線孔とビット線ＢＬとによってセ
ルＢＣを選択してなされ、書き込まれた情報の消去はセ
ル・マトリクスの例えば行又は列毎に一括してなされる
。

また同実施例においてはセル・トランジスタにｎチャネ
ル・トランジスタが用いられているので、書込み、読出
し、消去等の動作はソースＳ、ドレインＤ、コントロー
ルゲートＣＧ、電荷消去用ゲートＥＧに例えば下記の電
圧を印加してなされる。

書込み、５＝ｏｖ、Ｄ＝７〜ＩＯＶ。

ＣＧ＝　６〜１５Ｖ、　ＥＧ＝ＯＰＥＮ続出し：５＝Ｏ
Ｖ、、Ｄ＝ＩＶ。

ＣＧ＝　３〜５　Ｖ、　ＥＧ＝ＯＰＥＮ消去　：５＝Ｏ
Ｖ、Ｄ＝ＯＶ。

ＥＧ　＝　１０〜３０Ｖ、　ＣＧ＝ＯＰＥＮここで、書
込みに際しては、ドレイン接合の端部に発生したホット
エレクトロンが第２のゲートＳｉＯ□膜を通してフロー
ティングゲー）ＦＧに注入され、読出しに際してはフロ
ーティングゲートＦＧにエレクトロンが注入されている
場合フローティングゲートＦＧの下部に反転層が形成さ
れず、従って該セル・トランジスタの（ＯＦＦ）に対応
する情報が、エレクトロンが注入されていない場合上記
と逆に該セル・トランジスタの（ＯＮ）に対応する情報
が読み出される。

また消去に際してはフローティングゲ−１−ＦＧに蓄積
されているエレクトロンが第３　ＣＱ　ケ−）　Ｓｉ０
ｇ膜を通して電荷消去用ゲートＥＧに吸い取られる。

なお本発明の構造は、上記実施例に限らすｐチャネル・
トランジスタをセル・トランジスタとするフラッシュＥ
ＥＦＲＯＭにも適用される。

次ぎに上記第１の実施例に示した本発明のフラッシュＥ
ＥＦＲＯＭの第１の製造方法を第４図（ａ）〜（ｅ）を
参照し第１の実施例について説明する。

第４図（ａ）参照 先ずｐ−型シリコン基板１面に通常の方法によりフィー
ルドＳｉ０ｇ膜２及びｐ型チャネルストッパ３によって
分離されたセル形成領域ＣＡを表出せしめ、熱酸化法に
より該シリコン基板１衷出面に厚さ３００〜１ｏｏｏ人
程度の第１のゲート５ｉ（ｈ膜４を形成し、該基板上に
０．４〜１μｍ程度の多結晶シリコン層を気相成長し、
通常の方法でパターンニングを行って例えば幅１．５μ
ｍ程度の多結晶シリコン・コントロールゲート電極５を
形成する。

この際表出する基板面上の第１のゲー）　Ｓｉ０ｇ膜４
も除去する。

第４図（ｂ）参照 次いで熱酸化法により、上記多結晶シリコン・コントロ
ールゲート電極５の表面及び表出基板１面上に厚さ３０
０〜１０００人程度の第２の形成）ＳｉＯｚ膜６を形成
し、次いで化学気相成長（ＣＶＤ）法により厚さ０．４
〜１μｍ程度の多結晶シリコン層ＰＢを形成し、次いで
異方性ドライエツチング手段例えばりアクティブ・イオ
ンエツチング（ＲＩＢ）処理により上記多結晶シリコン
層ＰＢを全面エツチングし、コントロールゲート電極５
の両側面に多結晶シリコン層ＰＲよりなる下部の厚さ０
．４〜１μｍ程度のサイドウオール１０７ａ、　１０７
ｂを形成する。

第４図（Ｃ）参照 次いで、図示しないレジストマスクを用い、等方性ドラ
イエツチング手段により一方のサイドウオール例えば１
０７ｂを除去し、多結晶シリコン・サイドウオール１０
７ａよりなる幅（ゲート長）０．４〜１μｍ程度のフロ
ーティングゲート電極７を形成する。

第４図（ｄ）参照 次いで、熱酸化によりコントロールゲート電極５及びフ
ローティングゲート電極７の表出面に厚さ３００〜１０
００人程度の第３の形成ト５ｉＯｚ膜１０を形成し、次
いでコントロールゲート電極５及びフローティングゲー
ト電極７をマスクにしてｎ型不純物をイオン注入し、活
性化を行ってｎ゛型ソース領域８及びｎ・型ドレイン領
域９を形成し、次いでＣＶＤ法により第３の多結晶シリ
コン層ｐｃを形成し、該多結晶シリコン層ＰＣのパター
ンニングを行ってフィールドＳｉＯ□膜２上に、コント
ロールゲート電極５上に直角に交差し、且つフローティ
ングゲート電極７の少なくとも一部上にオーバラップす
る電荷消去用ゲート電極１１を形成する。

そして以後図示しないが、絶縁膜の形成、該絶縁膜への
コンタクトホールの形成、ソース、ドレイン配線の形成
等がなされて本発明の構造を有するフラッシュＥＥＦＲ
ＯＭが完成される。

次ぎに本発明に係る第２の製造方法について、第５図（
ａ）〜（ｄ）を参照し第２の実施例により説明する。

第５図（ａ）参照 前記実施例同様に形成されたセル形成領域ＣＡ上に先ず
第１のゲー）Ｓｉ０ｇ膜４を形成した後、該基板上に厚
さ０．４〜１μｍ程度の第１の多結晶シリコン層ＰＡを
形成し、次いで該第１の多結晶シリコン層ＰＡ上にｃｖ
ｎ法により厚さ０．２〜０．４μｍ程度のＳｉ０ｇ膜を
形成し、ＲＩＥ処理によりパターンニングを行って厚い
ＣＶＤ−５ｉ０２膜１２を上部に有する多結晶シリコン
・コントロールゲート電極５を形成する。

第５回申）参照 次いで熱酸化法によりコントロールゲート電極５の側面
及び表出基板１面に厚さ３００〜１０００人程度の第２
の形成トＳｉ０ｇ膜６を形成し、次いでＣＶＤ法により
厚さ０．４〜１μｍ程度の第２の多結晶シリコン層ＰＲ
を形成し、前記実施例同様ＲＩＢ処理により全面エツチ
ングを行って厚いＣＶＤ−５ｉｆｔ膜１２を上部に有す
るコントロールゲート電極５の両側面に第２の多結晶シ
リコン層ＰＢよりなるサイドウオール１０７ａ及び１０
７ｂを形成する。

第５図（Ｃ）参照 次いで図示しないレジストマスクを用い等方性ドライエ
ツチング手段により一方のサイドウオール例えば１０７
ｂを除去した後、ウェットエツチング手段等により表出
するＣＣＶＤ−５ｉｎ膜１２及び第２のゲート５ｉＯｚ
膜６を除去し、サイドウオール１０７ａよりなるフロー
ティングゲート電極７を形成する。

この方法においては、コントロールゲート電極５の上部
に厚いＣＶＤ−５ｉ０２膜１２を設け、その側面までサ
イドウオールを形成させたことによって、上記ＣＶＤ−
５ｉＯ□膜１２を除去した状態において、フローティン
グ電極７の上部（先端部）Ｐはコントロールゲート電極
５の上面より上に突出する。

第５図（ｄ）参照 以後、前記実施例同様に熱酸化により第３のゲ−）Ｓｉ
０２膜１０を形成し、次いでソース、ドレイン領域８．
９を形成し、次いで電荷消去用ゲート電極１１を形成す
る。

そして以後図示しないが、通常通り絶縁膜の形成、該絶
縁膜へのコンタクトホールの形成、ソース、ドレイン配
線の形成等がなされて、本発明に係るフラッシュＥＥＦ
ＲＯＭが完成する。

なおこの方法で形成した場合、上記のようにフローティ
ング電極７の先端部Ｐがコントロールゲート電極５の上
面より突出しているので該先端部に電界が集中し、フロ
ーティングゲート電極７から電荷消去用ゲート電極１１
への電荷の吸い取りが効果的に行われ、消去時間の短縮
が図れる。

〔発明の効果〕

以上説明のように本発明に係るフラッシュＥＥＦＲＯＭ
においてはゲート電極の積層数が従来に比べ１層少なく
出来るので、製造工程が簡略化されると同時にセル表面
の凹凸段差が減少し、配線層の断線や絶縁膜の欠陥が防
止される。

また電荷消去ゲート電極形成に際して、位置合わせ余裕
を見込む必要がないのでセルの微細化が図れる。

従って本発明はフラッシュＥＥＦＲＯＭの高信頬化、高
集積化に有効である。

【図面の簡単な説明】

第１図は本発明の構造の第１の実施例を示す平面図（ａ
ｌ及びＡ−Ａ矢視断面図（ｂ）、第２図は本発明の構造
の第２の実施例を示す平面図（ａｌ及びＡ−Ａ矢視断面
図（ｂ）、第４図（ａ）〜（ｅ）は本発明の方法の第１
の実施例の工程断面図、 第５図（ａ）〜（ｄ）は本発明の方法の第２の実施例の
工程断面図、 第６図はフラッシュＥＥＦＲＯＭセルにおける従来構造
を模式的に示す平面図（ａ）及びＡ−Ａ矢視断面図（ｂ
ｌ、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）
である。 図において、 １はｐ−型シリコン基板、 ２はフィールド５ｉＯｚ膜、 ３はｐ型チャネルストッパ、 ４は第１のゲート５ｉＯｚ膜、 ５は多結晶シリコン ・コントロールゲート電極、 ６は第２のゲートＳｉ０ｇ膜、 ７は多結晶シリコン ・フローティングゲート電極、 ８はｎ°型ソース領域、 ９はｎ゛型トドレイン領域 １０は第３のゲートＳｉ０ｇ膜、 １１及び１１１は多結晶シリコン 電荷消去用ゲート電極 を示す。 ６０票２の丈方Ｕ列のセノしを用いたもの＄３　区

Claims (1)

1. 【特許請求の範囲】 １、ドレイン領域とソース領域の離間部に表出する半導
   体基板上に該離間部を横切る方向に並んで配設された、 下部に第１の絶縁膜を介在するコントロールゲート電極
   と、下部に該第１の絶縁膜とほぼ等しい厚さの第２の絶
   縁膜を介在するフローティングゲート電極とを有し、 且つ、該フローティングゲート電極の、少なくとも一部
   上に第３の絶縁膜を介して重接する電荷消去用電極を有
   することを特徴とする半導体記憶装置。 ２、一導電型半導体基板上に、第１の導電体膜よりなり
   、且つ第１の絶縁膜を下部に有するコントロールゲート
   電極を形成する工程と、 該半導体基板及び該コントロールゲート電極の表面に第
   ２の絶縁膜を形成した後、該コントロールゲート電極形
   成面上に第２の導電体膜を形成する工程と、 異方性ドライエッチング手段により該第２の導電体膜を
   全面エッチングして該コントロールゲート電極の両側面
   に該第２の導電体膜よりなるサイドウォールを形成する
   工程と、 該コントロールゲート電極の一側面側の該サイドウォー
   ルを選択的に除去し該コントロールゲート電極の他の一
   側面側に該残留サイドウォールよりなるフローティング
   ゲート電極を形成する工程と、 該フローティングゲート電極上に第３の絶縁膜を形成し
   た後、該コントロールゲート電極と該フローティングゲ
   ート電極をマスクにして不純物を導入し、該半導体基板
   面に反対導電型ソース・ドレイン領域を形成する工程と
   、 該フローティングゲート電極上に該第３の絶縁膜を介し
   て接する第３の導電体膜よりなる電荷消去用電極を形成
   する工程とを含むことを特徴とする半導体記憶装置の製
   造方法。 ３、一導電型半導体基板上に第１の導電体膜よりなり、
   且つ第１の絶縁膜を下部に有し、且つ上部に第２の絶縁
   膜を有するコントロールゲート電極を形成する工程と、 該コントロールゲート電極の側面に第３の絶縁膜を形成
   した後、該コントロールゲート電極形成面上に第２の導
   電体膜を形成する工程と、 異方性ドライエッチング手段により該導電体膜を全面エ
   ッチングして該コントロールゲート電極の両側面に該第
   ２の導電体膜よりなるサイドウォールを形成する工程と
   、 該コントロールゲート電極の一側面側の該サイドウォー
   ルを選択的に除去し該コントロールゲート電極の他の一
   側面側に該サイドウォールよりなるフローティングゲー
   ト電極を形成する工程と、該コントロールゲート電極及
   び該フローティングゲート電極をマスクにして不純物を
   導入し該半導体基板面に反対導電型ソース・ドレイン領
   域を形成する工程と、 該コントロールゲート電極上の第２の絶縁膜及び表出す
   る第３の絶縁膜を選択的に除去する工程と、 該コントロールゲート電極及びフローティングゲート電
   極の表出面上に第４の絶縁膜を形成した後、該フローテ
   ィングゲート電極上に該第４の絶縁膜を介して接する第
   ３の導電体膜よりなる電荷消去用電極を形成する工程と
   を含むことを特徴とする半導体記憶装置の製造方法。