JP2007536731A - フラッシュメモリ装置のワード線を保護するための方法および装置 - Google Patents
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Abstract
Description
逆に、メモリセルが導通しない場合(例えば、セルを通じて電流が閾値を越えない場合)、メモリセルはプログラムされている(従って、メモリセルは第2の論理状態、例えば“0”である)。従って、メモリセルが読み出されて、メモリセルがプログラムされているかどうかが判断され、その結果、メモリセルのデータの論理状態が確認される。
次に、ポリシリコン放電部分と複数のポリシリコンワード線部分をドープして、これらの個所を導電性にするとともに、抵抗部分には実質的にドープを行わない。この抵抗部分は、放電部分あるいは構造を基板上の薄膜絶縁体上に形成することによって、および/または、相互接続ルート構造を通じて放電構造を基板に接続することによって基板に結合することができる。
本発明の1つあるいはそれ以上の態様は、例示的なデュアルビットフラッシュメモリ装置に関連して、以下に例示されて説明されている。このデュアルビットフラッシュメモリ装置では、導電性のn型にドープされたポリシリコンのワード線が電荷捕獲層あるいはフローティングゲート上に形成され、下のp型のシリコン基板のn型にドープされたビット線部分(例えば、ソース/ドレイン)と組み合わせてフラッシュメモリセルを生成する。セルは仮想接地アレイにおいて、行(例えば、ワード線)および列(例えば、ビット線)に沿って組織化される。
しかし、本発明は例示の実施形態に限定されるものではなく、他の形態では、いずれの特定のタイプの基板材料(例えば、シリコンウェハ、SOIウェハ、エピタキシャル層など)、いずれのタイプのフラッシュメモリセル構造(例えば、フローティングゲート、酸化物−窒化物−酸化物(ONO)、SONOSなど)、および、いずれのアレイ構成(例えば、NOR、仮想接地など)に関連して用いることができる。
以下で、例示的方法10は、一連の動作あるいは事象として図示および説明するが、本発明はそのような動作および事象の順序に限定されないことを理解してもらいたい。例えば、一部の事象が異なる順序で発生したり、ここに図示および/または記載したものとは異なって、他の動作または事象と同時に発生してもよい。
さらに、本発明の1つの方法を実施するために、ここに記載したステップのすべてが必要というわけではない。
さらに、本発明に従う方法は、ここに図示し記載したフラッシュメモリ装置の製造および/または処理に関連して実施され得るほか、ここに図示されない他の構造および装置に関連しても実施され得ることが理解できるであろう。
ステップ14のVt調整インプラントは、ウェハのコアメモリアレイ部分にその後製造されるフラッシュメモリセルの閾値電圧をセットするよう動作する。また、このVt調整インプラントを、装置の他の場所に形成されるトランジスタの閾値電圧をセットするように用いることもできる。基板上には、堆積、熱酸化、あるいはその他の適切な技術によって薄膜酸化物が形成される(ステップ18)。形成される酸化物の厚さは、フラッシュメモリアレイのセルに次いで形成される絶縁体層の厚さの約半分かそれ以下である。装置のコアメモリアレイ部分の基板上に、SiO2またはその他の適切な絶縁材料からなる薄膜絶縁体が形成される。この薄膜絶縁体を、例えば、デバイスウェハのその他のアクティブ領域の基板上に同時に形成し(ステップ18)、論理トランジスタあるいはその他の回路においてゲート酸化膜として機能させるようにしてもよい。次に、ウェハのメモリアレイ部分において、すべての、あるいは一部の導電性の放電構造が薄膜絶縁体上に形成され、プロセスに関連する帯電に対して、フラッシュメモリのワード線から基板までの電気放電路を供給する。
ステップ22において、例えば、窒化物シリコン(例えば、Si3N4など)のセルの電荷捕獲層を、適切な厚さに(一例では約60から80Åなど)堆積する。本発明の範囲内で、任意の適切な堆積プロセスを用いて電荷捕獲窒化物を堆積することができる(ステップ22)。
電荷捕獲窒化物の上には、上位セル絶縁体あるいは絶縁層が堆積される(ステップ24)。一実施形態において、この上位絶縁体は、約70Åあるいはそれ以下の厚さに形成された、SiO2などの適切な材料であってよい。この例では、ステップ18において形成された薄膜酸化物絶縁体の厚さは、約35Åあるいはそれ以下である。
一般的に、電荷捕獲構造の薄膜酸化物と第1絶縁体とは、別の材料であってよい。ステップ18で形成された薄膜絶縁体は、好ましくは、電荷捕獲構造絶縁層と電気的に等価の厚さの半分である。
一般的に、酸化物−窒化物−酸化物の構成は、便宜上、ONO層と呼ばれる。別の形態では、本発明の範囲内において、フラッシュメモリセルの製造にその他のタイプの電荷捕獲層あるいはフローティングゲートを用いてもよい。この3つの電荷捕獲構造層の部分を、例えば選択的エッチング技術を用いて、ウェハのコアメモリ部分の外側の領域において除去してもよい。さらに、薄膜絶縁体(例えば、上述の18において堆積したもの)を用いて、後で形成される放電構造から基板までを結合する場合、そのような結合を行うために設計されたウェハの一部から、その3つの電荷捕獲構造層を除去してもよい。
他の形態では、ステップ26においてビット線を形成するために、本発明の範囲内で、その他のドーパント型(例えば、nあるいはp型)、組成、および/あるいは濃度を用いることができる。その後、ビット線注入マスクは除去される。
1つの可能性のある別形態では、ステップ26におけるビット線の注入は、3重になった電荷捕獲材料の一部、またはすべてを形成する前に行われる。一例としては、ステップ24における上位絶縁体の堆積前にビット線がイオン注入される。
図7Aから7Eを参照して、1つの可能な例を図示し、さらに説明する。ステップ30において、本発明の範囲内で、ポリシリコン構造を形成するために、マスキングや反応性イオンエッチング(RIE:Reactive Ion Etching)などの任意の適切なパターニング技術を用いて、選択したポリシリコン部分を除去することができる。近接するパターニングされたワード線部分とワード線部分との間のONO材料層の一部あるいはすべてを、このエッチングにより除去してもよいが、必ずしもそれらの部分を除去する必要はない。
ステップ34において、イオン注入の間、パターニングされたポリシリコン構造の抵抗部分が覆われるので、これらの部分は実質的にドープされておらず、従って、(ワード線および放電部分と比較すると)抵抗性を持つ。選択的にイオン注入されたポリシリコン構造の一例を以下の図9Aから図9Fに示す。
ステップ32において形成されたマスクは、ウェハのロジック領域における基板のソース/ドレイン領域とゲート構造とを露出している開口部も含んでおり、ステップ34におけるイオン注入は、ロジックトランジスタのソース/ドレインあるいはドレイン拡張部(例えば、LDD)のイオン注入として同時に機能してもよい。これに関連して、本発明のパターニングされたポリシリコン構造の選択的ドーピングによって、製造プロセスフローに追加のマスクあるいは処理ステップは必要とされない。
別の可能な実施形態では、ステップ30における反応性イオンエッチングの間に放電保護が与えられるように、ステップ30におけるパターニングの前に、ステップ32、34においてポリシリコンを選択的にイオン注入することができる。
従って、従来のダイオード結合技術では、メタル化の前にはどのような保護も提供されないが、本発明は、相互接続処理の前のほかに、その処理の間、および後に、プロセスに関連する帯電電流からワード線構造と電荷捕獲層とを保護する。
ステップ42において方法10を終える前に、更なるメタル化およびその他のバックエンド処理が行われる(ステップ40)。
図2は、デバイス100の例示的なデュアルビットのフラッシュメモリセル101を示している。これに関連して、本発明の様々な態様のうちの1つあるいはそれ以上が実施され得る。メモリセル101は、例えば、埋め込みポリシリコンアイランド(図示せず)を有しうる窒化物シリコン層106bを含む。p型のシリコン基板102は、アレイ54のビット線として動作する、埋め込みn+ソース105と、n+ドレイン領域とを持つ。窒化物シリコン106bは、2つのSiO2層106aと106cとの間に挟まれている。別の形態では、層106bは、単一のあるいは複数の材料層を含む、いずれのその他の形態の電荷捕獲層を含み得る。
本発明は、図2のセル101の他に、例示されていないその他のセルを含む、様々なタイプのシングルビットのあるいはマルチビットのメモリセルタイプに関連して実装され得る。さらに、本発明は、両方のビット(例えば、セル101のビットAおよびビットB)がデータあるいは情報の記録に使用されるデュアルビットのメモリ装置に応用可能であり、また、デュアルビットセルのうちの1つのビット(例えば、セル101のビットA)だけが使用されるデュアルビットのメモリ装置にも応用可能である。
図5Aから5Cに例示されているように、層106aから106cの一部分がウェーハの一部から除去され、基板102上に薄膜絶縁体104だけが残る。例示のデバイス100においては、下位層106aは、約70Åの厚さに形成された、SiO2あるいはその他の材料であり、電荷捕獲材料層106bは、約60から80Åの厚さに形成されたSi3N4であり、上位層106cは、厚さが約70ÅのSiO2である。基板102における、予定されたメモリアレイ54の列に沿って(例えば、砒素、リン、アンチモンなどの)選択的注入により、N型にドープされたビット線108が形成される。
図6Aから6Cに示されているように、ONO層106上および露出した薄膜絶縁体104上に、任意の適切な厚さでポリシリコン層110が堆積される。
図7Aから7Eにおいて、ポリシリコン110がパターニングされ、フローティングゲートあるいは電荷捕獲材料層106上にポリシリコンワード線部分110a、このワード線部分110aから間隔をあけて設けられたポリシリコン放電部分110c、ワード線部分110aと放電部分110cとの間にポリシリコン抵抗部分110bが形成される。パターニングされたポリシリコンのワード線部分110aは、ビット線108にほぼ垂直なアレイの行に沿って延び、また、抵抗部分110bは、行の端部から放電部分110cまで外側に延びており、図示している例では、列方向に沿って延びている。
抵抗部分110bは実質的にドーピングされていないので、この抵抗部分110bは、導電性のワード線部分110aから放電部分110cまでのパスに、約1Mオームあるいはそれ以上の抵抗を与える。
図10Aから10Fにおいて、ドープされたワード線部分110aと放電部分110cの頂部に沿って、導電性の金属シリサイド124が形成される。抵抗部分110bはシリサイド化されない。
Claims (10)
- フラッシュメモリセル(101)のためのワード線構造(WL)を製造する方法(10)であって、
少なくとも1つのフラッシュメモリセル(106)のフローティングゲートあるいは電荷捕獲材料(106)上に導電性のワード線構造(118a)を形成するステップ(28、30)と、
前記導電性のワード線構造(110a)と基板(102)との間に抵抗(110b)を形成するステップ(32、34)とを含む方法。 - 前記導電性のワード線構造(110a)および前記抵抗(110b)は同時に形成される、請求項1に記載の方法(10)。
- 前記抵抗(110b)は相互接続処理(38)の前に形成される、請求項1に記載の方法(10)。
- 前記導電性のワード線構造(110a)を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料(106)上にドープされたポリシリコン(110a)を形成するステップ(28)を含み、
前記抵抗を形成するステップは、前記導電性のワード線構造(110a)に接続された、実質的にドープされていないポリシリコン(110b)を形成するステップを含む、請求項1に記載の方法。 - 前記導電性のワード線構造(110a)を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料(106)上に第1のドープされたポリシリコン(110a)を形成するステップを含み、
前記抵抗(110b)を形成するステップは、前記第1のドープされたポリシリコン構造(110a)から間隔をあけて設けられた第2のドープされたポリシリコン構造(110c)を形成するステップ、および、前記第1と第2のドープされたポリシリコン構造(110a、110c)の間に実質的にドープされていないポリシリコン構造(110b)を形成するステップを含む、請求項1に記載の方法(10)。 - フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置であって、
ワード線構造(110a)に結合されたポリシリコンの抵抗構造(110b)と、
前記ポリシリコンの抵抗構造(110b)と基板(102)との間に結合されたポリシリコンの放電構造(110c)とを含む、装置。 - 前記ポリシリコンの放電構造(110c)と前記基板(102)との間に延びる薄膜絶縁体(104)をさらに含み、前記薄膜絶縁体(104)は、前記フラッシュメモリアレイ(54)のセル(101)の絶縁体層(106a)の約半分以下の厚さである、請求項6に記載の装置。
- フラッシュメモリアレイのためのワード線構造において、
基板の上に配置されたポリシリコン構造(110)であって、
メモリアレイ(54)の行に沿って、メモリセル(101)の複数のコントロールゲートを個々に形成し、ドープされたポリシリコンを含む複数のワード線部分(110a)、
前記ワード線部分(110a)から間隔をあけて設けられた、ドープされたポリシリコンを含む放電部分(110c)、および、
前記放電部分(110c)と前記ワード線部分(110a)のうちの1つとの間に個々に延び、実質的にドープされていないポリシリコンを含む、複数の抵抗部分(110b)を含むポリシリコン構造と、
前記基板(102)と電気的に結合された、前記ポリシリコン構造(104)の前記放電部分(110c)に接続された結合構造(104)とを含むワード線構造。 - 前記ポリシリコン構造は単一構造を持つ、請求項8に記載のワード線構造。
- 前記個々の抵抗部分(110b)は、前記放電部分(110c)と前記ワード線部分(110a)のうちの1つとの間に約1Mオームまたはそれ以上の抵抗を与える、請求項8に記載のワード線構造。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194424A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 保護素子およびその製造方法 |
JP2015524612A (ja) * | 2012-07-10 | 2015-08-24 | スパンション エルエルシー | 漏れ低減書き込みライン荷電保護回路 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7285472B2 (en) * | 2005-01-27 | 2007-10-23 | International Business Machines Corporation | Low tolerance polysilicon resistor for low temperature silicide processing |
US8445966B2 (en) | 2006-12-20 | 2013-05-21 | Spansion Llc | Method and apparatus for protection against process-induced charging |
KR101374317B1 (ko) | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
US7808827B2 (en) * | 2007-11-06 | 2010-10-05 | Spansion Llc | Controlled bit line discharge for channel erases in nonvolatile memory |
US9564449B2 (en) * | 2014-03-24 | 2017-02-07 | Infineon Technologies Ag | Semiconductor device and method of forming a semiconductor device |
CN107346729A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | 半导体器件的基底及其制作方法和半导体器件 |
CN116540048B (zh) * | 2023-03-13 | 2023-12-01 | 长鑫存储技术有限公司 | 半导体测试方法及测试结构 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4882742A (ja) * | 1972-02-03 | 1973-11-05 | ||
JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
JPH10200077A (ja) * | 1997-01-08 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
JPH1154730A (ja) * | 1997-07-29 | 1999-02-26 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH11284089A (ja) * | 1998-01-30 | 1999-10-15 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2000236027A (ja) * | 1999-02-16 | 2000-08-29 | Nec Kyushu Ltd | 半導体装置の製造方法 |
JP2003078052A (ja) * | 2001-07-02 | 2003-03-14 | St Microelectronics | ポリ結晶性シリコン線による帯電防止コンタクト |
US20040026732A1 (en) * | 2002-04-12 | 2004-02-12 | Tung-Cheng Kuo | Non-volatile memory capable of preventing antenna effect and fabrication thereof |
US20040037147A1 (en) * | 2002-03-20 | 2004-02-26 | Tung-Cheng Kuo | Non-volatile memory device and fabrication method thereof |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994403A (en) * | 1989-12-28 | 1991-02-19 | Texas Instruments Incorporated | Method of making an electrically programmable, electrically erasable memory array cell |
JP2876150B2 (ja) | 1990-05-21 | 1999-03-31 | 日本電信電話株式会社 | アナログメモリ素子 |
JPH07244991A (ja) * | 1994-03-01 | 1995-09-19 | Sony Corp | フローティングゲート型不揮発性半導体記憶装置 |
KR0136530B1 (ko) * | 1994-07-11 | 1998-09-15 | 문정환 | 반도체장치 및 그 제조방법 |
US5581105A (en) * | 1994-07-14 | 1996-12-03 | Vlsi Technology, Inc. | CMOS input buffer with NMOS gate coupled to VSS through undoped gate poly resistor |
US6017792A (en) * | 1994-09-06 | 2000-01-25 | Motorola, Inc. | Process for fabricating a semiconductor device including a nonvolatile memory cell |
US5768186A (en) * | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
KR100239424B1 (ko) * | 1997-09-26 | 2000-01-15 | 김영환 | 정전기 보호회로 |
TW356593B (en) * | 1998-01-09 | 1999-04-21 | Winbond Electric Corp | Electrostatic discharge protection circuit triggered by removable editing formula ROM device |
TW356594B (en) * | 1998-01-09 | 1999-04-21 | Winbond Electrics Co | Electrostatic discharge protection circuit with P-type flash memory unit |
TW373316B (en) * | 1998-01-09 | 1999-11-01 | Winbond Electronic Corp | Electrostatic discharge protect circuit having erasable coding ROM device |
TW351010B (en) * | 1998-02-12 | 1999-01-21 | Winbond Electronics Corp | Static discharge protective circuit for recording of static discharging |
US6252271B1 (en) * | 1998-06-15 | 2001-06-26 | International Business Machines Corporation | Flash memory structure using sidewall floating gate and method for forming the same |
US6348370B1 (en) * | 1999-07-27 | 2002-02-19 | Texas Instruments Incorporated | Method to fabricate a self aligned source resistor in embedded flash memory applications |
US6380031B1 (en) * | 1999-09-08 | 2002-04-30 | Texas Instruments Incorporated | Method to form an embedded flash memory circuit with reduced process steps |
JP2003007833A (ja) * | 2001-06-25 | 2003-01-10 | Nec Corp | 半導体装置 |
US6541815B1 (en) * | 2001-10-11 | 2003-04-01 | International Business Machines Corporation | High-density dual-cell flash memory structure |
TW507369B (en) * | 2001-10-29 | 2002-10-21 | Macronix Int Co Ltd | Silicon nitride read only memory structure for preventing antenna effect |
US6479348B1 (en) * | 2002-03-27 | 2002-11-12 | Advanced Micro Devices, Inc. | Method of making memory wordline hard mask extension |
US6717859B1 (en) * | 2002-06-26 | 2004-04-06 | Xilinx, Inc. | Automatic program- and erase-voltage generation for EEPROM cells |
-
2004
- 2004-05-05 US US10/839,614 patent/US7160773B2/en not_active Expired - Lifetime
-
2005
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2011
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4882742A (ja) * | 1972-02-03 | 1973-11-05 | ||
JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
JPH10200077A (ja) * | 1997-01-08 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
JPH1154730A (ja) * | 1997-07-29 | 1999-02-26 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH11284089A (ja) * | 1998-01-30 | 1999-10-15 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2000236027A (ja) * | 1999-02-16 | 2000-08-29 | Nec Kyushu Ltd | 半導体装置の製造方法 |
JP2003078052A (ja) * | 2001-07-02 | 2003-03-14 | St Microelectronics | ポリ結晶性シリコン線による帯電防止コンタクト |
US20040037147A1 (en) * | 2002-03-20 | 2004-02-26 | Tung-Cheng Kuo | Non-volatile memory device and fabrication method thereof |
US20040026732A1 (en) * | 2002-04-12 | 2004-02-12 | Tung-Cheng Kuo | Non-volatile memory capable of preventing antenna effect and fabrication thereof |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194424A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 保護素子およびその製造方法 |
US8026552B2 (en) | 2006-01-19 | 2011-09-27 | Panasonic Corporation | Protection element and fabrication method for the same |
JP2015524612A (ja) * | 2012-07-10 | 2015-08-24 | スパンション エルエルシー | 漏れ低減書き込みライン荷電保護回路 |
Also Published As
Publication number | Publication date |
---|---|
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