KR20070005734A - 플래시 메모리 장치 내에서 워드라인 보호를 위한 장치 및방법 - Google Patents

플래시 메모리 장치 내에서 워드라인 보호를 위한 장치 및방법 Download PDF

Info

Publication number
KR20070005734A
KR20070005734A KR1020067025066A KR20067025066A KR20070005734A KR 20070005734 A KR20070005734 A KR 20070005734A KR 1020067025066 A KR1020067025066 A KR 1020067025066A KR 20067025066 A KR20067025066 A KR 20067025066A KR 20070005734 A KR20070005734 A KR 20070005734A
Authority
KR
South Korea
Prior art keywords
polysilicon
portions
wordline
flash memory
substrate
Prior art date
Application number
KR1020067025066A
Other languages
English (en)
Other versions
KR101056151B1 (ko
Inventor
마크 윌리엄 란돌프
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20070005734A publication Critical patent/KR20070005734A/ko
Application granted granted Critical
Publication of KR101056151B1 publication Critical patent/KR101056151B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 제조공정 동안 프로세스와 관련된 차징으로부터 플래시 메모리 워드라인(WL)과 메모리 셀(101)을 보호하기 위한 방법(10)과 구조에 대한 것이다. 도핑되지 않은 폴리실리콘(110b)은 저항(110b)을 만들기 위해 도핑된 폴리실리콘 워드라인(110a)의 끝에 형성되는데, 상기 저항을 통해 프로세스 전하는 기판(102)과 결합된 도핑된 폴리실리콘 방전 구조(110c)에 방전된다. 상기 워드라인 저항(110b)과, 상기 방전 구조(110c)는 하나로(unitary) 패터닝된 폴리실리콘 구조로서 형성될 수 있으며, 상기 워드라인(110a)과 방전 부분(110c)은 전도성을 띠기 위해 선택적으로 도핑되며, 상기 저항 부분(110b)은 제조공정 중에 프로세스와 관련된 차징에 대한 방전 경로를 제공하는 한편, 제조공정 이후 정상적인 셀 동작을 위해 충분히 높은 저항을 제공하기 위해 실질적으로 도핑되지 않는다.
워드라인

Description

플래시 메모리 장치 내에서 워드라인 보호를 위한 장치 및 방법{METHODS AND APPARATUS FOR WORDLINE PROTECTION IN FLASH MEMORY DEVICES}
본 발명은 일반적으로 메모리 장치 영역과 관련이 있으며, 보다 상세하게는 메모리 장치에 있어서 플래시 메모리의 워드라인을 보호하는 장치 및 그 제조방법에 관한 것이다.
플래시(flash) 및 다른 형태의 전자 메모리 장치는, 각각 저장하고 데이터에 엑세스(access)를 제공하는 메모리 셀(cell)들로 구성된다. 전형적인 메모리 셀은 비트(bit)로 나타내어진 단일 바이너리 조각(a single binary piece) 정보를 저장하며, 단일 바이너리 조각 정보는 두 가지의 가능한 상태(state) 중 하나를 가질 수 있다. 상기 셀은 일반적으로 8개의 셀들을 포함하는 바이트(byte)와 같은 다수의 셀 단위(multiple cell units)와, 보통 8의 배수들로 구성되며 16개 또는 그 이상의 이런 셀들을 포함할 수 있는 워드(word)들로 조직된다. 이러한 메모리 장치 구조 내에서 데이터의 저장은 메모리 셀들의 특정 세트(set)에 기록(write)함으로써 수행되는데, 종종 상기 셀들을 프로그래밍(programing)한다고 말해지며, 그 다음으로 상기 데이터는 판독(read) 동작 중에 검색될 수 있다. 프로그래밍과 판독 동작에 더하여, 메모리 장치 내의 셀들의 그룹들은 소거(erase)될 수 있으며, 여기 서 상기 그룹 내의 각각의 셀들은 알려진 상태로 프로그래밍된다.
개개의 메모리 셀들은 전형적으로 1 비트의 데이터를 저장하기에 적당한 반도체 구조를 포함한다. 예를 들어, 많은 종래의 메모리 셀들은 바이너리 조각 정보를 보유할 수 있는 금속 산화물 반도체(MOS, Metal Oxide Semiconductor) 장치를 포함한다. 상기 소거, 프로그래밍, 그리고 판독 동작은 보통 MOS 장치 셀의 어떤 단자에 적당한 전압을 가함으로써 수행된다. 소거나 프로그래밍 동작에서는 전하가 상기 메모리 셀에 저장되도록 전압이 인가된다. 판독 동작에서는, 셀에 전류가 흐르도록 적당한 전압이 인가되며, 여기서 그러한 전류의 양은 셀 내에 저장된 데이터의 값을 나타낸다. 상기 메모리 장치는 저장된 데이터를 결정하기 위해 결과적인 셀 전류를 감지하기 위한 적절한 회로를 포함하며, 그 다음으로 상기 결정된 데이터는 상기 메모리 장치가 채용된 시스템 안의 다른 장치들에 엑세스를 위해 상기 메모리 장치의 데이터 버스 단자에 제공된다.
플래시 메모리는 비휘발성 타입의 메모리로, 다시 기록될 수 있고 전원이 없어도 그 내용을 유지할 수 있다. 종래의 플래시 메모리들은 단일 비트의 정보가 각각의 플래시 메모리 셀에 저장되는 셀 구조로 구성된다. 각각의 플래시 메모리 셀은 기판이나 p-웰(well)에 소스, 드레인, 채널을 가지는 트랜지스터 구조뿐만 아니라, 상기 채널 위에 놓인 스택게이트(stacked gate) 구조를 포함한다. 상기 스택게이트는 p-웰의 표면 상에 형성된 게이트 유전층(gate dielectric layer)(종종 터널산화물(tunnel oxide)로 일컬어짐)을 포함할 수 있다. 상기 스택게이트는 또한 상기 터널산화물 위에 놓인 폴리실리콘 플로팅게이트(polysilicon floating gate) 와 상기 플로팅게이트 위에 놓인 인터폴리유전층(interpoly dielectric layer)을 포함한다. 상기 인터폴리유전층은 종종 두 산화물층 사이에 나이트리드층이 끼워져 있는 옥사이드-나이트리드-옥사이드(ONO, Oxide-Nitride-Oxide)과 같은 여러 층의 절연체이다. 마지막으로, 도핑된 폴리실리콘 콘트롤게이트(a doped polysilicon control gate)가 상기 인터폴리 유전층 위에 놓인다.
멀티 비트(multi-bit) 플래시 메모리는 최근 개발되었는데, 그 안의 각각의 셀들은 둘이나 그 이상의 데이터 비트를 저장할 수 있다. 듀얼 비트(dual-bit) 메모리 셀들은 일반적으로 대칭적이며, 여기서 드레인과 소스 단자는 서로 바꿀 수 있다. 적절한 전압이 상기 게이트, 드레인, 그리고 소스단자에 인가될 때, 2비트 중의 하나의 비트가 (예컨대, 판독, 프로그래밍, 소거, 검증(verify), 또는 다른 동작들을 위해) 엑세스될 수 있다. 또 다른 세트의 단자 전압(terminal voltage)들이 상기 듀얼 비트 셀에 인가될 때는, 상기 2 비트의 다른 하나의 비트가 엑세스될 수 있다.
전형적인 플래시 메모리 셀은 상기 드레인 근처 채널에 "핫(hot)"(높은 에너지) 전자를 만들기 위해, 상대적으로 높은 전압을 상기 게이트에 인가하고 적당히 높은 전압을 상기 드레인에 인가함으로써 프로그래밍될 수 있다. 상기 핫 전자는, 상기 터널 산화물을 가로질러 플로팅게이트 내로 가속되거나(단일 비트), 또는 상기 산화물을 가로질러 나이트리드와 같은 전하 트래핑 영역(the charge trapping regions) 내로 가속되며(듀얼 비트), 핫 전자는 각각 플로팅게이트나 전하 트래핑층 내에 트래핑된다. 상기 트래핑된 전하의 결과로, 메모리 셀의 문턱전압은 높아 진다. 상기 트래핑된 전하에 의해 만들어진, 메모리 셀의 문턱전압 그리고 그로 인한 상기 채널의 컨덕턴스(conductance)에서의 이러한 변화는 상기 메모리 셀이 프로그래밍되게 한다. 상기 메모리 셀을 판독하기 위해서, 프로그래밍되지 않은 메모리 셀의 문턱전압보다는 크나, 프로그래밍된 메모리 셀의 문턱전압보다는 작은, 미리 결정된 게이트 전압이 상기 게이트에 인가된다. 만약 상기 메모리 셀이 도통한다면(예컨대, 상기 셀에서 감지된 전류가 최소값을 초과한다면), 그러면 상기 메모리셀은 프로그래밍되지 않는다(따라서, 상기 메모리 셀은 첫 번째 로직 상태(예를 들어 일“1”)에 있다). 그러나, 만약, 상기 메모리 셀이 도통하지 않는다면(예컨대, 상기 셀을 통하는 상기 전류가 문턱값을 초과하지 않았다면), 그러면 상기 메모리 셀은 프로그래밍된다(따라서 상기 메모리 셀은 두 번째 로직 상태(예를 들어 영“0”)에 있다). 따라서, 각 메모리 셀은 이것이 프로그래밍되었는지 아닌지 결정하기 위하여 판독될 수 있으며, 그럼으로써 메모리 셀 내에서 데이터의 로직 상태를 식별할 수 있다.
플래시 메모리 셀들은 바이트나 워드와 같은, 개별적으로 어드레스 가능한 단위 또는 그룹으로 조직되는데, 이들은 판독, 프로그래밍, 또는 소거 동작을 위해 어드레스 디코딩 회로를 통해 엑세스되며, 그럼으로써 상기 동작들은 특정 바이트나 워드 이내의 셀들 상에서 수행될 수 있다. 상기 메모리 장치는 이러한 바이트나 워드를 어드레스하기 위한 적절한 디코딩 및 그룹 선택 회로를 포함할 뿐만 아니라, 원하는 동작을 얻기 위해 동작 중인 셀들 상에 전압을 제공하는 회로를 포함한다. 상기 플래시 메모리 셀들은, 단일 비트이거나 멀티 비트이건 간에, 다양한 다 른 구성으로 상호연결될 수 있다. 예를 들어, 셀들은 NOR 구성으로 구성될 수 있는데, 행에서의 상기 셀의 콘트롤게이트는 각각 워드라인에 연결되고 특정 열에서의 상기 셀의 드레인은 전도성 비트라인(bitline)에 함께 연결되며, 상기 어레이 내의 모든 플래시 셀들은 Vss 또는 접지(ground)와 같은, 공통 소스 단자와 결합된 자신의 소스 단자를 갖는다. 동작 중에는, 그러한 NOR 구성에서의 개별 플래시 셀들은 프로그래밍(기록), 판독, 소거, 또는 다른 기능을 하는 주변 디코더 및 제어회로를 이용하여 상기 각각의 비트라인과 워드라인을 거쳐서 어드레스된다.
다른 셀 구성은 가상 접지 구조(virtual ground architecture)로 알려져 있으며, 상기 구조에서 행에서의 코어(core) 셀들의 콘트롤게이트는 공통(common) 워드라인에 연결되어 있다. 전형적인 가상 접지 구조는 여러 행의 플래시 메모리의 코어 셀 쌍들을 포함하며, 하나의 셀 트랜지스터의 드레인은 관련된 비트라인에 그리고 인접하는 코어 셀 트랜지스터의 소스에 결합한다. 각각의 플래시 셀은 상기 워드라인과 그리고 상기 조합된 셀을 바운딩(bounding)하는 비트라인 쌍을 통해 선택된다. 셀은 상기 콘트롤게이트에 (예를 들어, 공통 워드라인을 통해) 전압을 인가함으로써, 그리고 상기 드레인에 결합된 비트라인에 전압을 인가함으로써 판독될 수 있으며, 반면에 상기 소스는 또 다른 비트라인을 통해 접지(Vss)와 결합된다. 따라서, 가상 접지는 판독될 셀의 소스와 조합된 상기 비트라인을 선택적으로 접지함으로써 형성된다. 상기 코어 셀이 듀얼 비트 타입인 경우, 상기 연결(connection)은 상기 셀의 첫 번째 비트를 판독하기 위해 사용될 수 있으며, 반면에 다른 비트는, 상기 드레인에 연결된 상기 비트라인을 접지하고 다른 비트라인 을 통해 상기 소스단자에 전압을 인가함으로써, 유사하게 판독될 수 있다.
플래시 메모리 장치를 제조하는 과정에서, 어떤 프로세스 단계는 전기적으로 대전된 플라즈마(electrically charged plasma)를 사용하는 것을 포함한다. 예를 들어, 이온 임플란트(ion implantation), 플라즈마 에칭(plasma etching), 플라스마 증강 증착(plasma enhanced deposition) 프로세스와 다른 대전된 프로세싱 동작은 반도체 웨이퍼, 그리고 그 내부의 플래시 메모리 셀에 손상을 줄 수 있다. 이러한 공정에서의 상기 플라즈마는 대전된 입자들을 포함하며, 그 일부는 안테나 대전을 통해 웨이퍼 표면에 축적될 수 있다. 예를 들어, 백-엔드(back end) 상호연결 프로세싱에서, 층간 유전체(ILD, inter layer dielectric) 물질은 종종 플라즈마 증강 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착되고 플라즈마 기반의 반응 이온 에칭(RIE, Reactive Ion Etching)을 이용하여 에칭된다. 플래시 메모리 어레이에 있어서, 전도성 콘트롤게이트 구조는 일반적으로 셀들의 행을 따라 도핑된 폴리실리콘의 라인들로 형성되며, 상기 폴리실리콘 라인들은 그 안에 저장된 데이터 행에 선택적으로 엑세스하기 위한 워드라인으로 동작한다. 상기 폴리실리콘 콘트롤게이트들 또는 워드라인들은, 플라즈마를 포함하는 프로세스 단계를 포함하여, 프로세스와 관련된 차징(process-related charging)과 관련하여 안테나로 동작한다. 만약 보호되지 않는다면, 상기 워드라인 구조들은 웨이퍼 기판에 관해서 전하를 축적하고 전압 포텐샬(voltage potential)을 얻으며, 이것은 셀을 사전 프로그래밍(preprogramming) 하거나 셀들에 손상을 주면서 스택게이트 또는 전하 트래핑층을 통해 방전할 수 있다.
심지어 도핑된 폴리실리콘 워드라인들이 ILD 물질들로 덮힌 후에도, 프로세스와 관련된 차징은 셀 손상을 야기할 수 있다. 예를 들어, 백-엔드 상호연결(예컨대, 금속화) 프로세싱 중에, 한 층 또는 여러 층의 패턴화된 메탈 층은 ILD층 사이와 위에 형성되고, 몇몇 층은 플래시 어레이 내의 워드라인에 연결된다. 이러한 메탈 워드라인 루팅(routing) 구조들는 자신을 백-엔드 프로세스에 직접적으로 노출시키고, 전하를 모으는 안테나로 동작하며, 여기서 노출된 워드라인 연결부위에 축적된 전하는 다시 손상을 야기하고 그리고/또는 성능 저하를 야기하면서, 플래시 메모리 셀을 통해 방전할 수 있다. 다이오드 보호 장치는 상호연결 프로세싱 동안 워드라인에 결합될 수 있으나, 이러한 기술은 두 번째의 금속화 레벨이나 층을 형성하기 전에는 워드라인 보호를 제공할 수 없다. 이에 따라, 프로세스와 관련된 차징의 역효과를 막기 위해 플래시 메모리 장치를 제조함에 있어 개선된 워드라인 보호 장치 및 방법이 요구된다.
다음은 본 발명의 몇몇 태양에 대한 기본적인 이해를 제공하기 위해 본 발명의 간단한 개요를 나타낸다. 이 개요는 본 발명의 광범위한 개관은 아니다. 이것은 본 발명의 중요한 부분이나 결정적인 구성요소를 확인하거나 발명의 범위를 나타내고자 의도한 것이 아니다. 그보다는, 본 개요의 주된 목적은 본 발명의 몇몇 개념을 이후 서술될 더 상세한 설명에 앞서 간단한 형태로 나타내기 위한 것이다. 본 발명은 플래시 메모리 장치와 제조공정 중 프로세스와 관련된 차징으로부터 메모리 어레이 워드라인들과 메모리 셀들을 보호하는 것에 관련된다.
본 발명의 일 태양은 플래시 메모리 어레이 내에서의 워드라인 구조를 보호하는 워드라인 보호 장치를 제공하며, 워드라인 구조(wordline structure)와 결합된 폴리실리콘 저항 구조(polysilicon resister structure)와, 상기 폴리실리콘 저항 구조와 기판 사이에 결합된 폴리실리콘 방전 구조(polysilicon discharge structure)를 포함한다. 상기 장치는 상기 폴리실리콘 방전 구조와 상기 기판 사이에서 확장하는 박막 유전체(thin dielectric)를 더 포함할 수 있으며, 예를 들어, 상기 박막 유전체는 플래시 메모리 어레이의 셀에 있는 유전층 두께의 약 절반보다 작거나 같다. 대안적으로 또는 박막 유전층과 조합에 있어, 상기 장치는 상기 폴리실리콘 방전 구조와 상기 기판 사이에 전기적으로 결합된 전도성 방전 루팅 구조(conductive discharge routing structure)를 더 포함할 수 있다.
본 발명의 다른 태양은 플래시 메모리 어레이를 위한 워드라인 구조를 제공하며, 방전 부분을 갖는 폴리실리콘과 하나 또는 그 이상의 워드라인 및 저항 부분들뿐만 아니라, 상기 방전 부분을 상기 기판에 결합하는 결합 구조를 포함한다. 상기 워드라인 부분들은 도핑된 폴리실리콘을 포함할 수 있으며, 메모리 셀에 대한 복수 개의 콘트롤게이트를 메모리 어레이 내의 행을 따라 각각 형성할 수 있다. 상기 방전 부분은 워드라인 부분들로부터 이격되며, 또한 도핑된 폴리실리콘을 포함할 수 있다. 상기 저항 부분들은 상기 방전 부분과 상기 워드라인 부분들 중 하나와의 사이에서 개별적으로 확장하며, 여기서 상기 저항 부분들은 상기 방전 및 워드라인 부분들 사이에 임피던스를 제공하도록 실질적으로 도핑되지 않은 폴리실리콘이며, 여기서 상기 폴리실리콘 구조는 증착된 폴리실리콘 층으로부터 패터닝된 하나의(unitary) 구조일 수 있다.
그리고, 본 발명의 다른 태양은 플래시 메모리 셀에 대한 워드라인 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 워드라인 구조를 형성하는 단계와 상기 전도성 워드라인 구조와 기판 사이에 저항을 형성하는 단계를 포함하여, 여기서 상기 전도성 워드라인 구조와 상기 저항은 동시에 형성될 수 있고, 상호연결 프로세싱에 선행하여 형성될 수 있다. 상기 워드라인과 저항은, 폴리실리콘층을 증착하는 단계와, 폴리실리콘 워드라인 부분과 연결된 폴리실리콘 저항 부분과 그리고 폴리실리콘 워드라인 부분을 한정(define)하기 위해 상기 폴리실리콘층을 패터닝하는 단계와, 그리고 나서 상기 폴리실리콘 워드라인 부분을 선택적으로 도핑하는 단계(여기서 상기 저항부분은 실질적으로 도핑되지 않고 남아있도록 마스킹(masking)된다)로 형성될 수 있다. 도핑된 실리콘과 같은 방전구조는, 박막 유전체를 통하여 그리고/또는 상기 방전 구조를 상기 기판에 직접적으로 연결하는 실질적으로 형성된 전도성 상호연결 루팅 구조(예컨대, 금속)를 경유하여, 상기 도핑되지 않은 저항 부분을 상기 기판에 결합시키도록 만들어질 수 있다.
또한 본 발명의 다른 태양은 플래시 메모리 내에서 워드라인 구조를 보호하는 방법을 제공하며, 상기 방법은 메모리 어레이 내에서 복수 개의 전도성 워드라인들과 개별적으로 결합된 복수 개의 폴리실리콘 저항 구조들을 형성하는 단계와 상기 복수 개의 폴리실리콘 저항 구조들을 기판에 결합하는 단계를 포함한다. 상기 저항 구조는 폴리실리콘층을 증착하는 단계와, 그리고 복수 개의 폴리실리콘 워드라인 부분들, 상기 폴리실리콘 워드라인 부분들으로부터 이격된 폴리실리콘 방전 부분, 그리고 상기 폴리실리콘 방전 부분과 상기 복수 개의 폴리실리콘 워드라인들 사이에서 개별적으로 확장하는 복수 개의 폴리실리콘 저항 부분들을 한정하도록 상기 폴리실리콘층을 패터닝하는 단계에 의해 형성될 수 있다. 그 다음으로 상기 폴리실리콘 방전 부분과 상기 복수 개의 폴리실리콘 워드라인 부분들은 이 부분을 전도성으로 만들기 위해 도핑되며, 이때 상기 저항 부분들은 실질적으로 도핑되지 않은 채로 남아 있다. 상기 저항 부분들은 기판 위쪽의 박막 유전체 위에 상기 방전 부분이나 구조를 형성함으로써 그리고/또는 상기 방전구조를 상호연결 루팅 구조를 통해 기판에 접속시킴으로써 기판에 결합될 수 있다.
다음에 이어진 설명과 첨부된 도면은 본 발명의 어떤 예시적인 태양과 실시예를 상세하게 보여준다. 이러한 것들은 본 발명의 원리가 이용될 수 있는 다양한 방법 중의 단지 일부만을 나타낸 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치에 있어서 워드라인 구조를 제조하는 예시적인 방법을 나타낸 순서도이다.
도 2는 본 발명의 다양한 태양들이 함께 사용될 수 있는 예시적인 플래시 메모리 셀을 나타낸 부분 측부 단면 입면도이다.
도 3은 본 발명의 하나 이상의 태양이 수행될 수 있는 플래시 메모리 장치를 간단하게 나타낸 평면도이다.
도 4는 도 2와 도 3의 장치에 있어서 플래시 메모리 어레이의 부분을, 본 발명에 따른 워드라인 보호 장치를 포함하여 나타낸 배선도이다.
도 5A 내지 도 11E는 본 발명에 따른 다양한 제조단계에 있어서 예시적인 플래시 메모리 장치를 나타낸 부분적인 평면도 및 측부 단면 입면도이다.
본 발명의 하나 또는 그 이상의 실시예가 도면을 참조하여 설명될 것이며, 여기서 전체적으로 동일한 참조 부호들이 동일한 구성요소를 나타내기 위해 사용된다. 본 발명에 있어 하나 또는 그 이상의 태양은 예시적인 듀얼-비트 플래시 메모리 장치에 관하여 지금부터 도시되고 설명되며, 상기 듀얼-비트 플래시 메모리 장치에서 전도성 n-도핑된 폴리실리콘 워드라인들은 하부에 놓인 p-타입 실리콘 기판에 n-도핑된 비트라인 부분들(예를 들어, 소스/드레인들)과 조합된 플래시 메모리 셀들을 만들기 위해 전하 트래핑층이나 플로팅게이트 위에 형성되고, 상기 셀은 가상 접지 어레이에서 행(예컨대, 워드라인)들과 열(예컨대, 비트라인)들을 따라 구성된다. 그러나, 본 발명은 도시된 실시예에 한정되지 않으며, 어떠한 특정 타입의 기판 물질(예컨대, 실리콘 웨이퍼, SOI 웨이퍼, 에피택셜 층 등), 어떠한 플래시 메모리 셀 구조의 타입(예컨대, 플로팅게이트, 옥사이드-나이트리드-옥사이드(Oxide-Nitride-Oxide, ONO), SONOS 등), 그리고 어떠한 어레이 구성(예컨대, NOR, 가상 접지 등)과 연결되어 대안적으로 이용될 수 있다.
이제부터 예시적인 방법(10)이 도 1을 참조하여 도시되고 설명되며, 예시적인 플래시 메모리 장치(100)는 도 2 내지 도 11E에 도시되고 설명되는데, 여기서 상기 도시된 장치와 구조는 일정한 비율로 도시된 것이 아니다. 그럼에도 불구하고 상기 예시적인 방법(10)은 일련의 동작이나 사건으로 아래에 도시되고 설명되며, 본 발명은 이러한 동작이나 사건의 도시된 순서에 의해 제한되지 않는 것을 알 수 있다. 예를 들어, 여기에서 도시 및/또는 설명된 것들과 달리, 본 발명에 따라 어떤 동작은 다른 순서로 일어날 수 있으며, 그리고/또는 다른 행위나 사건과 동시에 일어날 수도 있다. 이에 더하여, 도시된 모든 단계가 본 발명에 따른 실시 방법으로 실시될 것이 요구되는 것은 아니다. 더욱이, 본 발명에 따른 방법은 여기서 도시되고 설명된 플래시 메모리 장치의 제조 및/또는 프로세싱뿐만 아니라 도시되지 않은 다른 구조와 장치와 관련하여서도 실시될 수 있다.
실리콘 기판이나 다른 반도체 본체와 시작하여(12), 웰 및 절연 구조(예컨대 STI 또는 필드 산화물)가 형성되고(14), 하나 또는 그 이상의 문턱전압(Vt) 임플란트가 수행되며(16), 여기서 더미(dummy) 게이트 산화물이 상기 Vt 임플란트의 이전에 형성될 수 있으며(18) 그 다음에 제거될 수 있다. 상기 Vt 조절 임플란트(14)은 웨이퍼의 코어 메모리 어레이 부분에 있어 이후 이어서 제조된 플래시 메모리 셀의 문턱전압을 설정하기 위해 동작하며, 또한 상기 장치의 다른 곳에 형성된 트랜지스터의 문턱전압을 세팅하는데 이용될 수 있다. 박막 산화물은, 다음에 형성되는 플래시 메모리 어레이 셀에서의 유전층 두께의 절반 정도, 또는 그 보다 작은 두께를 가지고 증착, 열적 산화, 또는 다른 적절한 기술에 의해 상기 기판 위에 형성된다(18). SO2 또는 다른 적절한 유전 물질과 같은 박막 유전체는, 상기 장치의 코어 메모리 어레이 부분에서, 기판 위에 형성된다. 상기 박막 유전체는 상기 장치 웨이퍼의 다른 액티브 영역에서 상기 기판 위에 동시에 형성될 수 있으며(18), 예를 들 어, 로직 트랜지스터 또는 다른 회로에서 게이트 산화물로 작용하도록 형성될 수 있다. 상기 웨이퍼의 메모리 어레이 부분에서는, 프로세스와 관련된 차징을 위해 플래시 메모리 워드라인들으로부터 상기 기판까지 전기적인 방전 경로를 제공하도록, 그 이후에 전도성 방전 구조의 전부 또는 부분이 상기 박막 유전체 위에 형성될 수 있다.
플래시 메모리 셀을 위한 전하 트래핑 구조를 형성하는데 사용하기 위해 3개의 층이 증착된다(20 내지 24). 도시한 예에서, 하부 셀 유전체 또는 절연층은 어떤 적절한 증착이나 열적 산화과정을 통해 상기 기판 위에 형성되며, 예를 들어, 어떤 두께로 형성된 SiO2 또는 다른 적절한 물질로 형성되는데, 상기 두께는 하나의 가능한 실시예를 들면 약 70Å 또는 더 작게 형성된다. 셀 전하 트래핑층은 어떤 적절한 두께로 증착되며(22), 예를 들어, 실리콘 나이트리드(예컨대, Si3N4 등)로 증착될 수 있고, 하나의 실시예를 들면 약 60에서 80Å의 두께를 갖는다. 상기 전하를 트래핑하는 나이트리드는 본 발명의 범위 내에서 적절한 증착 프로세스를 이용하여 증착될 수 있다(22). 상부의 셀 유전체 또는 절연층은 상기 전하 트래핑 나이트리드 위에 증착되며(24), 여기에서 상기 상부 유전층은, 한 실시예에서 70Å 또는 그보다 작은 두께로 형성된 SiO2와 같은, 어떤 적절한 물질일 수 있다. 이러한 예에서, 상기 형성된 박막 산화물 유전체(18)는 약 35Å 또는 그보다 작은 두께를 가진다. 일반적으로, 상기 박막 산화물과 첫 번째 상기 전하 트래핑 구조의 유전체는 다른 물질일 수 있으며, 여기서 상기 박막 유전체(18) 두께는 바람직하게는 상 기 전하 트래핑 구조 유전층의 등가의 전기적 두께의 절반이다. 옥사이드-나이트리드-옥사이드 구성은 일반적으로 편의상 ONO 층으로 불려진다. 대안적으로, 다른 타입의 전하 트래핑 층이나 플로팅게이트는 본 발명의 범위 내에서 플래시 메모리 셀의 제조에 이용될 수 있다. 상기 3개의 전하 트래핑 구조 층들의 부분은, 예를 들면 선택적 에칭 기술을 사용하여, 웨이퍼의 코어 메모리 부분의 바깥 영역에서 제거될 수 있다. 더욱이, 상기 박막 유전체(예를 들어, 상기 18에서 증착된)가 그 다음의 방전 구조를 상기 기판에 결합시키기 위해 사용되는 경우에는, 상기 3개의 전하 트래핑 구조 층들은 그러한 결합을 위해 지정된 웨이퍼의 부분부터 제거될 수 있다.
비트라인들은 장래 예상되는 메모리 어레이의 열을 따라 선택적으로 임플란트된다(26). 하나의 예를 들면, 마스크가 적절한 포토리소그래픽(photolithographic)이나 다른 적절한 기술을 이용하여 상기 ONO층 위에 형성되며, 이것은 상기 ONO층의 영역(이 영역 아래에 비트라인들이 형성된다)을 노출시킨다. 그 다음으로 도펀트(dopant)들은 노출된 부분을 통해 아래에 놓인 기판으로 임플란트되는데, 이것은 기판의 소스/드레인 사이의 채널 영역들을 남기고 소스/드레인 영역들을 형성하기 위함이다. 하나의 예를 들면, 상기 기판은 낮은 농도로 p-도핑된 실리콘이며, 여기서 상기 비트라인 임플란트(26)는 비트라인 및 소스/드레인 영역들을 형성하기 위해 하나 또는 그 이상의 n-타입 도펀트(예컨대, 비소, 인, 안티몬 등)를 제공한다. 다른 도펀트 타입(예컨대, n 또는 p-타입), 조성물, 및/또는 농도는 본 발명의 범위 내에서 비트라인들을 형성하기 위해서(26) 대안적으로 사용 될 수 있으며, 이후, 상기 비트라인 임플란트 마스크는 제거된다. 또 다른 가능한 대안을 들면, 상기 비트라인 임플란트(26)는 3개의 층 전하 트래핑 물질들의 일부 또는 전부를 형성하기 전에 수행될 수 있으며, 예를 들어 상부 유전체를 증착(24)하기 이전에 수행될 수 있다.
본 발명의 일 태양에 따르면, 프로세스와 관련된 차징의 역효과를 감소시키는 전도성 워드라인 및 보호 장치를 제공하기 위해 폴리실리콘 구조가 형성되고 선택적으로 임플란트된다(28 내지 34). 폴리실리콘층은 증착되거나, 또는 그렇지 않으면 상기 ONO층 위에 형성된다(28). 어떠한 적절한 증착 프로세스가 이용될 수 있으며, 상기 폴리실리콘은 본 발명의 범위 내에서 어떤 적절한 두께로 형성될 수 있다. 폴리실리콘은 폴리실리콘 워드라인 부분들, 폴리실리콘 저항 부분 들, 및 폴리실리콘 방전 부분을 한정하기 위해 패터닝되며(30), 여기서 워드라인 부분들은 상기 플로팅게이트 또는 상기 전하 트래핑 물질 위에 형성되고, 상기 방전 부분은 상기 폴리실리콘 워드라인들로부터 이격되어 배치되며, 그리고 상기 저항 부분들은 상기 워드라인 부분들과 상기 방전 부분의 사이에 배치된다. 하나의 가능한 예가 도시되어 있으며, 도 7A 내지 7E와 관련해 아래에 좀더 설명되어 있다. 어떤 적절한 패터닝 기술이라도 본 발명의 범위 내에서 상기 폴리실리콘 구조를 한정하기 위해 이용될 수 있고(30), 폴리실리콘의 선택 부분을 제거하기 위한 마스킹(masking) 및 반응 이온 에칭(Reactive Ion Etching, RIE)과 같은 패터닝 기술을 들 수 있으며, 여기서 상기 에칭은, 필요하지 않는 경우를 제외하고, 인접한 패터닝된 워드라인 부분들 사이의 상기 ONO 물질 층의 일부나 전부를 제거할 수 있다.
폴리실리콘을 형성하는 것과 패터닝하는 것(28 내지 30)은 상기 웨이퍼의 메모리 어레이 영역의 바깥의 트랜지스터들 내에서 폴리실리콘 트랜지스터 게이트 구조들을 형성하기 위해 동시에 사용될 수 있다. 예시적인 실시예에서는, 상기 패터닝된 폴리실리콘 워드라인 부분들은 보통 장래 예상되는 플래시 메모리 어레이의 행을 따라 비트라인 방향과 수직하게 확장하며, 상기 저항 부분들은 상기 워드라인 부분들의 끝으로부터 바깥쪽으로 확장하고, 상기 방전 부분은 상기 저항 부분들의 바깥쪽 끝과 결합하기 위해 열 방향을 따라 확장한다. 그러나, 다른 상대적인 방향도 가능하며, 본 발명의 범위 내에 있는 것으로서 고려된다.
패터닝된 폴리실리콘 구조(예컨대, 장래 예상되는 저항 부분)의 선택 부분들을 덮기 위해 상기 워드라인과 방전 부분들을 노출되도록 놓아두고(예컨대, 도 8A 내지 8F), 예를 들어 어떤 적절한 포토리소그래픽 마스킹 기술을 사용하여, 임플란트 마스크가 형성된다(32). 이온 임플란트는 도펀트를 상기 폴리실리콘 구조의 노출된 부분들에 선택적으로 제공하기 위해 수행되는데(34), 어떤 적절한 도펀트 타입(예컨대 n 또는 p-타입), 농도, 임플란트 에너지 등을 이용하며, 이것은 상기 임플란트 마스크가 제거되기 전에 상기 노출된 폴리실리콘 워드라인 및 방전 부분들의 전부 또는 일부를 전도성으로 만든다. 상기 패터닝된 폴리실리콘 구조의 저항 부분들은 34에서의 임플란트 중에 덮이기 때문에, 이것은 실질적으로 도핑되지 않으며, 따라서 (상기 워드라인이나 방전 부분들에 비해서) 저항성으로 남게 되는데, 상기 선택적으로 임플란트된 폴리실리콘 구조의 예는 도 9A 내지 9F에 도시되어 있다. 32에서 형성된 마스크는 상기 웨이퍼의 로직 영역에서 상기 기판의 소스/드레 인 영역들과 게이트 구조들을 노출시키는 열린 부분(opening)들도 포함하며, 여기서 34에서의 임플란트는 로직 트랜지스터들에 대한 소스/드레인 또는 드레인 확장장(예컨대, LDD) 임플란트로서 동시에 동작할 수 있다. 이에 관해서는, 본 발명의 패터닝된 폴리실리콘 구조의 선택적인 도핑은 제조 프로세스 흐름에 있어 추가적인 마스크나 프로세싱 단계를 추가하지 않는다.
실리사이드 프로세싱은 상기 패터닝된 폴리실리콘 구조의 워드라인 및 방전 부분들의 최상부(top)를 따라 전도성 금속 실리사이드를 형성하기 위해 수행되며(36), 패터닝된 폴리실리콘 구조의 저항 부분들을 실리사이딩(siliciding)하지는 않는다(예를 들어, 도 10A 내지 10F). 실리사이드 프로세싱(36)은 본 발명의 범위 내에서 어떠한 프로세스 단계나 물질을 포함할 수 있으며, 상기 장치 웨이퍼의 로직 영역에 있어서 폴리실리콘 트랜지스터 게이트들 및 실리콘 소스/드레인들을 위한 실리사이트 콘택트들을 형성하기 위해서 동시에 동작할 수 있다. 하나의 예를 든다면, 실리콘 나이트리드 실리사이드 구조는 실리사이드가 필요하지 않은 웨이퍼의 부분들 위에 형성되며(36), 본 발명의 폴리실리콘 구조의 저항 부분들을 포함한다. 그 다음으로 니켈, 코발트 또는 다른 적절한 금속이 증착되고, 증착된 금속을 밑에 놓인 방전 및 워드라인 부분들의 폴리실리콘과 반응시키기 위해 열적 어닐링 프로세스가 수행된다. 이 반응은 상기 전도성 워드라인과 방전 부분들 위에 금속 실리사이드를 형성하나, 상기 폴리실리콘 저항 부분들의 위는 아니며, 이후에 반응하지 않은 어떤 금속과 실리콘 나이트리드 실리사이드는 제거된다.
이는 상기 실질적으로 도핑되지 않은 폴리실리콘 저항들을 거쳐 상기 도핑된 폴리실리콘 방전 구조에 결합된 도핑된 폴리실리콘 워드라인들을 포함하는 폴리실리콘 구조를 남긴다. 적절한 실시예에서는, 상기 저항 부분들은, 동작되는 동안 상기 메모리 셀이 적절하게 활성화되도록 상기 전도성 워드라인 부분들에 워드라인 신호를 주기 위해 대략 1M 옴이나 그 이상의 전기적 저항을 제공한다. 상기 저항 부분들은 또한, 제조공정 중에 프로세스와 관련된 차징에 기인한 전류에 대해 방전 경로를 제공하도록 동작한다. 이와 관련하여, 상기 박막 유전체를 거쳐 상기 폴리실리콘 구조의 전도성 방전 부분의 상기 기판으로의 결합은 상호연결(예컨대, 금속화) 프로세싱 이전에 프로세스와 관련된 차징에 대해 방전 경로를 제공한다. 또 다른 가능한 실시예에서는, 상기 폴리실리콘은, 반응 이온 에칭 동안에 방전 보호장치가 제공되도록, 30에서의 패터닝에 앞서 32, 34에서 선택적으로 임플란트될 수 있다. 따라서, 종래 다이오드 연결 기술이 금속화 이전에 어떠한 보호장치도 제공하지 못함에 비하여, 본 발명은 상호연결 프로세싱 도중 그리고 그 이후뿐만 아니라 그 전에도, 상기 워드라인 구조들과 상기 전하 트래핑층들을 프로세스와 관련된 차징 전류로부터 보호한다.
상기 방전 부분과 상기 기판 사이에 결합된 전도성 금속 상호연결 루팅 구조를 포함하여, 첫 번째 상호연결 또는 금속화 레벨이 만들어진다(38). 이것은 상기 기판 및 상기 방전 부분 실리사이드와 연결하기 위하여 첫 번째 층간 유전체(InterLayer Dielectric, ILD) 내에서의 홀들을 통해 첫 번째와 두 번째 텅스텐 콘택트들을 형성함으로써 만들어질 수 있으며, 이후 상기 첫 번째 및 두 번째 텅스텐 콘택트들을 결합하는 구리 또는 알루미늄 루팅 구조를 형성하며, 따라서, 상기 방전 부분에서 상기 기판까지 직접적인 전기적 연결을 형성할 수 있다. 이러한 금속층 루팅 연결은, 상기 박막 유전체를 거쳐 제공된 것에 더하여, 상기 도핑된 폴리실리콘 방전 부분에서부터 상기 기판까지 개선된 방전 경로를 제공한다. 상기 상호연결 루팅 구조 및/또는 상기 박막 유전체(단독 또는 조합으로)를 통해 상기 방전 부분이 기판에 연결되는 다른 실시예도 가능하며, 이러한 모든 변형은 본 발명의 범위 내에 있는 것으로 고려된다. 추가 금속화와 다른 백-엔드 프로세싱은 본 제조 방법(10)이 끝나기(42) 전에 수행된다(40).
예시적인 메모리 장치(100)가 도 2 내지 11E와 관련하여 이하 도시되고 설명되며, 상기 장치(100)는 플래시 메모리 어레이(54)가 포함된 전용 메모리 장치 또는 다른 타입의 반도체 장치(예컨대, 마이크로프로세서, 로직 장치, 등)가 될 수 있다. 도 2는 본 발명의 하나 이상의 다양한 태양들이 함께 수행될 수 있는 상기 장치(100)의 예시적인 듀얼 비트 플래시 메모리 셀(101)을 나타낸 것이다. 상기 메모리 셀(101)은, 예를 들어, 그 안에 폴리실리콘 섬(polysilicon island)들(미도시)을 묻을 수 있는 실리콘 나이트리드 층(106b)을 포함한다. p-타입 실리콘 기판(102)에는 어레이(54)에서 비트라인으로 동작하는 n+ 소스(105)와 n+ 드레인(107) 영역이 묻힌다. 상기 실리콘 나이트리드(106b)는 두 SiO2층(106a, 106c) 사이에 끼인다. 대안적으로, 상기 층(106b)은 어떤 다른 종류의 전하 트래핑층을 포함할 수 있으며, 단일 또는 복수 개의 물질 층을 포함한다.
상기 산화물 층(106c) 위에 놓이는 것은 도핑된 폴리실리콘 콘트롤 게이 트(110)로, 이것은 전도성 워드라인을 형성하기 위해 어레이 행을 따라 다른 셀(미도시)까지 확장된다. 상기 콘트롤 게이트(110)는 하나 이상의 n-타입 불순물(예컨대, 인, 비소, 안티몬, 등)로 도핑되며, 이것에 의해 상기 워드라인/콘트롤 게이트(110)를 전도성으로 만든다. 예시적인 메모리 셀(101)은 2개의 바이너리 데이터 비트를 저장할 수 있으며, 도 2에서 점선으로 된 원 A로 표현된 왼쪽 비트와 점선으로 된 원 B로 표현된 오른쪽 비트를 포함한다. 상기 듀얼 비트 메모리 셀(101)은 일반적으로 대칭적이며, 여기서 상기 드레인(107)과 소스(105)는 교체가능하다. 이에 대하여, 상기 오른쪽 비트 B와 관련하여 상기 왼쪽 비트라인(105)는 상기 소스 단자로서의 역활을 할 수 있으며 상기 오른쪽 비트라인(107)은 상기 드레인 단자로서의 역활을 할 수 있다. 이와 유사하게, 왼쪽 비트 A에 대하여 상기 오른쪽 비트라인(107)은 상기 소스 단자로서의 역활을 할 수 있으며 상기 왼쪽 비트라인(105)은 상기 드레인 단자로서의 역활을 할 수 있다. 본 발명은 다양한 타입의 단일 또는 멀티 비트 메모리 셀 타입과 관련하여 실시될 수 있으며, 상기 도 2의 셀(101)뿐만 아니라 도시되지 않은 다른 것들을 포함한다. 본 발명은 양쪽 비트들(예컨대, 셀(101)의 비트들 A와 B)이 데이터 또는 정보 저장을 위해 사용되는 그러한 듀얼 비트 메모리 장치뿐만 아니라, 듀얼 비트 셀의 단지 하나의 비트(예컨대, 셀(101)의 비트 A)가 데이터 또는 정보 저장을 위해 사용되는 듀얼 비트 메모리 장치에도 적용가능하다.
도 3은 예시적인 전용 메모리 장치(100)의 구조를 나타낸 평면도로, 상기 전용 메모리 장치(100)는 하나 또는 그 이상의 고밀도 코어 영역과 하나 또는 그 이 상의 저밀도 주변 부분이 형성된 반도체 기판(102)을 포함한다. 상기 코어 영역은 도 1에 도시한 바와 같이, 개별적으로 어드레스 가능하며, 실질적으로 동일한 듀얼 비트 플래시 메모리 셀(101)의 하나 또는 그 이상의 M×N 어레이 코어(54)를 포함한다. 상기 주변 부분은 개개의 메모리 셀(101)에 선택적으로 어드레스하기 위해 I/O 회로(50)와 프로그래밍 또는 디코더 회로(58, 60)를 포함한다. 상기 프로그래밍 회로는 하나 또는 그 이상의 x-방향(예컨대, 열) 디코더(58)과 y-방향(예컨대, 행) 디코더(60)을 포함하며, 상기 I/O 회로(50)와 함께, 프로그래밍, 소거, 그리고 판독 동작 동안, 선택되고 어드레스된 메모리 셀(101)의 소스와 게이트 및 드레인(예컨대, 워드라인들과 비트라인들)을 미리 결정된 전압 또는 임피던스에 연결한다. 이와 관련하여, 상기 디코더와 I/O 회로는 메모리에 엑세스 동작 동안, 필요한 워드라인 및 비트라인 콘트롤 신호를 제공하며, 그와 함께 관련된 들어오고(incoming) 나가는(outgoing) 데이터를 버퍼링(buffering) 하는데, 여기서 상기 회로(50, 58, 60)은 본 발명의 범위 안에서 어떠한 적절한 로직 회로나 장치로 만들 수 있다.
도 4는 상기 장치(100)의 상기 코어 어레이(54) 중 하나의 부분을 나타낸 것으로, 셀(101)들의 몇몇 행과 열의 부분들은 워드라인(WL0에서 WLN까지) 및 비트라인(BL0에서 BLM까지)을 따라 각각 도시되어 있으며, 상기 어레이(54)는 본 예에서 가상 접지 구성으로 도시되어 있다. 상기 어레이(54)는 플래시 셀(101)의 행들을 포함하며, 콘트롤게이트 단자들은 관련된 워드라인(WL)에 결합되며, 한 셀(101)의 드레인을 가지는 셀(101)의 열들은 인접 셀(101)의 소스와 함께 관련된 비트라인(BL)에 결합된다. 이러한 구성에서는, 주어진 열 내에서의 상기 셀(101)의 드레인 단자들은 동일한 비트라인(BL)에 연결된다. 개개의 플래시 셀(101)들은 상응하는 워드라인(WL) 및 목적 셀(101)을 바운딩(bounding)하는 비트라인(BL)쌍을 경유하여 선택되어질 수 있으며, 여기서, 상기 워드라인 및 비트라인 신호는 상기 디코더 회로(58)(도 3)에 의해 생성된다. 따라서, 양의(positive) 전압이 셀(101)의 드레인에 결합된 비트라인(BL)에 인가될 때, 전도성 경로가그 드레인과 소스 사이에 확립되며, 상기 디코더(58)로부터의 적절한 비트라인 신호의 제공에 의해 접지에 결합된다. 이러한 방법으로, 가상 접지는 이러한 프로그래밍되거나 판독되어야 하는 선택된 플래시 셀들만의 소스 단자와 관련된 비트라인에 접지를 선택적으로 연결함으로써 형성된다. 본 발명에 따르면, 저항(110b)들은 프로세스와 관련된 차징에 대항하여 셀(101)을 보호하기 위해 상기 워드라인(WL)과 상기 장치 기판(102) 사이에 제공되며, 아래에서 더 설명한다.
도 5A 내지 11E는 본 발명에 따라 제조 프로세싱(이 프로세싱 내에서 보호장치가 워드라인과 플래시 셀(101)을 프로세스와 관련된 차징으로부터 보호하도록 형성된다.)을 수행하는 장치(100)의 코어 어레이(54)의 부분을 나타낸 평면도와 측부 단면 입면도이다. 도 5A, 6A, 7A,..., 11A에 있어서, 평면도는 다른 형상과 관련하여 부분 측부 입면도를 가리키는 단면선과 함께 도시되었다. 예를 들어, 도 5B는 도 5A의 B-B 선을 따라 취해진 측부 단면 입면도이며, 도 5C는 도 5A의 C-C 선을 따라 취해진 측부 단면 입면도이다. 도시된 바와 같이, 상기 장치(100)는 상기 설 명된 예시적인 방법(10)에 따라 일반적으로 제조된다. 그러나, 장치와 기구들은 본 발명의 범위 내에서 다른 제조 프로세스나 기술에 따라 만들어질 수 있다.
도 5A 내지 5C는 웰(미도시)의 형성에 뒤따르는 p-도핑된 실리콘 기판(102) 및 절연된 구조(103)를 포함하는 장치(100)를 도시하였으며, 그리고 나서 이후에 얼마간의 Vt 조절 임플란트가 수행된다. 박막 SiO2 산화물이나 다른 유전체(104)는 상기 기판(102) 위에 형성되며, 전하 트래핑 유전층(106a) 두께의 절반 정도 또는 그보다 작은 두께와 등가인 전기적인 두께를 가진다. 예시적인 장치(100)에 있어서, 상기 박막 유전체는 약 35Å 또는 그보다 작은 두께를 가진 SiO2이다. 전하 트래핑 물질(106a 내지 106c)은 상기 기판(102)의 부분 위에 배치되며, 상기 층(106)은 상기 유전체(104) 위에 놓일 수 있으며, 또는 상기 첫 번째 층(106a)은 대안적으로 상기 기판(102) 위에 직접 형성될 수 있다. 도 5A와 도 5C에 도시된 바와 같이, 상기 기판(102) 위에 박막 유전체(104)만 남겨두면서, 상기 층(106a 내지 106c)의 부분은 웨이퍼의 일부분으로부터 제거된다. 상기 예시적인 장치(100)에 있어, 상기 하부층(106a)은 70Å 정도로 형성된 SiO2나 다른 적절한 물질이고, 전하 트래핑 물질층(106b)는 약 60 내지 80Å의 두께로 형성된 Si3N4이며, 상기 상부 유전층(106c)은 약 70Å의 두께를 가진 SiO2이다. N-도핑된 비트라인(108)들은 상기 기판(102)에서 장래 예상되는 메모리 어레이(54)의 열을 따라 선택적인 임플란트(예컨대, 비소, 인, 안티몬, 등)를 통해 형성된다.
도 6A 내지 9F에서, 본 발명의 태양에 따라서, 프로세스와 관련된 차징에 대항하여 플래시 셀을 보호하는 전도성 워드라인들과 장치를 제공하기 위해 폴리실리콘 구조가 형성되고 선택적으로 임플란트된다. 도 6A 내지 6C에 나타낸 바와 같이, 폴리실리콘층(110)은 상기 ONO층(106) 및 상기 노출된 박막 유전체(104) 위에 어떤 적절한 두께로 증착된다. 도 7A 내지 7E에 있어서, 상기 폴리실리콘(110)은 상기 플로팅게이트 또는 전하 트래핑 물질층들(106) 위의 폴리실리콘 워드라인 부분들(110a)과 상기 워드라인 부분들(110a)로부터 이격된 폴리실리콘 방전 부분(110c), 및 상기 워드라인 부분들(110a)과 상기 방전 부분(110c) 사이의 폴리실리콘 저항 부분들(110b)를 한정(define)하기 위해 패턴닝된다. 상기 패터닝된 폴리실리콘 워드라인 부분들(110a)는 상기 비트라인(108)에 일반적으로 수직한 어레이 행을 따라 확장하고, 상기 저항 부분들(110b)은 상기 행의 끝으로부터 상기 방전 부분(110c)까지 바깥쪽으로 확장하는데, 이것은 그 자체가 도시한 예에서 열 방향을 따라 확장한다.
도 8A에서 도 8F에 있어서, 임플란트 마스크(120)가 형성되는데, 각각 저항 부분들(110b)을 덮고 상기 워드라인과 방전부분들(110a와 110c)을 노출시킨다. 이온 임플란트(122)는 상기 노출된 폴리실리콘 부분(110a와 110c)을 n-타입 불순물로 선택적으로 도핑하기 위해 실시되는데, 이것에 이해, 도 9A 내지 9F에 도시된 바와 같이, 상기 임플란트 마스크(120)가 제거되기 전에 상기 워드라인 부분들(110a)과 상기 방전 부분(110c)을 전도성으로 만든다(예컨대, 도핑되지 않은 저항 부분(110b)보다 실질적으로 전도성이 더 크게 한다.) 상기 저항 부분들(110b)이 실질 적으로 도핑되지 않기 때문에, 상기 저항 부분들(110b)은 상기 전도성 워드라인 부분들(110a)부터 상기 방전 부분(110c)까지의 경로 내에 약 1M옴이나 그 이상의 저항을 제공한다. 도 10A 내지 10F에 있어서, 전도성 금속 실리사이드(124)는 도핑된 워드라인 부분들(110a)과 상기 방전 부분(110c)의 최상부를 따라 형성되며, 상기 저항 부분들(110b)은 실리사이드화 되지 않는다.
도 11A 내지 11E에 도시한 바에 따르면, 그 다음으로 첫 번째 상호연결 또는 금속화 레벨이 만들어지는데, 레벨간 유전체(InterLevel Dielectric, ILD) 물질(130)을 포함하며, 여기에 텅스텐 전도성 콘택트(132), 및 전도성 구리 또는 알루미늄 상호연결 루팅 구조(134)가 상감(damascene)이나 기타 적절한 금속화 프로세싱 기술을 이용하여 형성된다. 도시한 예에서는, 콘택트(132)와 루팅 구조(134)는 상기 방전 부분(110c) 상의 상기 실리사이드(124)에 결합될 뿐만 아니라, 상기 기판(102) 위에 형성된 실리사이드와 직접적으로 결합된 다른 콘택트(미도시)에 결합되며, 이것에 의해, 그 다음에 이어지는 프로세싱에 의해 야기된 전류를 위한 또다른 방전 경로를 제공한다. 그 다음에 추가적인 금속화와 다른 백-엔드 프로세싱이 상기 장치(100)를 완성하기 위해 행해진다.
비록 본 발명이 하나 이상의 실시예들에 관하여 도시되고 설명되었지만, 첨부된 특허청구범위의 사상과 범위를 벗어나지 않으면서 여러 변형 및/또는 수정이 설명된 예들에 가해질 수 있다. 특히 상기 설명된 구성 요소 및 구조(조립품, 디바이스, 회로, 시스템 등)에 의해 수행되는 다양한 기능들에 대해서, 비록 본원에 예시된 본 발명의 예시적인 실시예들에서 기능을 수행하는 개시된 구조에 구조적으로 등가는 아니지만, 이러한 구성 요소들을 설명하는데 사용되는 용어('수단'을 포함한다)는, 다른 방법으로 지시되지 않는다면, 설명된 구성 요소의 특정 기술을 수행하는 어떤 구성 요소 또는 구조(예를 들면, 그것은 기능적으로 등가이다)에 대응한다. 또한, 본 발명의 특별한 특징이 몇몇 실시예들 중 단지 하나의 실시예에 관해 개시되었지만, 이러한 특징은, 어떤 정해진 또는 특정 응용분야에서 요구될 수 있고 이로울 수 있는, 다른 실시예들의 하나 이상의 다른 특성들과 결합될 수 있다. 더욱이 용어 "포함하는", "포함한다", "가진", "가진다", "함께", 또는 다른 변형들이 상세한 설명과 특허청구범위 가운데 어느 하나에 사용되는데, 이러한 용어는 "포함한다"에 유사한 것으로 포함된다.
여기서 개시된 상기 워드라인 구조의 제조방법은 제조공정 중에 메모리 어레이 워드라인과 메모리 셀을 프로세스와 관련된 차징으로부터 보호하기 위한 반도체 제조 분야에서 사용될 수 있다.

Claims (10)

  1. 플래시 메모리 셀(101)에 대한 워드라인 구조(WL) 제조방법(10)으로서,
    적어도 하나의 플래시 메모리 셀(106)의 플로팅게이트 또는 전하 트래핑 물질(106) 위에 전도성 워드라인 구조(118a)를 형성하는 단계(28, 30)와; 그리고
    상기 전도성 워드라인 구조(110a)와 기판(102) 사이에 저항(110b)을 형성하는 단계(32, 34)를 포함하는 것을 특징으로 하는 워드라인 구조 제조방법(10).
  2. 제 1항에 있어서,
    상기 전도성 워드라인 구조(110a)와 상기 저항(110b)은 동시에 형성되는 것을 특징으로 하는 워드라인 구조 제조방법(10).
  3. 제 1항에 있어서,
    상기 저항(110b)은 상호연결 프로세싱(38) 이전에 형성되는 것을 특징으로 하는 워드라인 구조 제조방법(10).
  4. 제 1항에 있어서,
    상기 전도성 워드라인 구조(110a)를 형성하는 단계는 상기 플로팅게이트 또는 전하 트래핑 물질(106) 위에 도핑된 폴리실리콘(110a)을 형성하는 단계(28)를 포함하고, 그리고 상기 저항을 형성하는 단계는 상기 전도성 워드라인 구조 에(110a) 연결되고 실질적으로 도핑되지 않은 폴리실리콘(110b)을 형성하는 단계를 포함하는 것을 특징으로 하는 워드라인 구조 제조방법(10).
  5. 제 1항에 있어서,
    상기 전도성 워드라인 구조(110a)를 형성하는 단계는 상기 플로팅게이트 또는 전하 트래핑 물질(106) 위에 첫 번째 도핑된 폴리실리콘(110a)을 형성하는 단계를 포함하고, 그리고 상기 저항(110b)을 형성하는 단계는 상기 첫 번째 도핑된 폴리실리콘 구조(110a)로부터 이격된 두 번째 도핑된 폴리실리콘 구조(110c)를 형성하는 단계와, 그리고 상기 첫 번째와 두 번째 도핑된 폴리실리콘 구조(110a, 110c) 사이에 실질적으로 도핑되지 않은 폴리실리콘 구조(110b)를 형성하는 단계를 포함하는 것을 특징으로 하는 워드라인 구조 제조방법(10).
  6. 플래시 메모리 어레이 내에서 워드라인 구조를 보호하는 워드라인 보호 장치에 있어서,
    워드라인 구조(110a)와 결합된 폴리실리콘 저항 구조(110b)와; 그리고
    상기 폴리실리콘 저항 구조(110b)와 기판(102) 사이에 결합된 폴리실리콘 방전 구조(110c)를 포함하는 것을 특징으로 하는 워드라인 보호 장치.
  7. 제 6항에 있어서,
    상기 폴리실리콘 방전 구조(110c)와 상기 기판(102) 사이에서 확장하는 박막 유전체(104)를 더 포함하며,
    여기서 상기 박막 유전체(104)는 상기 플래시 메모리 어레이(54)의 셀들(101) 내에서 유전층(106a) 두께의 약 절반보다 작거나 같은 것을 특징으로 하는 워드라인 보호 장치.
  8. 플래시 메모리 어레이에 대한 워드라인 구조에 있어서,
    기판 위에 배치된 폴리실리콘 구조(110)와, 여기서 상기 폴리실리콘 구조는:
    복수 개의 워드라인 부분들(110a)과, 여기서 상기 워드라인 부분들은 메모리 어레이(54) 내에서 행을 따라 메모리 셀들(101)에 대한 복수 개의 콘트롤 게이트들을 개별적으로 형성하고, 상기 워드라인 부분들(110a)은 도핑된 폴리실리콘을 포함하며,
    상기 워드라인 부분들(110a)로부터 이격된 방전 부분(110c)과, 여기서 상기 방전 부분(110c)은 도핑된 실리콘을 포함하며, 그리고
    복수 개의 저항 부분들(110b)을 포함하여 구성되며, 여기서 상기 저항 부분들(110b)은 상기 워드라인 부분들(110a) 중 하나와 그리고 상기 방전 부분(110c)과의 사이에 개별적으로 확장하고, 상기 저항 부분들(110b)은 실질적으로 도핑되지 않은 폴리실리콘을 포함하는 것을 특징으로 하며; 그리고
    상기 폴리실리콘 구조(104)의 상기 방전 부분(110c)에 결합된 결합 구조(104)를 포함하여 구성되며, 여기서 상기 결합 구조는 상기 기판(102)에 전기적으로 결합되는 것을 특징으로 하는 워드라인 구조.
  9. 제 8항에 있어서,
    상기 폴리실리콘 구조(110)는 하나로 된 것을 특징으로 하는 워드라인 구조.
  10. 제 8항에 있어서,
    상기 개별적인 저항 부분들(110b)은 상기 워드라인 부분들(110a) 중 하나와 그리고 상기 방전 부분(110c)과의 사이에 약 1 Mohms 또는 그 이상의 저항을 제공하는 것을 특징으로 하는 워드라인 구조.
KR1020067025066A 2004-05-05 2005-02-11 플래시 메모리 장치 내에서 워드라인 보호를 위한 장치 및방법 KR101056151B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/839,614 US7160773B2 (en) 2004-05-05 2004-05-05 Methods and apparatus for wordline protection in flash memory devices
US10/839,614 2004-05-05
PCT/US2005/004583 WO2005112120A1 (en) 2004-05-05 2005-02-11 Methods and apparatus for wordline protection in flash memory devices

Publications (2)

Publication Number Publication Date
KR20070005734A true KR20070005734A (ko) 2007-01-10
KR101056151B1 KR101056151B1 (ko) 2011-08-11

Family

ID=34960796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067025066A KR101056151B1 (ko) 2004-05-05 2005-02-11 플래시 메모리 장치 내에서 워드라인 보호를 위한 장치 및방법

Country Status (8)

Country Link
US (1) US7160773B2 (ko)
JP (2) JP2007536731A (ko)
KR (1) KR101056151B1 (ko)
CN (1) CN1954432B (ko)
DE (1) DE112005001008B4 (ko)
GB (1) GB2429333A (ko)
TW (1) TW200608561A (ko)
WO (1) WO2005112120A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150038009A (ko) * 2012-07-10 2015-04-08 스펜션 엘엘씨 누설을 감소시키는 기록라인 전하 보호 회로

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285472B2 (en) * 2005-01-27 2007-10-23 International Business Machines Corporation Low tolerance polysilicon resistor for low temperature silicide processing
JP2007194424A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd 保護素子およびその製造方法
US8445966B2 (en) 2006-12-20 2013-05-21 Spansion Llc Method and apparatus for protection against process-induced charging
KR101374317B1 (ko) 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법
US7808827B2 (en) * 2007-11-06 2010-10-05 Spansion Llc Controlled bit line discharge for channel erases in nonvolatile memory
US9564449B2 (en) * 2014-03-24 2017-02-07 Infineon Technologies Ag Semiconductor device and method of forming a semiconductor device
CN107346729A (zh) * 2016-05-04 2017-11-14 北大方正集团有限公司 半导体器件的基底及其制作方法和半导体器件
CN116540048B (zh) * 2023-03-13 2023-12-01 长鑫存储技术有限公司 半导体测试方法及测试结构

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4882742A (ko) * 1972-02-03 1973-11-05
JPS57130461A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor memory storage
US4994403A (en) * 1989-12-28 1991-02-19 Texas Instruments Incorporated Method of making an electrically programmable, electrically erasable memory array cell
JP2876150B2 (ja) 1990-05-21 1999-03-31 日本電信電話株式会社 アナログメモリ素子
JPH07244991A (ja) * 1994-03-01 1995-09-19 Sony Corp フローティングゲート型不揮発性半導体記憶装置
KR0136530B1 (ko) * 1994-07-11 1998-09-15 문정환 반도체장치 및 그 제조방법
US5581105A (en) * 1994-07-14 1996-12-03 Vlsi Technology, Inc. CMOS input buffer with NMOS gate coupled to VSS through undoped gate poly resistor
US6017792A (en) * 1994-09-06 2000-01-25 Motorola, Inc. Process for fabricating a semiconductor device including a nonvolatile memory cell
US5768186A (en) * 1996-10-25 1998-06-16 Ma; Yueh Yale High density single poly metal-gate non-volatile memory cell
JPH10200077A (ja) * 1997-01-08 1998-07-31 Sony Corp 半導体装置及びその製造方法
JPH1154730A (ja) * 1997-07-29 1999-02-26 Sony Corp 不揮発性半導体記憶装置およびその製造方法
KR100239424B1 (ko) * 1997-09-26 2000-01-15 김영환 정전기 보호회로
TW356593B (en) * 1998-01-09 1999-04-21 Winbond Electric Corp Electrostatic discharge protection circuit triggered by removable editing formula ROM device
TW356594B (en) * 1998-01-09 1999-04-21 Winbond Electrics Co Electrostatic discharge protection circuit with P-type flash memory unit
TW373316B (en) * 1998-01-09 1999-11-01 Winbond Electronic Corp Electrostatic discharge protect circuit having erasable coding ROM device
JP3000524B2 (ja) * 1998-01-30 2000-01-17 セイコーインスツルメンツ株式会社 半導体装置の製造方法
TW351010B (en) * 1998-02-12 1999-01-21 Winbond Electronics Corp Static discharge protective circuit for recording of static discharging
US6252271B1 (en) * 1998-06-15 2001-06-26 International Business Machines Corporation Flash memory structure using sidewall floating gate and method for forming the same
JP3071773B1 (ja) * 1999-02-16 2000-07-31 九州日本電気株式会社 半導体装置の製造方法
US6348370B1 (en) * 1999-07-27 2002-02-19 Texas Instruments Incorporated Method to fabricate a self aligned source resistor in embedded flash memory applications
US6380031B1 (en) * 1999-09-08 2002-04-30 Texas Instruments Incorporated Method to form an embedded flash memory circuit with reduced process steps
JP2003007833A (ja) * 2001-06-25 2003-01-10 Nec Corp 半導体装置
FR2826779A1 (fr) * 2001-07-02 2003-01-03 St Microelectronics Sa Contact antistatique pour ligne en silicium polycristallin
US6541815B1 (en) * 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
TW507369B (en) * 2001-10-29 2002-10-21 Macronix Int Co Ltd Silicon nitride read only memory structure for preventing antenna effect
TW527722B (en) * 2002-03-20 2003-04-11 Macronix Int Co Ltd Non-volatile memory device and fabrication method thereof
US6479348B1 (en) * 2002-03-27 2002-11-12 Advanced Micro Devices, Inc. Method of making memory wordline hard mask extension
TW531872B (en) * 2002-04-12 2003-05-11 Macronix Int Co Ltd Non-volatile memory capable of preventing antenna effect and fabrication thereof
US6717859B1 (en) * 2002-06-26 2004-04-06 Xilinx, Inc. Automatic program- and erase-voltage generation for EEPROM cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150038009A (ko) * 2012-07-10 2015-04-08 스펜션 엘엘씨 누설을 감소시키는 기록라인 전하 보호 회로

Also Published As

Publication number Publication date
GB0621481D0 (en) 2006-12-06
WO2005112120A1 (en) 2005-11-24
JP2012033963A (ja) 2012-02-16
JP5744703B2 (ja) 2015-07-08
KR101056151B1 (ko) 2011-08-11
TW200608561A (en) 2006-03-01
US20050250278A1 (en) 2005-11-10
JP2007536731A (ja) 2007-12-13
CN1954432A (zh) 2007-04-25
CN1954432B (zh) 2012-12-26
GB2429333A (en) 2007-02-21
DE112005001008T5 (de) 2007-03-08
DE112005001008B4 (de) 2009-09-24
US7160773B2 (en) 2007-01-09

Similar Documents

Publication Publication Date Title
JP5744703B2 (ja) フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置およびフラッシュメモリアレイのためのワード線構造
US7120063B1 (en) Flash memory cell and methods for programming and erasing
US6285584B1 (en) Method to implement flash memory
US6130838A (en) Structure nonvolatile semiconductor memory cell array and method for fabricating same
US5464999A (en) Method for programming an alternate metal/source virtual ground flash EPROM cell array
JP4463954B2 (ja) セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子
US7642606B2 (en) Semiconductor device having non-volatile memory and method of fabricating the same
EP1204989B1 (en) Nand type flash memory device
US7303964B2 (en) Self-aligned STI SONOS
US7271063B2 (en) Method of forming FLASH cell array having reduced word line pitch
KR101136140B1 (ko) 듀얼 폴리를 사용하는 비트라인 주입
US20080237696A1 (en) Alignment protection in non-volatile memory and array
KR20020020934A (ko) Ｎａｎｄ형 플래시 메모리 디바이스에 있어서의 신뢰성과성능을 향상시키기 위한 선택 게이트를 형성하는 방법
US7016225B2 (en) Four-bit non-volatile memory transistor and array
JPH0730000A (ja) 不揮発性半導体記憶装置およびその製造方法
US9171936B2 (en) Barrier region underlying source/drain regions for dual-bit memory devices
US7072210B2 (en) Memory array
JP3472313B2 (ja) 不揮発性記憶装置
KR102032528B1 (ko) 누설을 감소시키는 기록라인 전하 보호 회로
US7176113B1 (en) LDC implant for mirrorbit to improve Vt roll-off and form sharper junction

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190730

Year of fee payment: 9