JPH02130873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02130873A JPH02130873A JP63285003A JP28500388A JPH02130873A JP H02130873 A JPH02130873 A JP H02130873A JP 63285003 A JP63285003 A JP 63285003A JP 28500388 A JP28500388 A JP 28500388A JP H02130873 A JPH02130873 A JP H02130873A
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- Japan
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- hole
- forming
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- semiconductor substrate
- substrate
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- Pending
Links
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Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型トランジスタを高密度に配置すること
が可能な半導体集積回路装置に関する。
が可能な半導体集積回路装置に関する。
従来、この種の半導体集積回路装置としては、第１４図
に示す構造のＭＯＳ型トランジスタ同志が、選択酸化技
術によって半導体基板１上に形成された厚いフィールド
酸化膜７によって、同一平面上で分離されていた。
に示す構造のＭＯＳ型トランジスタ同志が、選択酸化技
術によって半導体基板１上に形成された厚いフィールド
酸化膜７によって、同一平面上で分離されていた。
上述した従来の半導体集積回路装置は、集積回路装置の
チップ面積と、素子形成及び素子分離に要する面積とで
チップ内に形成できる素子数が制限され、集積度を一定
以上にすることは困難である。
チップ面積と、素子形成及び素子分離に要する面積とで
チップ内に形成できる素子数が制限され、集積度を一定
以上にすることは困難である。
本発明の半導体集積回路装置は、半導体基板上に多数の
穴もしくは溝を形成し、前記穴もしくは溝の相対向する
側壁面上に、溝の底面において拡散層を共有する一対の
ＭＯ３型トランジスタのゲート電極を設けると共に、隣
接する他のＭＯＳ型トランジスタ対との間の半導体基板
に電気的に分離するに足る深さの溝からなる絶縁分離領
域を有することを特徴とする。
穴もしくは溝を形成し、前記穴もしくは溝の相対向する
側壁面上に、溝の底面において拡散層を共有する一対の
ＭＯ３型トランジスタのゲート電極を設けると共に、隣
接する他のＭＯＳ型トランジスタ対との間の半導体基板
に電気的に分離するに足る深さの溝からなる絶縁分離領
域を有することを特徴とする。
また、本発明の半導体集積回路装置の製造方法は、半導
体基板に表面から内部に向う複数の穴もしくは溝を形成
する工程と、前記複数の穴もしくは溝を有する半導体基
板上に不純物を含む塗布絶縁膜を塗布し、前記穴もしく
は溝を充填する工程と、前記塗布絶縁膜を半導体基板表
面上で完全に無くなり、穴もしくは溝内に適量残るよう
にエッチバックする工程と、薄いゲート絶縁膜を形成す
る工程と、ゲート電極材料を形成する工程と、前記ゲー
ト電極材料をパターニングする工程と、前記ゲート電極
材料を穴または溝内に適当な深さだけ残してエッチバッ
クする工程と、イオン注入により溝もしくは穴の開口部
側へ不純物原子または分子を注入する工程と、熱処理を
行うことにより、前記イオン注入による不純物を活性化
することにより、拡散層を形成すると同時に、前記不純
物を含む塗布絶縁膜よりシリコン基板へ不純物を拡散す
ることにより、溝もしくは穴の奥部に拡散層を形成する
工程と、隣接する素子を互いに電気的に分離するに足る
深さの溝をフォトリソグラフ法により形成する工程を含
むことを特徴とする。
体基板に表面から内部に向う複数の穴もしくは溝を形成
する工程と、前記複数の穴もしくは溝を有する半導体基
板上に不純物を含む塗布絶縁膜を塗布し、前記穴もしく
は溝を充填する工程と、前記塗布絶縁膜を半導体基板表
面上で完全に無くなり、穴もしくは溝内に適量残るよう
にエッチバックする工程と、薄いゲート絶縁膜を形成す
る工程と、ゲート電極材料を形成する工程と、前記ゲー
ト電極材料をパターニングする工程と、前記ゲート電極
材料を穴または溝内に適当な深さだけ残してエッチバッ
クする工程と、イオン注入により溝もしくは穴の開口部
側へ不純物原子または分子を注入する工程と、熱処理を
行うことにより、前記イオン注入による不純物を活性化
することにより、拡散層を形成すると同時に、前記不純
物を含む塗布絶縁膜よりシリコン基板へ不純物を拡散す
ることにより、溝もしくは穴の奥部に拡散層を形成する
工程と、隣接する素子を互いに電気的に分離するに足る
深さの溝をフォトリソグラフ法により形成する工程を含
むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図及び第２図はそれぞれ本発明の一実施例の平面図
及び第１図のＡ−Ａ’線断面図である。
及び第１図のＡ−Ａ’線断面図である。
半導体基板表面から基板内に向かって形成された穴の内
部に、１つの穴の相対向するそれぞれの側面にＭＯ３型
トランジスタがそれぞれ形成されている。この２つのＭ
ＯＳ型トランジスタは穴の底面に形成された拡散層を共
有している。穴の周囲には絶縁分離領域５が設けられて
いる。
部に、１つの穴の相対向するそれぞれの側面にＭＯ３型
トランジスタがそれぞれ形成されている。この２つのＭ
ＯＳ型トランジスタは穴の底面に形成された拡散層を共
有している。穴の周囲には絶縁分離領域５が設けられて
いる。
第３図から第９図は該−実施例の半導体集積回路装置の
製造方法を示す主要工程の工程順断面図である。
製造方法を示す主要工程の工程順断面図である。
まず、半導体基板上にフォトリソグラフ法により穴を堀
り、フォトレジストを剥離する（第３図）。次に、前記
穴を有する基板に基板と反対の導電型を呈する不純物を
含有する塗布絶縁膜を塗布する（第４図）。さらに前記
不純物を含有する塗布絶縁膜２を基板表面では完全に無
くなり、穴の中に適量残るようにエッチバックする（第
５図）。この後基板表面に薄いゲート絶縁膜（図示しな
い）を形成する。基板上にゲート電極材料をＣＶＤ法ま
たはスパッタ法で形成する（第６図）。
り、フォトレジストを剥離する（第３図）。次に、前記
穴を有する基板に基板と反対の導電型を呈する不純物を
含有する塗布絶縁膜を塗布する（第４図）。さらに前記
不純物を含有する塗布絶縁膜２を基板表面では完全に無
くなり、穴の中に適量残るようにエッチバックする（第
５図）。この後基板表面に薄いゲート絶縁膜（図示しな
い）を形成する。基板上にゲート電極材料をＣＶＤ法ま
たはスパッタ法で形成する（第６図）。
次にフォトリングラフ法で前記ゲート電極材料を所望の
パターンに加工する。ここでは、前記ゲート電極材料を
穴の中に適当な長さ残してエッチバックした（第７図）
。次に、あらかじめイオン注入法により溝開口部側へ基
板と反対の導電型を呈する不純物を注入した後に１００
０℃以上の高温で熱処理を行い、前記イオン注入による
不純物を活性化することにより拡散層を形成すると同時
に、穴の奥部の不純物を含む塗布絶縁膜より半導体基板
へ不純物を熱拡散することにより、穴の奥部にも拡散層
を形成する（第８図）。ここ迄の工程で溝の両側面に１
つの拡散層を共有するＭＯＳ）ランジスタが完成する。
パターンに加工する。ここでは、前記ゲート電極材料を
穴の中に適当な長さ残してエッチバックした（第７図）
。次に、あらかじめイオン注入法により溝開口部側へ基
板と反対の導電型を呈する不純物を注入した後に１００
０℃以上の高温で熱処理を行い、前記イオン注入による
不純物を活性化することにより拡散層を形成すると同時
に、穴の奥部の不純物を含む塗布絶縁膜より半導体基板
へ不純物を熱拡散することにより、穴の奥部にも拡散層
を形成する（第８図）。ここ迄の工程で溝の両側面に１
つの拡散層を共有するＭＯＳ）ランジスタが完成する。
第９図は隣接する穴に同様にして形成された素子と電気
的に分離するため基板に溝を形成し溝内部を絶縁物で充
填したものである。
的に分離するため基板に溝を形成し溝内部を絶縁物で充
填したものである。
第１０図及び第１１図はそれぞれ本発明の他の実施例の
平面図及び第１０図のＡ−Ａ’線断面図である。前記該
一実施例をゲートアレー等に使用した場合で、２つのト
ランジスタのゲートにはそれぞれゲートに接続する配線
８が設けられ、共通の拡散層上の塗布絶縁膜に開孔が設
けられ配線１０がダイレクトコンタクトされる。
平面図及び第１０図のＡ−Ａ’線断面図である。前記該
一実施例をゲートアレー等に使用した場合で、２つのト
ランジスタのゲートにはそれぞれゲートに接続する配線
８が設けられ、共通の拡散層上の塗布絶縁膜に開孔が設
けられ配線１０がダイレクトコンタクトされる。
第１２図及び第１３図はそれぞれ本発明の更に他の実施
例の斜視図及び平面図である。この実施例では、溝を形
成し、溝の側面にワード線８と容量電極６を設け、溝の
底面にデイジット線を設け、素子分離用の溝を縦横に配
線して１トランジスタ型のＤＲＡＭを構成している。拡
散層４の開孔部側と容量電極６０重なった部分がコンデ
ンサーを形成し、拡散層と容量電極の間には１００〜２
００人の薄い容量絶縁膜がある。容量電極はゲート部以
外の全面に形成されている。
例の斜視図及び平面図である。この実施例では、溝を形
成し、溝の側面にワード線８と容量電極６を設け、溝の
底面にデイジット線を設け、素子分離用の溝を縦横に配
線して１トランジスタ型のＤＲＡＭを構成している。拡
散層４の開孔部側と容量電極６０重なった部分がコンデ
ンサーを形成し、拡散層と容量電極の間には１００〜２
００人の薄い容量絶縁膜がある。容量電極はゲート部以
外の全面に形成されている。
以上説明したように本発明は、半導体基板上に多数の穴
もしくは溝を形成し、前記穴もしくは溝の相対向する側
壁面上に、溝の底面において拡散層を共有する一対のＭ
Ｏ３型トランジスタのゲート電極を形成すると共に、隣
接する他のＭＯ３型トランジスタ対との間の半導体基板
に電気的に分離するに足る深さの溝からなる絶縁分離領
域を形成することにより、半導体集積回路装置の集積度
を大きくできる効果がある。
もしくは溝を形成し、前記穴もしくは溝の相対向する側
壁面上に、溝の底面において拡散層を共有する一対のＭ
Ｏ３型トランジスタのゲート電極を形成すると共に、隣
接する他のＭＯ３型トランジスタ対との間の半導体基板
に電気的に分離するに足る深さの溝からなる絶縁分離領
域を形成することにより、半導体集積回路装置の集積度
を大きくできる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例の平面図
及び第１図のＡ−Ａ’線断面図、第３図乃至第９図は該
−実施例の製造方法を示す主要工程の工程順断面図、第
１０図及び第１１図は本発明の他の実施例の平面図及び
第１０図のＡ−Ａ’線断面図、第１２図及び第１３図は
それぞれ本発明の更に他の実施例の斜視図及び平面図、
第１４図は従来のＭＯＳ型トランジスタの断面図である
。 １・・・・・・半導体基板、２・・・・・・塗布絶縁膜
、３・・・・・・ゲート電極、４・・・・・・拡散層、
５・・・・・・絶縁分離領域、６・・・・・・容量電極
、７・・・・・・フィールド酸化膜、８・・・・・ゲー
トに接続する配線、９・・・・・・ダイレクトコンタク
ト、１０・・・・・・基板に接続する配線、１１・・・
・・・絶縁膜。 代理人 弁理士 内 原 晋 矛 固 亭 を 図
及び第１図のＡ−Ａ’線断面図、第３図乃至第９図は該
−実施例の製造方法を示す主要工程の工程順断面図、第
１０図及び第１１図は本発明の他の実施例の平面図及び
第１０図のＡ−Ａ’線断面図、第１２図及び第１３図は
それぞれ本発明の更に他の実施例の斜視図及び平面図、
第１４図は従来のＭＯＳ型トランジスタの断面図である
。 １・・・・・・半導体基板、２・・・・・・塗布絶縁膜
、３・・・・・・ゲート電極、４・・・・・・拡散層、
５・・・・・・絶縁分離領域、６・・・・・・容量電極
、７・・・・・・フィールド酸化膜、８・・・・・ゲー
トに接続する配線、９・・・・・・ダイレクトコンタク
ト、１０・・・・・・基板に接続する配線、１１・・・
・・・絶縁膜。 代理人 弁理士 内 原 晋 矛 固 亭 を 図
Claims (2)
- （１）半導体基板上に多数の穴もしくは溝を形成し、前
記穴もしくは溝の相対向する側壁面上に、溝の底面にお
いて拡散層を共有する一対のＭＯＳ型トランジスタのゲ
ート電極を設けると共に、隣接する他のＭＯＳ型トラン
ジスタ対との間の半導体基板に電気的に分離するに足る
深さの溝からなる絶縁分離領域を有することを特徴とす
る半導体集積回路装置。 - （２）半導体基板に表面から内部に向かう複数の穴もし
くは溝を形成する工程と、前記複数の穴もしくは溝を有
する半導体基板上に不純物を含む塗布絶縁膜を塗布し、
前記穴もしくは溝を充填する工程と、前記塗布絶縁膜を
半導体基板表面上で完全に無くなり、穴もしくは溝内に
適量残るようにエッチバックする工程と、薄いゲート絶
縁膜を形成する工程と、ゲート電極材料を形成する工程
と、前記ゲート電極材料をパターニングする工程と、前
記ゲート電極材料を穴または溝内に適当な深さだけ残し
てエッチバックする工程と、イオン注入により溝もしく
は穴の開口部側へ不純物原子または分子を注入する工程
と、熱処理を行うことにより、前記イオン注入による不
純物を活性化することにより、拡散層を形成すると同時
に、前記不純物を含む塗布絶縁膜よりシリコン基板へ不
純物を拡散することにより、溝もしくは穴の奥部に拡散
層を形成する工程と、隣接する素子を互いに電気的に分
離するに足る深さの溝をフォトリソグラフ法により形成
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285003A JPH02130873A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285003A JPH02130873A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130873A true JPH02130873A (ja) | 1990-05-18 |
Family
ID=17685887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285003A Pending JPH02130873A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511165A (ja) * | 2004-08-24 | 2008-04-10 | マイクロン テクノロジー， インク． | Ｄｒａｍセル用の分離領域を有する半導体構造及び製造方法 |
| AT509263B1 (de) * | 2009-12-16 | 2015-01-15 | Krauss Maffei Tech Gmbh | Extrudereinrichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-11-10 JP JP63285003A patent/JPH02130873A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511165A (ja) * | 2004-08-24 | 2008-04-10 | マイクロン テクノロジー， インク． | Ｄｒａｍセル用の分離領域を有する半導体構造及び製造方法 |
| AT509263B1 (de) * | 2009-12-16 | 2015-01-15 | Krauss Maffei Tech Gmbh | Extrudereinrichtung |
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