JP2008511165A - Dramセル用の分離領域を有する半導体構造及び製造方法 - Google Patents
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Abstract
Description
トランジスタデバイスは多くの半導体アセンブリで利用される。トランジスタデバイスは、たとえば、ダイナミックランダムアクセスメモリ(DRAM)構造及びスタティックランダムアクセスメモリ(SRAM)構造などの、メモリ回路に利用されることができる。半導体デバイス処理の継続する目標は、集積の規模を増し、処理を簡単にし、コストを低減することである。そのような継続する目標のうちの1つ又は複数に向かって前進する、トランジスタ構造を形成する新しい方法を生み出すことが望まれる。
一態様において、本発明は半導体構造を形成する方法に関する。半導体基板が設けられる。基板は、単結晶半導体材料内に延びる複数のトレンチ分離領域を含む。分離領域は、単結晶半導体材料を含む第1領域によって互いから離間される。単結晶半導体材料は、第1領域内でパターニングされて複数のピラーにされる。後続の処理において、ピラーは、トランジスタデバイス内に組み込まれることができる。そのような用途では、ピラーは、トランジスタデバイスの垂直に延びるチャネル領域を備えることができる。
好ましい実施の形態の詳細な説明
本発明は、垂直に延びるピラーを含む半導体構造、及び、そのような構造を形成する方法に関する。特定の態様では、ピラーは、垂直包囲ゲート電界効果トランジスタに組み込まれることができる。そのようなトランジスタは、たとえば、高密度DRAMアレイ及び/又はSRAMアレイなどの高密度メモリアレイに組み込まれることができる。本発明の例示的な態様は、図1〜図21を参照して述べられる。
メモリデバイス408はメモリモジュールに対応することができる。たとえば、シングルインラインメモリモジュール(SIMM)及びデュアルインラインメモリモジュール(DIMM)は、本発明の教示を利用する実施態様において使用され得る。メモリデバイスは、デバイスのメモリセルから読み出し、メモリセルに書き込む異なる方法を提供する種々のデザインのうちの任意のデザインに組み込まれることができる。1つのそのような方法はページモード動作である。DRMにおけるページモード動作は、メモリセルアレイのある行をアクセスし、アレイの異なる列をランダムにアクセスする方法によって定義される。行と列の交差部に格納されたデータは、その列がアクセスされている間に読み出され、出力される。
Claims (61)
- 半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記単結晶半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1領域内で前記単結晶半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。 - 前記パターニングするステップは、
前記単結晶半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを前記単結晶半導体材料内に転写するステップと、
を含む、請求項1に記載の方法。 - 前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベル以上である、請求項1に記載の方法。 - 前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベルより低い、請求項1に記載の方法。 - 前記単結晶半導体材料は第1半導体材料であり、
前記第1半導体材料上に第2半導体材料を形成するステップをさらに含み、
前記パターニングするステップは、前記第2半導体材料をパターニングし、前記ピラーの個々のピラーを形成して、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるようにする、請求項4に記載の方法。 - 前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項5に記載の方法。
- 前記第2半導体材料は本質的に単結晶シリコンからなる、請求項5に記載の方法。
- 前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項7に記載の方法。
- 前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
互いに、共通行に沿うピラーに沿って延びる1つ又は複数の水平に延びるゲート線を形成するステップをさらに含む、請求項1に記載の方法。 - 前記ピラーの間に垂直に延びる半導体材料のセクションを形成するステップと、
前記セクションの上側領域内にソース/ドレイン領域を形成するステップと、
前記ピラーの上側領域内にソース/ドレイン領域を形成するステップと、
対のソース/ドレイン領域をトランジスタデバイス内に組み込むステップと、
をさらに含み、
ソース/ドレイン領域の個々の対は、あるセクション内の1つのソース/ドレイン領域とピラー内の他のソース/ドレイン領域を構成し、
前記トランジスタデバイスは、前記対のソース/ドレイン領域を相互接続するチャネル領域を備える、請求項9に記載の方法。 - 個々のトランジスタデバイスの前記対のソース/ドレイン領域のうちの一方に電気接続するコンデンサを形成すること、及び、
前記トランジスタデバイスの前記対のソース/ドレイン領域のうちの他方に電気接続するビット線を形成すること、
によって、DRAMユニットセルを形成するステップをさらに含む、請求項10に記載の方法。 - 前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項1に記載の方法。 - 前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項1に記載の方法。 - 半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びるトレンチの行を備え、前記行は前記第1半導体材料を含む第1領域によって互いから離間され、前記トレンチは内部に第1誘電体材料を有し、前記トレンチ内の前記第1誘電体材料は誘電体材料の行を形成するステップと、
前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は第1誘電体材料の行の上を延び、第1誘電体材料の行間の前記第1領域にわたっても延びるステップと、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
誘電体材料の行の高さを前記第2半導体材料の上側表面まで延びるように、前記開口を第2誘電体材料で充填するステップと、
前記第1及び第2半導体材料をパターニングして複数のピラーにするステップと
を含み、
個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは行に沿って延び、前記ピラーの行の少なくとも一部は、誘電体材料の行の1つ又は複数を備える第2領域によって互いから離間される方法。 - 前記第1及び第2誘電体材料は組成的に互いに同じである、請求項14に記載の方法。
- 前記第1及び第2誘電体材料は組成的に互いに異なる、請求項14に記載の方法。
- 前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項14に記載の方法。 - 前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項14に記載の方法。
- 前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項18に記載の方法。
- 前記第1誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
- 前記第1誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
- 前記第1誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
- 前記第1及び第2誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
- 前記第1及び第2誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
- 前記第1及び第2誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
- 前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項14に記載の方法。 - 前記パターニングされたハードマスクは窒化シリコンを含む、請求項26に記載の方法。
- 前記パターニングされたハードマスクは本質的に窒化シリコンからなる、請求項26に記載の方法。
- 前記パターニングされたハードマスクは窒化シリコンからなる、請求項26に記載の方法。
- 半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びる複数のトレンチを備え、前記第1半導体材料は最も上の表面を第1高さ方向レベルに備え、前記トレンチは前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記トレンチを誘電体材料で充填するステップと、
前記トレンチ内に誘電体材料線を形成するために、前記トレンチ内で前記誘電体材料のレベルを下げるステップであって、前記誘電体材料線は前記第1高さ方向レベルより低い第2高さ方向レベルに最も上の表面を有するステップと、
誘電体材料のレベルを下げた後に、前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は前記誘電体材料線の上に延び、前記第1領域にわたっても延びるステップと、
前記第1領域内で、前記第1及び第2半導体材料をパターニングして複数のピラーにするステップであって、個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは最も上の表面を前記第1高さ方向レベルを超す第3高さ方向レベルに有するステップと、
を含む方法。 - 前記誘電体材料は第1誘電体材料であり、
前記第1及び第2材料をパターニングして前記ピラーにする前に、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
前記開口を第2誘電体材料で充填するステップと、
をさらに含む、請求項30に記載の方法。 - 前記第1及び第2半導体材料をパターニングして前記ピラーにする間に、前記第2誘電体材料及び前記第2半導体材料を含む線をパターニングするステップをさらに含み、
前記線は前記ピラーの間に延び、前記線は、前記第2誘電体材料の領域によって互いから分離される、前記第2半導体材料のセクションを備える、請求項31に記載の方法。 - 前記ピラーと前記線との間にゲート線材料を形成するステップと、
前記ピラー間に第1ソース/ドレイン領域を形成するステップと、
前記線内の前記第2半導体材料の前記セクション内に第2ソース/ドレイン領域を形成するステップと、
をさらに含み、前記第1ソース/ドレイン領域は、前記ゲート線を介して前記第2ソース/ドレイン領域にゲート制御接続される、請求項32に記載の方法。 - 前記ピラーはほぼ前記第2高さ方向レベルにベースを有する、請求項30に記載の方法。
- 前記誘電体材料は二酸化シリコンを含む、請求項30に記載の方法。
- 前記誘電体材料は本質的に二酸化シリコンからなる、請求項30に記載の方法。
- 前記誘電体材料は二酸化シリコンからなる、請求項30に記載の方法。
- 前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項30に記載の方法。 - 前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項30に記載の方法。
- 前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項39に記載の方法。
- 半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶の第1半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1半導体材料から第2半導体材料をエピタキシャル成長させるステップと、
前記第1領域内で前記第2半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。 - 前記第1及び第2半導体材料はシリコンを含む、請求項41に記載の方法。
- 前記第1及び第2半導体材料は本質的にシリコンからなる、請求項41に記載の方法。
- 前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベル以上である、請求項41に記載の方法。 - 前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベルより低い、請求項41に記載の方法。 - 前記第2半導体材料をパターニングするのに利用されるパターニングは、前記ピラーが、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるように、前記第1半導体材料内に延びる、請求項41に記載の方法。
- 前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項46に記載の方法。 - 前記パターニングされたハードマスクは窒化シリコンを含む、請求項47に記載の方法。
- 前記第2半導体材料をパターニングするのに利用されるパターニングは、前記第1半導体材料内に延びない、請求項41に記載の方法。
- 前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料に転写するステップと、
を含む、請求項49に記載の方法。 - 前記パターニングされたハードマスクは窒化シリコンを含む、請求項50に記載の方法。
- 半導体構造であって、
単結晶半導体材料を含む半導体基板と、
前記半導体材料内にあり、規定された縦方向に沿って延びる複数の分離領域であって、前記単結晶半導体材料の縦に延びるストリップによって互いから離間される複数の分離領域と、
前記分離領域に実質的に直角に延びる複数の線であって、前記分離領域の上に誘電体領域を有し、前記誘電体領域の間に半導体セクションを有する複数の線と、
前記単結晶半導体材料から上に延びるピラーのアレイであって、前記規定された縦方向に沿った列、及び、前記規定された縦方向に実質的に直角である規定された水平方向に沿った行を備え、前記アレイの前記列は、前記分離領域の間で、かつ、前記単結晶半導体材料の前記縦に延びるストリップに沿って存在し、前記ピラーは、前記縦に延びるストリップから上に延びる前記単結晶半導体材料のメサを備えるアレイと、
前記ピラーの上側領域における第1の組のソース/ドレイン領域と、
前記線のセクション内の第2の組のソース/ドレイン領域と、
前記第1の組のソース/ドレイン領域と前記第2の組のソース/ドレイン領域との間のチャネル領域のセットと、
前記規定された水平方向に沿って延びる複数のゲート線の行であって、前記ピラーのアレイの行に沿って延び、前記ゲート線の行、前記チャネル領域、前記第1の組のソース/ドレイン領域及び前記第2の組のソース/ドレイン領域は、複数のトランジスタデバイスを形成し、個々のトランジシタデバイスは、前記第1の組みの第1ソース/ドレイン領域、前記第2の組の第2ソース/ドレイン領域、前記第1の組のソース/ドレイン領域から前記第2の組のソース/ドレイン領域まで延びるチャネル領域、及び、前記ゲート線の行内で、かつ、前記チャネル領域に近接するゲートを備える行と、
を備える半導体構造。 - 前記ピラーは本質的に前記単結晶半導体材料の前記メサからなる、請求項52に記載の構造。
- 前記単結晶半導体材料は第1半導体材料であり、
前記個々のピラーの少なくとも一部は、前記単結晶半導体材料の前記メサの上に第2半導体材料のセグメントを備える、請求項52に記載の構造。 - 前記半導体セクションは前記第2半導体材料である、請求項54に記載の構造。
- 前記第2半導体材料は単結晶半導体材料である、請求項54に記載の構造。
- 前記第2半導体材料は多結晶半導体材料又はアモルファス半導体材料である、請求項54に記載の構造。
- 水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項52に記載の構造。
- 水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項52に記載の構造。
- トランジスタデバイスの前記第2の組のソース/ドレイン領域に電気接続するコンデンサと、
前記トランジスタデバイスの前記第1の組のソース/ドレイン領域に電気接続するビットと、
をさらに備える、請求項52に記載の構造。 - 請求項60の構造を備える電子デバイス。
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