CN101010799B - 具有隔离区的用于dram单元的半导体结构和制造方法 - Google Patents

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Abstract

本发明包括包含垂直延伸的柱状物(80，82)的半导体结构和用于形成这种结构的方法。垂直延伸的柱状物可以被并入晶体管器件(80，95)中并且可以包括晶体管器件的垂直延伸的沟道区。晶体管器件可以被并入集成电路，并且在一些方面中被并入存储器结构例如动态随机存取存储器(DRAM)结构中。

Description

具有隔离区的用于DRAM单元的半导体结构和制造方法
技术领域
本发明涉及半导体结构并且涉及形成半导体结构的方法。在特定方面中，本发明涉及形成具有垂直延伸的沟道区的晶体管器件的方法，并且涉及包括这种器件的结构。
背景技术
晶体管器件在许多半导体组件中被利用。例如可以在存储器电路诸如动态随机存取存储器(DRAM)结构和静态随机存取存储器(SRAM)结构中利用晶体管器件。
半导体器件加工的持续目标是增加集成度、简化加工以及降低成本。期望创造形成晶体管结构的新方法，其向一个或多个这种持续的目标前进。
在此描述的发明的方面可能对形成晶体管器件特别有用。然而，要理解的是，尽管主要相对于这种应用来描述本发明，但是也可以在其它半导体制造应用中利用本发明，这将被本领域技术人员认识到。
发明内容
在一个方面中，本发明涉及形成半导体结构的方法。提供半导体衬底。该衬底包括在单晶半导体材料内延伸的多个沟槽隔离区。这些隔离区通过包括单晶半导体材料的第一区彼此隔开。单晶半导体材料被图案化成在第一区内的多个柱状物。在随后的处理中，这些柱状物可以被并入晶体管器件。在这种应用中，柱状物可以包括晶体管器件的垂直延伸的沟道区。
在一个方面中，本发明包括另一种形成半导体结构的方法。提供半导体衬底。该衬底包括在第一半导体材料内延伸的沟槽行。这些行通过包括第一半导体材料的第一区彼此隔开。这些沟槽仅部分地填充有介电材料，并且这些沟槽内的介电材料形成隔开的行。在半导体衬底上形成第二半导体材料。第二半导体材料跨越沟槽行之间的第一区延伸。第一和第二半导体材料被图案化成多个柱状物。各个柱状物包括在第一半导体材料段之上的第二半导体材料段。这些柱状物沿行延伸，并且柱状物行中的至少一些通过包括一个或多个介电材料行的第二区彼此隔开。
在一个方面中，本发明包括另一种形成半导体结构的方法。提供半导体衬底。该衬底包括在第一半导体材料内延伸的多个沟槽。第一半导体材料在第一高度水平具有最高的表面。这些沟槽通过包括第一半导体材料的第一区彼此隔开。这些沟槽被填充了第一介电材料。第一介电材料的水平在这些沟槽之内降低以形成介电材料线。这些介电材料线在第二高度水平具有最高的表面，其在第一高度水平之下。在降低第一介电材料的水平之后，在半导体衬底之上形成第二半导体材料。第二半导体材料在介电材料线上方延伸，并且还跨越第一区延伸。形成通过第二半导体材料至介电材料线的开口，并且这些开口被填充了第二介电材料。然后第一和第二半导体材料被图案化成在第一区内的多个柱状物。各个柱状物包括在第一半导体材料段之上的第二半导体材料段。这些柱状物在第三高度水平具有最高的表面，其在第一高度水平之上。
附图说明
下面参考以下附图描述本发明的优选实施例。
图1-3是本发明的示范性方面的在初步加工阶段的半导体结构的概略局部顶视图(图1)和截面侧视图(图2和图3)。图2和3是分别沿图1的线2-2和3-3的视图，图2是沿图3的线2-2的视图，并且图3是沿图2的线3-3的视图。
图4-6是分别在图1-3的加工阶段之后的加工阶段示出的图1-3的局部(fragment)的视图。图5和6是沿图4的线5-5和6-6的视图，图5是沿图6的线5-5的视图，并且图6是沿图5的线6-6的视图。
图7-9是分别在图4-6的加工阶段之后的加工阶段示出的图1-3的局部的视图。图8和9是分别沿图7的线8-8和9-9的视图，图8是沿图9的线8-8的视图，并且图9是沿图8的线9-9的视图。
图10-12是分别在图7-9的加工阶段之后的加工阶段示出的图1-3的局部的视图。图11和12是分别沿线11-11和12-12的视图，图11是沿图12的线11-11的视图，并且图12是沿图11的线12-12的视图。
图13-15是分别在图10-12的加工阶段之后的加工阶段示出的图1-3的局部的视图。图14和15是分别沿图13的线14-14和15-15的视图，图14是沿图15的线14-14的视图，并且图15是沿图14的线15-15的视图。
图16-18是分别在图13-15的加工阶段之后的加工阶段示出的图1-3的局部的视图。图17和18是分别沿图16的线17-17和18-18的视图，图17是沿图18的线17-17的视图，并且图18是沿图17的线18-18的视图。
图19-21是分别在图16-18的加工阶段之后的加工阶段示出的图1-3的局部的视图。图20和21是分别沿图19的线20-20和21-21的视图，图20是沿图21的线20-20的视图，并且图21是沿图20的线21-21的视图。
图22是在相对于前面参考图10描述的实施例的替换实施例中在图10的加工阶段示出的图1的局部的视图。
图23是图2的局部的视图，并且被示为本发明的另一个示范性方面的初步加工阶段。
图24是在图23的加工阶段之后的加工阶段示出的图23晶片局部的视图。
图25是在图24的加工阶段之后的加工阶段示出的图23晶片局部的视图。
图26是根据本发明的另一个方面在图2的加工阶段之后的加工阶段示出的图2晶片局部的视图。
图27是在图26的加工阶段之后的加工阶段示出的图26晶片局部的视图。
图28是说明本发明的示范性应用的计算机的示意图。
图29是示出图28计算机的主板的具体特征的方框图。
图30是根据本发明的示范性方面的电子系统的高级方框图。
图31是根据本发明的方面的示范性存储器件的简化方框图。
具体实施方式
本发明涉及包括垂直延伸的柱状物的半导体结构，并且涉及形成这种结构的方法。在特定方面中，这些柱状物可以被并入垂直环栅场效应晶体管。这些晶体管可以被并入高密度存储器阵列，例如高密度DRAM和/或SRAM阵列。参考图1-21描述本发明的示范性方面。
最初参考图13，示出在初步加工阶段的半导体结构10。结构10包括半导体衬底，其包括在单晶半导体材料18内延伸的多个沟槽隔离区12、14和16。为了对随后的权利要求的解释给予帮助，术语“半导电衬底”和“半导体衬底”被限定为意指任何包括半导电材料的结构，包括但不限于，体半导电材料例如半导电晶片(单独的或采用在其上包括其它材料的组件)、和半导电材料层(单独的或采用包括其它材料的组件)。术语“衬底”指的是任何支撑结构，包括但是并不限于，上述的半导电衬底。
隔离区12、14和16通过半导体材料18的区20和22彼此隔开。在本发明的特定方面中区20和22可以被称作“第一区”。
隔离区12、14和16包括形成在半导体材料18内的沟槽，并且包括设置在沟槽内的介电材料24。介电材料24可以是任何合适的成分或成分的组合。在特定方面中，材料24将包括、基本由或者由设置在氮化硅衬里上的二氧化硅构成。形成在单晶材料18内的沟槽可以被形成为任何合适的深度，并且在一些方面中这些隔离区将对应于所谓的浅沟槽隔离区。
半导体材料18可以包括任何合适的半导体材料，或材料的组合。在特定方面中，材料18将包括、基本由或者由单独的或在图1-3的加工阶段利用本底掺杂剂(background dopant)轻掺杂的单晶硅构成。在一些方面中，结构10可以对应于在图1-3的加工阶段示出的单晶硅晶片的局部。
结构10在图1-3的加工阶段具有上部表面26。这样的上部表面被示为跨越介电材料24以及跨越半导体材料18基本共面，并且材料18和24可以被认为在图1-3的示出的方面中在共同高度水平具有最高的表面。介电材料24的高度水平可以被称作第一高度水平，并且半导体材料18的高度水平可以被称作第二高度水平。要理解的是，本发明包括其它的方面(未示出)，其中表面26跨越介电材料24和跨越半导体材料18不共面(即，其中第一和第二高度水平彼此不相同)。在这样的其它方面中，介电材料24可以在材料18的最高表面之上或在这种最高表面之下延伸。
接着参考图4-6，这些图示出在介电材料24已经在沟槽12、14和16内凹进之后的结构10。在介电材料24包括、基本由或者由二氧化硅构成的方面中，用来使材料24凹进的蚀刻可以是湿法蚀刻。例如，该蚀刻可以是缓冲氧化物蚀刻，和/或可以利用氢氟酸(在特定方面中该蚀刻将利用稀释的氢氟酸)。如果半导体材料18基本由单晶硅构成并且介电材料24基本由二氧化硅构成，则用来使材料24凹进的蚀刻优选是相对于硅对二氧化硅有选择性的蚀刻(即，与硅相比以更快的速度除去二氧化硅的蚀刻，其可以包括但是并不限于，相对于硅对二氧化硅有100％选择性的蚀刻)。正如在以下讨论中将变得清楚的，介电材料24被凹进的量决定了在本发明的一些方面中的半导体材料柱状物的高度。在这样的方面中，可以进行蚀刻以使介电材料凹进从大约
Figure G2004800438631D00051
到大约
Figure G2004800438631D00052
并且可以例如进行蚀刻以使介电材料凹进从大约
Figure G2004800438631D00053
到大约
Figure G2004800438631D00054
正如前面所讨论的，沟槽12、14和16可以对应于用于浅沟槽隔离区的常规沟槽。然而要注意的是，也可以将沟槽形成得比传统上用于浅沟槽隔离区的那些深，以便补偿介电材料24在隔离沟槽内的凹进。在一些方面中，这些沟槽可以延伸到大于约
Figure G2004800438631D00055
的深度。
相对于半导体材料18的上升高度(参考上面的所谓的第二高度水平)，介电材料24的凹进减小了介电材料的上升高度(参考上面的所谓的第一高度水平)。因此，在图4-6的加工阶段，半导体材料18的最高表面的高度水平在介电材料24的最高表面的高度水平之上。换句话说，在图4-6的加工阶段，沟槽12、14和16仅被部分地填充了介电材料24。在沟槽内的介电材料形成隔开的行，这可以在图4的顶视图中看到。图4视图的上-下方向可以被限定为纵向，并且图4视图的左到右方向可以被限定为水平方向。因此，介电材料行沿限定的纵向伸长。在特定方面中，这些行可以被称作纵向延伸的电介质线。这样的线通过纵向延伸的半导体材料18的条(例如图4和5的条20和22)彼此隔开。
接着参考图7-9，半导体材料30形成在材料18之上，并且介电材料23形成在半导体材料内并且直接在沟槽12、14和16之上。介电材料23被图案化成线25、27和29。
可以通过最初在衬底18之上并且在沟槽12、14和16之上提供半导体材料30来形成所示的结构。随后，可以在沟槽12、14和16内形成通过材料18至材料24的开口，并且这些开口可以被填充介电材料23。在一些方面中，将介电材料23形成为过量填充材料30中的开口，并且随后将通过平面化除去过量的材料以形成所示的跨越材料30和线25、27和29延伸的平面化的上部表面。沟槽内的介电材料24是成行的，并且介电材料23使介电材料行的高度水平升高到材料30的高度。
介电材料23可以被称作第二介电材料以区别该材料与前面描述的第一介电材料24。材料23可以包括任何合适的电介质成分或成分的组合。在一些方面中，材料23可以在成分上与材料24相同，以及在其它方面中材料23可以与材料24不同。介电材料23可以例如包括、基本由或者由掺杂的或未掺杂的二氧化硅构成。
材料30可以包括任何合适的半导体材料。在特定方面中，材料30将包括、基本由或者由硅构成。硅可以是非晶、多晶或单晶形式中的一种或多种。例如，材料30可以包括、基本由或者由从单晶材料18的暴露的表面外延生长的单晶硅构成。可替换地，材料30可以包括、基本由或者由通过例如化学汽相沉积和/或原子层沉积沉积在材料18上的多晶和/或非晶硅构成。材料30可以被称作第二半导体材料以区别该材料与第一半导体材料18。
材料30可以形成为任何合适的厚度。在特定方面中，材料30可以形成为从大约
Figure G2004800438631D00061
到大约
Figure G2004800438631D00062
的厚度，并且在一些方面中可以形成为大于或等于大约
Figure G2004800438631D00063
的厚度。
在图7-9的加工阶段，半导体材料30可以不掺杂。可替换地，半导体材料30可以形成为在位(in situ)掺杂的。例如，在具体应用中(以下更详细地讨论)，材料30最后被图案化成垂直延伸的支座(即柱状物)，其包括晶体管器件的源/漏区和/或沟道区。在这样的方面中，材料30可以被形成为适当掺杂的以便在没有另外的注入的情况下柱状物在其中将具有期望的掺杂。可替换地，材料30可以被形成使得在材料被图案化成垂直延伸的柱状物之后在材料30内提供另外的注入。
在本发明的各个方面中材料30可以用于多种功能。例如，材料30的用途可以是增加最后形成在沟槽12、14和16之间的柱状物的垂直高度。这可以是有利的，如果例如在包括柱状物作为垂直延伸的沟道区的晶体管中增加的沟道效应是期望的。
接着参考图10-12，在半导体材料30和电介质线25、27和29之上形成图案化的材料40。材料40可以对应于所谓的硬掩模(即，由除了光致抗蚀剂以外的材料形成的掩模)，并且在特定方面中将包括、基本由或者由氮化硅构成。
可以利用任何合适的方法将材料40形成为期望的掩模图案。在特定方面中，材料40是氮化硅并且利用下面的多步方法被形成为期望的图案。最初，在材料30之上形成二氧化硅，并且在氮化物掩模材料40是最终所期望的位置中形成延伸通过二氧化硅的开口。然后在二氧化硅之上并且在开口内形成氮化硅层。该氮化硅经受全面蚀刻(blanket etch)，其从二氧化硅之上除去氮化硅而留下通过二氧化硅形成的开口内的氮化硅。这种毯式蚀刻可以包括例如化学机械抛光。随后，利用相对于氮化硅对二氧化硅有选择性的湿法蚀刻除去二氧化硅。氮化硅剩余物是期望的图案化的硬掩模的形式。
用于以期望的图案化的硬掩模形成氮化硅的替换方法是在材料30之上沉积氮化硅层，并且然后利用光刻加工的光致抗蚀剂图案化氮化硅(即，在氮化硅上形成光刻图案化的光致抗蚀剂掩模，利用氮化硅的合适的蚀刻将图案从光致抗蚀剂掩模转移到氮化硅，并且然后除去光致抗蚀剂掩模)。
所示的图案化的掩模包括线65和67、以及隔离岛42、44、46、48、50、52、54、56、58、60、62和64。线65和67基本垂直于电介质线25、27和29的方向延伸，这可以在图10的顶视图中看到。电介质线25、27和29与线65和67交叉的位置示意性地表示为位置69。
岛42、44、46、48、50、52、54、56、58、60、62和64形成包括纵向延伸的列(例如由岛42、50和58构成的列)、和水平延伸的行(例如由岛50、52、54和56构成的行)的阵列。尽管岛的纵向延伸线(例如岛42、50和58的纵向延伸线)被描述为“列”，并且与岛的水平延伸的“行”形成对照，但是要理解的是，可以在阵列的概念之外使用术语“行”来指示沿任何方向的任何线。因此，在本发明的一些方面中，纵向延伸线也可以被认为是“行”。例如，图10-12的方面可以被认为包括岛的纵向延伸的行(例如岛42、50和58的纵向延伸的行)、和在半导体材料30内的介电材料的纵向延伸的行25、27、和29。
在本发明的所示出的方面中，水平相邻的柱状物(例如柱状物50和52)并不是相对于彼此纵向交错的。相比之下，图22示出在图10的加工阶段的结构10，但是根据其中掩模材料40的水平相邻的岛相对于彼此纵向交错的方面。相对于图10的方面，图22的方面可以是优选的，因为图22的方面可以允许更紧地包装利用图案化的材料40形成的结构，然后可以利用图10的方面来实现。例如，正如以下将要讨论的，可以利用掩蔽材料40来由材料30和18中的一种或两种形成柱状物。图22的方面可以允许柱状物比图10的方面被更紧地包装。为了简化图，电介质线25、27、29在图22中未示出，线65和67也未示出，但是要理解的是，类似于线25、27、29、65和67的结构通常被包括在本发明的图22方面中。
参考图13-15，来自掩蔽材料40的图案被转移到半导体材料18和30中以形成在沟槽隔离区(例如区20和22)之间的区域内的柱状物70、72、74、76、78、80、82、84、86、88、90和92。
将掩模40的图案转移到下面材料中由在线65和67下面的材料形成线。因此，没有被掩蔽材料40保护的电介质线25、27和29的区域(图10-12)被除去，并且线25、27和29的仅剩余部分是在位置69处，其中线25、27和29与线65和67交叉。在位置69处的线25、27和29的介电材料的部分将线65和67之下的材料分成材料30的部分91、93、95、97、99、101、103和105，其通过从线25、27和29剩余的介电材料的部分69彼此隔开。
可以利用任何合适的蚀刻将图案从掩蔽材料40转移到下面的材料中，包括例如反应离子蚀刻。该蚀刻优选延伸通过半导体材料30和线25、27和29，并且进入半导体材料18中，如所示。此外，优选当柱状物之间的半导体材料18的水平与区12、14和16内的介电材料24的最高表面处于大约相同的高度水平时该蚀刻终止。这可以利用例如定时蚀刻和/或材料24的一个或多个成分的终点测定来完成。
柱状物70、72、74、76、78、80、82、84、86、88、90和92具有与前面讨论的用于图10和22中的硬掩蔽材料40的岛的阵列图案相同的阵列图案。因此，可以形成柱状物使得水平相邻的柱状物并不相对于彼此纵向交错，或可以形成柱状物使得水平相邻的柱状物相对于彼此纵向交错。
要注意的是，在所示的实施例中，柱状物的纵向延伸的行的每一个通过介电材料的单个行与水平相邻的柱状物的行隔开(例如，柱状物70、78和86的纵向延伸的行借助包括介电材料的单个行12的间隙与相邻的柱状物72、80和88的纵向延伸的行隔开)。然而要理解的是，本发明包括其它的方面(未示出)，其中柱状物的相邻的行通过两个或更多介电材料行彼此隔开。
示出的柱状物的每一个包括在第一半导体材料18的段之上的第二半导体材料30的段。可以认为这些柱状物包括从隔离区12、14和16之间的材料18的纵向延伸条向上延伸的单晶材料18的台。这些台限定柱状物的基底。在本发明的示出的方面中，柱状物基底的最低部分处在与隔离区12、14和16内的介电材料24的最高部分大约相同的高度水平。相比之下，柱状物的每一个具有被材料30的最高部分限定的半导体材料的最高部分，并且在图5的加工阶段这种最高部分在材料18的最高的高度水平之上(即，在图5结构的所谓的第二高度水平之上)。因此，柱状物的最高半导体材料30限定柱状物的最高的高度水平，其可以被称作第三高度水平，其在参考图5讨论的介电材料24和半导体材料18的高度水平的水平之上。
尽管示出的用来形成柱状物的图案化延伸通过第二半导体材料30并且进入第一半导体材料18中，但是要理解的是，本发明包括其它的方面(未示出)，其中这些柱状物仅延伸到第二半导体材料30中，并且没有延伸到第一半导体材料18。
接着参考图16-18，沿柱状物70、72、74、76、78、80、82、84、86、88、90和92的侧壁；沿材料30的部分91、93、95、97、99、101、103和105的侧壁；并且还沿这些柱状物之间的半导体材料18的暴露区域形成栅电介质140。栅电介质材料可以包括、基本由或者由例如二氧化硅构成。可以通过氧化半导体材料18和30的暴露的表面，和/或通过沉积期望的介电材料来形成栅电介质材料。没有示出沿结构10的多种介电材料形成栅电介质材料，但是要理解的是，本发明包括其它的实施例，其中沿结构10的多种介电材料以及沿材料18和30形成栅电介质的介电材料。
示出在这些柱状物周围形成栅极线材料142。栅极线材料成水平延伸的条144、146和148，其通过线65和67彼此隔开。栅极线材料的条144、146和148形成沿柱状物的行延伸的字线，并且通过介电材料140与柱状物隔开。栅极线材料可以完全包围这些柱状物，如所示，或在其它方面(未示出)中可以仅部分地包围这些柱状物的至少一些。
可以利用任何合适的方法形成图案化的栅极线条144、146和148。在特定方面中，将通过下述形成这些条：跨越整个结构10沉积栅极线材料并且随后利用平面化(例如化学机械抛光)来从掩蔽材料40之上除去栅极线材料。
栅极线材料142可以包括任何合适的成分或成分的组合。在特定方面中，材料142将包括、基本由或者由导电掺杂的硅构成。在一些方面中，材料142可以包括单独的、或与导电掺杂的硅组合的金属和/或金属化合物。
栅极线材料142可以被形成为任何合适的厚度，但是优选被形成为仅与半导体材料30的升高厚度部分重叠的厚度。在示范性应用中，栅极线材料142将具有至少大约
Figure G2004800438631D00101
的厚度，并且在一些应用中可以具有大于
Figure G2004800438631D00102
的厚度。
图17和18的截面示出源/漏区150、151和153形成在材料30内。柱状物内的源/漏区标记为150，并且可以被称为第一源/漏区。在部分97和95内的源/漏区(图18)分别标记为151和153，并且可以被称为第二源/漏区以区别它们和柱状物中的源/漏区。可以利用任何适当的电导率增强的掺杂剂的注入形成源/漏区，并且这些源/漏区被形成为在高度上与栅极线材料142交叠。
在柱状物顶部的源/漏区150通过沟道区与在部分91、93、95、97、99、101、103和105中的源/漏区(例如图18的源/漏区151和153)选通地连接。这些沟道区在这些柱状物和部分内延伸，并且还在与这些柱状物和部分互连的衬底18的部分内延伸。可以在任何合适的加工阶段对沟道区掺杂，并且这些沟道区可以例如在形成半导体材料18和30中的一个或两个期间被在位掺杂。栅极线142、源/漏区150、和在部分91、93、95、97、99、101、103和105内的源/漏区(例如源/漏区151和153)一起形成多个场效应晶体管结构。
接着参考图19-21，除去掩蔽材料40(图16-18)并且随后在该结构的上部表面之上形成绝缘材料154。绝缘材料154可以包括任何合适的成分或成分的组合，并且在一些方面中将包括、基本由或者由氮化硅、二氧化硅、和硼磷硅酸盐玻璃(BPSG)中的一种或多种构成。
材料154具有通过其延伸以暴露源/漏区150的开口156，并且可以具有延伸到柱状物之间的部分中的源/漏区(例如源/漏区151和153)的其它开口(未示出)。源/漏区150可以通过在开口156内延伸的互连(未示出)与电容器结构160(在图20和21中用方框示意性地示出)电连接。类似地，柱状物之间的部分内的源/漏区(例如源/漏区151和153)可以通过合适的互连连接到位线162。在柱状物内包括沟道的晶体管器件因此可以被并入到DRAM结构中。这些结构可以以多种集成度形成，并且在一些方面中可以被并入例如4F2、6F2、或8F2DRAM单元阵列中。在本发明的其它方面(未示出)中，图19-21的晶体管结构除了被并入DRAM器件之外还可以被并入其它类型的存储器件中。例如，这些晶体管结构可以被并入SRAM器件中。
参考图23-25描述本发明的另一个方面。在参考该方面中，在合适的地方，将使用与上面描述图1-21中所使用的相似的编号。
最初参考图23，示出在图3的加工阶段的结构10。因此结构10包括前述的结晶半导体材料18，并且进一步包括在半导体材料18内延伸的隔离区12、14和16。该结构也包括在隔离区之间延伸的区20和22，并且被示为包括跨越隔离区并且还跨越半导体材料18的最高表面延伸的平面化的上部表面26。要注意的是，在本发明的其它方面(未示出)中，上部表面26可以是非平面的，并且特别地，在这些其它的方面中，区12、14和16的表面可以在材料18的表面之上。
接着参考图24，半导体材料200被直接外延生长在单晶材料18的最高表面之上。在一些方面中，外延生长的材料200可以包括、基本由或者由单晶硅构成。结晶材料200包括从介电材料24的表面辐射出来的缺陷区202。这些缺陷区可能是由例如从单晶材料18的表面但不是从介电材料24的表面进行的外延生长引起的。
可以调整材料200的厚度和用来生长该材料的条件以便缺陷区202仅部分地跨越电介质区12、14和16之间的区域(例如前述的区20和22)延伸。因此，在电介质区12、14和16之间将存在半导体材料200的无缺陷区。在一些方面中，如果材料200被生长的厚度使得无缺陷区是不期望地狭窄，则可以往回(back)平面化材料200以减小缺陷区的横向厚度并且因此增加无缺陷区的横向宽度。在示范性方面中，材料200被生长至从大约100纳米到大约300纳米的厚度，并且区12、14和16彼此隔开了大约100纳米。
在无缺陷区之上形成图案化的掩蔽材料40，并且随后图案从材料40被转移到下面的半导体材料200以形成包括材料200的无缺陷区的柱状物204、206、208和210(在图25中示出)。然后可以在以上相对于图13-21讨论的加工中利用这些柱状物以形成具有垂直延伸的沟道区的晶体管器件。
在图23-25的加工和图4-9的加工之间的显著的差别在于，在图4-9的加工中形成第二半导体材料(图7-9的30和图24的200)同时介电材料24的最高水平在半导体材料18的最高水平之下，以及在图24的加工中形成同时介电材料24的最高水平与材料18的最高水平共面。
参考图26和27描述本发明的另一个方面。在参考图26和27中，在合适的地方，将使用与上面描述图1-21中所使用的相似的编号。
最初参考图26，示出在图2的加工阶段之后的加工阶段的结构220。结构220与前述的结构10类似，但是图26结构的隔离区12、14和16比图2结构的那些深得多。
半导体材料18和介电材料24被示为共用共面的最高表面26。然而要注意的是，在本发明的一些方面(未示出)中，材料24可以具有上部表面，其在图26的加工阶段在半导体材料18的上部表面之上。
在区12、14和16之间的半导体材料18的区域之上形成图案化的掩蔽材料40。
参考图27，通过将图案从图案化的掩模40转移到材料18中，柱状物被蚀刻到半导体材料18中。这可以利用例如合适的干法蚀刻来完成。各个柱状物被标记为222、224、226和228。图26和27的实施例可以不及本公开中的前述的其它实施例优选，因为柱状物可以具有示出的在柱状物和介电材料24之间延伸的纵肋(stringer)230(这些纵肋可由前进蚀刻(pro-graded etch)或后退蚀刻(retrograded etch)产生)。在一些方面中，可以通过合适的蚀刻除去这些纵肋。然后可以使柱状物222、224、226和228经受前面参考图13-21描述的加工以将柱状物并入包括垂直延伸的沟道区的晶体管器件中。在一些方面中，可以按照原样保留电介质区12、14和16以便电介质区具有与柱状物的最高表面近似共同扩张的最高表面。在其它的方面中，电介质区可以经受合适的加工以将电介质区的最高表面的高度水平降低到在柱状物的那些之下。
图27的柱状物可以被认为包括第一单晶硅材料18的台。在图27的方面中，柱状物的半导体材料基本上完全是台的单晶半导体材料18。换句话说，柱状物的半导体材料基本由或者由单晶半导体材料的台构成。这和图1-21的方面大不相同，其中柱状物包括两段半导体材料，并且最低的段是第一半导体材料的台以及最高的段是第二半导体材料。
以上描述的本发明的这些方面可以具有几个好处。例如，本发明的示范性方法可以被并入常规的工艺而不用附加的新工具。而且，可以利用或不用外延半导体生长执行本发明的示范性方法。本发明的示范性方面可以是低成本的和简单的以并入半导体制作中并且相对于常规工艺可以减少或至少不增加掩蔽步骤的数目。本发明的示范性方面对将来具有更高集成度的应用的适用一般是可收缩的。
图28借助实例而不是借助限制总体上示出了根据本发明的方面的计算机系统400的实施例。计算机系统400包括监控器401或其它通信输出装置、键盘402或其它通信输入装置、和主板404。主板404可以承载微处理器406或其它数据处理单元、以及至少一个存储器件408。存储器件408可以包括以上描述的本发明的多个方面。存储器件408可以包括存储器单元阵列，并且这种阵列可以与寻址电路耦接用于访问阵列中的各个存储器单元。此外，该存储器单元阵列可以耦接到用于从存储器单元读取数据的读取电路。寻址和读取电路可以用于在存储器件408和处理器406之间传送信息。这在图29所示的主板404的方框图中示出。在这个方框图中，寻址电路被示为410并且读取电路被示为412。计算机系统400的各个部件，包括处理器406，可以包括在本公开中先前描述的存储器结构中的一个或多个。
处理器装置406可以对应于处理器模块，并且与该模块一起使用的相关存储器可以包含本发明的教导。
存储器件408可以对应于存储器模块。例如在利用本发明的教导的实施方式中可以使用单列直插存储模块(SIMM)和双列直插存储模块(DIMM)。该存储器件可以被并入多种设计的任何一个中，其提供从该器件的存储器单元读取和写入该器件的存储器单元的不同方法。一个这样的方法是页模式操作。通过访问存储器单元阵列的行并且随机访问该阵列的不同的列的方法限定DRAM中的页模式操作。在访问该列时可以读取并且输出存储在行和列交叉处的数据。
替换类型的装置是扩展数据输出(EDO)存储器，其允许存储在存储器阵列地址处的数据在被寻址的列已经闭合后可用作输出。该存储器可以通过允许更短的访问信号来增加一些通信速度而不会减少存储器输出数据在存储器总线上可用的时间。其它替换类型的装置包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM、以及诸如SRAM或快闪存储器的其它装置。
存储器件408可以包括根据本发明的一个或多个方面形成的存储器。
图30示出本发明的示范性电子系统700的多个实施例的高级构造的简化方框图。系统700可以对应于例如计算机系统、处理控制系统、或任何其它采用处理器和相关的存储器的系统。电子系统700具有功能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储器件单元706和输入/输出(I/O)装置708。一般地，电子系统700将具有原生指令集，其规定通过处理器702对数据执行的操作以及处理器702、存储器件单元706和I/O装置708之间的其它相互作用。控制单元704借助通过使指令从存储器件706取得并且被执行的操作组持续地循环来协调处理器702、存储器件706和I/O装置708的全部操作。在多种实施例中，存储器件706包括，但是并不限于，随机存取存储器(RAM)器件、只读存储器(ROM)器件、和外围装置例如软盘驱动器和致密盘CD-ROM驱动器。根据对本公开的阅读和理解，本领域技术人员将理解的是，所示的电部件中的任何一个能够被制造为包括在本公开中前面讨论的存储器结构。
图31是示范性电子系统800的多种实施例的高级构造的简化方框图。系统800包括存储器件802，其具有存储器单元804的阵列、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812、以及输入/输出电路814。存储器件802进一步包括功率电路816、和传感器820，例如用来确定存储器单元是在低阈值导电状态还是在高阈值不导电状态的电流传感器。所示的功率电路816包括电源电路880、用于提供参考电压的电路882、用于给第一字线提供脉冲的电路884、用于给第二字线提供脉冲的电路886、和用于给位线提供脉冲的电路888。系统800也包括处理器822、或用于存储器存取的存储器控制器。
存储器件802经由布线或金属化线从处理器822接收控制信号824。存储器件802被用来存储通过I/O线存取的数据。本领域的技术人员将理解的是，可以提供另外的电路和控制信号，并且存储器件802已经被简化以帮助集中在本发明上。处理器822或存储器件802的至少一个可以包括在本公开中前面描述的类型的存储器结构。
本公开的各种所示的系统旨在提供对本发明的电路和结构的各种应用的一般的理解，并且不旨在用作根据本发明的方面利用存储器单元的电子系统的全部元件和特征的完全描述。本领域的技术人员将理解的是，可以在单独封装处理单元中或者甚至在单个半导体芯片上制造多个电子系统，以便减少处理器和存储器件之间的通信时间。
存储器单元的应用可以包括用在存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块、和专用模块中的电子系统，并且可以包括多层的、多芯片模块。这种电路可以进一步是多种电子系统的子部件，例如时钟、电视机、蜂窝式电话、个人计算机、汽车、工业控制系统、航空器和其它电子系统。

Claims (21)

1.一种形成半导体结构的方法，包括：
提供半导体衬底，该衬底包括在单晶半导体材料内延伸的多个沟槽隔离区，这些隔离区通过包括单晶半导体材料的第一区彼此隔开；这些沟槽隔离区沿限定的纵向延伸；这些沟槽隔离区在第一高度水平具有最高表面；该单晶半导体材料在第二高度水平具有最高表面；
将单晶半导体材料图案化成在第一区内的多个柱状物；在图案化半导体材料的初始时第一高度水平在第二高度水平之下；这些柱状物形成具有沿纵向的列和沿限定的与纵向正交的水平方向的行的阵列；以及
形成沿柱状物延伸的一个或多个水平延伸的栅极线，其沿彼此的公共行。
2.一种形成半导体结构的方法，包括：
提供半导体衬底，该衬底包括在第一半导体材料内延伸的沟槽的行，这些行通过包括第一半导体材料的第一区彼此隔开，这些沟槽在其中具有第一介电材料，在沟槽内的第一介电材料形成介电材料的行；
在半导体衬底之上形成第二半导体材料，第二半导体材料在第一介电材料的行之上延伸并且还跨越第一介电材料的行之间的第一区延伸；
形成延伸通过第二半导体材料并且至第一介电材料的开口；
利用第二介电材料填充开口以将介电材料的行的高度延伸到第二半导体材料的上部表面；以及
将第一和第二半导体材料图案化成多个柱状物，各个柱状物包括在第一半导体材料段之上的第二半导体材料段，柱状物沿行延伸，柱状物行的至少一些通过包括介电材料的行中的一个或多个的第二区彼此隔开。
3.如权利要求2所述的方法，其中第一半导体材料由单晶硅构成并且第二半导体材料由多晶或非晶硅构成。
4.如权利要求2所述的方法，其中第一和第二半导体材料由单晶硅构成。
5.如权利要求4所述的方法，其中从第一半导体材料外延生长第二半导体材料.
6.如权利要求2所述的方法，其中该图案化包括：
在第二半导体材料之上形成图案化的硬掩模；以及
通过第二半导体材料从图案化的硬掩模转移图案并转移到第一半导体材料中。
7.如权利要求6所述的方法，其中图案化的硬掩模包括氮化硅。
8.如权利要求6所述的方法，其中图案化的硬掩模由氮化硅构成
9.如权利要求6所述的方法，其中图案化的硬掩模由氮化硅构成。
10.一种形成半导体结构的方法，包括：
提供半导体衬底，该衬底包括在第一半导体材料内延伸的多个沟槽，第一半导体材料在第一高度水平包括最高表面，这些沟槽通过包括第一半导体材料的第一区彼此隔开；
利用介电材料填充沟槽；
降低在沟槽内的介电材料的水平以在这些沟槽内形成介电材料线，这些介电材料线在第二高度水平处具有最高表面，其在第一高度水平之下；
在降低介电材料的水平之后，在半导体衬底之上形成第二半导体材料，第二半导体材料在介电材料线之上延伸并且还跨越第一区延伸；以及
将第一和第二半导体材料图案化成在第一区内的多个柱状物，各个柱状物包括在第一半导体材料段之上的第二半导体材料段，这些柱状物在第三高度水平具有最高表面，其在第一高度水平之上。
11.如权利要求10所述的方法，其中该介电材料是第一介电材料，并且在将第一和第二材料图案化成柱状物之前进一步包括：
形成通过第二半导体材料延伸到第一介电材料的开口；以及
利用第二介电材料填充开口。
12.如权利要求11所述的方法，进一步包括，在将第一和第二半导体材料图案化成柱状物期间，图案化包括第二介电材料和第二半导体材料的线，这些线在柱状物之间延伸，这些线包括通过第二介电材料的区城彼此分隔开的第二丰导体材料的部分。
13.如权利要求12所述的方法，进一步包括：
在柱状物和线之间形成栅极线材料；
在柱状物内形成第一源/漏区；以及
在线内的第二半导体材料的部分内形成第二源/漏区，第一源/漏区通过栅极线选通地连接到第二源/漏区。
14.一种形成半导体结构的方法，包括：
提供半导体衬底，该衬底包括在单晶第一半导体材料内延伸的多个沟槽隔离区，这些隔离区通过包括第一半导体材料的第一区彼此隔开；
从第一半导体材料外延生长第二半导体材料，第二半导体材料在隔离区上方延伸；以及
将第二半导体材料图案化成在第一区内的多个柱状物，这些柱状物没有在隔离区上方延伸。
15.如权利要求14所述的方法，其中用来图案化第二半导体材料的图案化也延伸到第一半导体材料中，使得柱状物包括在第一半导体材料的段之上的第二丰导体材料的段。
16.如权利要求15所述的方法，其中该图案化包括：
在第二半导体材料之上形成图案化的硬掩模；以及
通过第二半导体材料从图案化的硬掩模转移图案并转移到第一丰导体材料中。
17.如权利要求16所述的方法，其中图案化的硬掩模包括氮化硅。
18.一种半导体结构，包括：
包括单晶半导体材料的半导体衬底；
在半导体材料内并且沿限定的纵向延伸的多个隔离区，这些隔离区通过单晶半导体材料的纵向延伸的条彼此隔开；
垂直于隔离区延伸的多个线；这些线具有在隔离区之上的电介质区和在电介质区之间的半导体部分；
从单晶半导体材料向上延伸的柱状物的阵列，该阵列包括沿限定的纵向的列和沿限定的与限定的纵向正交的水平方向的行；阵列的列在隔离区之间并且沿单晶半导体材料的纵向延伸的条，这些柱状物包括从纵向延伸的条向上延伸的单晶半导体材料的台；
在柱状物的上部区城处的第一组源/漏区；
在所述线的部分内的第二组源/漏区；
在第一和第二组源/漏区之间的沟道区组；以及
沿限定的水平方向延伸的多个栅极线行；这些栅极线行沿柱状物的阵列的行延伸；栅极线行、沟道区、以及第一和第二组源/漏区形成多个晶体管器件；各个晶体管器件包括第一组的第一源/漏区、第二组的第二源/漏区、从第一源/漏区延伸到第二源/漏区的沟道区、和在栅极线行内并且最接近沟道区的栅极。
19.如权利要求18所述的结构，其中柱状物由单晶半导体材料的台构成。
20.如权利要求18所述的结构，其中单晶半导体材料是第一半导体材料，并且其中各个柱状物中的至少一些包括在单晶半导体材料的台之上的第二半导体材料段。
21.如权利要求18所述的结构，进一步包括：
与晶体管器件的第二源/漏区电连接的电容器；以及
与晶体管器件的第一源/漏区电连接的位线。
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