JPH0541497A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0541497A JPH0541497A JP3196319A JP19631991A JPH0541497A JP H0541497 A JPH0541497 A JP H0541497A JP 3196319 A JP3196319 A JP 3196319A JP 19631991 A JP19631991 A JP 19631991A JP H0541497 A JPH0541497 A JP H0541497A
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- Japan
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- semiconductor
- electrode
- conductivity type
- transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高密度集積を可能にする単一素子からなるイ
ンバーター回路を提供すること。 【構成】 ドレインを形成する半導体に縮退した半導体
を用い、ｎチャンネルのＭＯＳトランジスタとｐチャン
ネルのＭＯＳトランジスタをドレイン同士で接触させて
積層し、ゲート電極を共通にした構造からなる。これに
より、単一素子で面積の小さなインバーター回路が実現
される。
ンバーター回路を提供すること。 【構成】 ドレインを形成する半導体に縮退した半導体
を用い、ｎチャンネルのＭＯＳトランジスタとｐチャン
ネルのＭＯＳトランジスタをドレイン同士で接触させて
積層し、ゲート電極を共通にした構造からなる。これに
より、単一素子で面積の小さなインバーター回路が実現
される。
Description
【０００１】
【産業上の利用分野】本発明は低消費電力特性を有し、
高集積化，高速動作が可能なインバーター動作を行う機
能デバイスに関するものである。
高集積化，高速動作が可能なインバーター動作を行う機
能デバイスに関するものである。
【０００２】
【従来の技術】スタンバイ時の電力消費がほとんど無い
インバーター回路は高集積、低消費電力を可能にする集
積回路の基本構成回路として重要である。このようなイ
ンバーター回路としてはシリコン（Ｓｉ）半導体のＣＭ
ＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路がある。こ
の回路はキャリアが電子のｎチャンネルＭＯＳＦＥＴ
（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と
キャリアが正孔であるｐチャンネルＭＯＳＦＥＴとをも
って構成されている。ｎチャンネルＭＯＳＦＥＴのソー
スはアース電位、ｐチャンネルＭＯＳＦＥＴのソースは
正の電位、２つのドレインは１つになり出力端子、２つ
のゲート電極は入力端子にそれぞれ接続されている。こ
こで、ｎチャンネルＭＯＳＦＥＴはゲート電位がソース
電位に比べて大きい時にソース・ドレイン間に電流が流
れるオン状態になり、小さいときはオフ状態になるよう
設計されている。ｐチャンネルＭＯＳＦＥＴはこの逆の
特性となっている。いま、入力電位が正電位の場合には
ｎチャンネルＭＯＳＦＥＴがオン状態、ｐチャンネルＭ
ＯＳＦＥＴはオフ状態になり、トランジスタに電流は流
れず、出力端子はアース電位となる。また、入力電位が
アース電位の場合にはｐチャンネルＭＯＳＦＥＴがオン
状態、ｎチャンネルＭＯＳＦＥＴはオフ状態になり、や
はりトランジスタに電流は流れず、出力端子は正電位と
なる。したがって、この回路では電流を流すことなくイ
ンバーター動作をすることになる。
インバーター回路は高集積、低消費電力を可能にする集
積回路の基本構成回路として重要である。このようなイ
ンバーター回路としてはシリコン（Ｓｉ）半導体のＣＭ
ＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路がある。こ
の回路はキャリアが電子のｎチャンネルＭＯＳＦＥＴ
（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と
キャリアが正孔であるｐチャンネルＭＯＳＦＥＴとをも
って構成されている。ｎチャンネルＭＯＳＦＥＴのソー
スはアース電位、ｐチャンネルＭＯＳＦＥＴのソースは
正の電位、２つのドレインは１つになり出力端子、２つ
のゲート電極は入力端子にそれぞれ接続されている。こ
こで、ｎチャンネルＭＯＳＦＥＴはゲート電位がソース
電位に比べて大きい時にソース・ドレイン間に電流が流
れるオン状態になり、小さいときはオフ状態になるよう
設計されている。ｐチャンネルＭＯＳＦＥＴはこの逆の
特性となっている。いま、入力電位が正電位の場合には
ｎチャンネルＭＯＳＦＥＴがオン状態、ｐチャンネルＭ
ＯＳＦＥＴはオフ状態になり、トランジスタに電流は流
れず、出力端子はアース電位となる。また、入力電位が
アース電位の場合にはｐチャンネルＭＯＳＦＥＴがオン
状態、ｎチャンネルＭＯＳＦＥＴはオフ状態になり、や
はりトランジスタに電流は流れず、出力端子は正電位と
なる。したがって、この回路では電流を流すことなくイ
ンバーター動作をすることになる。
【０００３】
【発明が解決しようとする課題】ここで説明した動作原
理から明らかなように、このインバーター回路は導電型
の異なる独立な２つのトランジスタを用いて構成されて
いるため、半導体基板表面上にそれぞれの領域を取る必
要があり、また素子分離のために片方のトランジスタ側
には基板の導電型と反対の導電型のウェルと呼ばれる領
域内に作製する必要がある。このため、この回路は多く
の電力を消費する１つのトランジスタと１つの抵抗とか
らなるインバーター回路よりも小さくすることができ
ず、高密度集積が困難であった。
理から明らかなように、このインバーター回路は導電型
の異なる独立な２つのトランジスタを用いて構成されて
いるため、半導体基板表面上にそれぞれの領域を取る必
要があり、また素子分離のために片方のトランジスタ側
には基板の導電型と反対の導電型のウェルと呼ばれる領
域内に作製する必要がある。このため、この回路は多く
の電力を消費する１つのトランジスタと１つの抵抗とか
らなるインバーター回路よりも小さくすることができ
ず、高密度集積が困難であった。
【０００４】本発明の目的は、従来の低消費電力インバ
ーター回路の有する欠点を除去し、高密度集積を可能に
する単一素子からなるインバーター回路を提供すること
にある。
ーター回路の有する欠点を除去し、高密度集積を可能に
する単一素子からなるインバーター回路を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
基板上の一部に一導電型を有する第１の半導体と、第１
の半導体と反対の導電型を有する第２の半導体と、第１
の半導体と同一の導電型を有し縮退した第３の半導体
と、前記第２の半導体と同一の導電型を有し縮退した第
４の半導体と、第４の半導体と反対の導電型を有する第
５の半導体と、第５の半導体と同一の導電型を有する第
６の半導体とからなる積層構造を有し、少なくとも前記
第２の半導体および第５の半導体の露出表面に第２およ
び第４の半導体よりも禁止帯幅が広い材料からなる絶縁
層とこの絶縁層上の電極を有し、前記第１の半導体と第
６の半導体および第３または第４の半導体にそれぞれオ
ーミツク電極を有することを特徴としている。
基板上の一部に一導電型を有する第１の半導体と、第１
の半導体と反対の導電型を有する第２の半導体と、第１
の半導体と同一の導電型を有し縮退した第３の半導体
と、前記第２の半導体と同一の導電型を有し縮退した第
４の半導体と、第４の半導体と反対の導電型を有する第
５の半導体と、第５の半導体と同一の導電型を有する第
６の半導体とからなる積層構造を有し、少なくとも前記
第２の半導体および第５の半導体の露出表面に第２およ
び第４の半導体よりも禁止帯幅が広い材料からなる絶縁
層とこの絶縁層上の電極を有し、前記第１の半導体と第
６の半導体および第３または第４の半導体にそれぞれオ
ーミツク電極を有することを特徴としている。
【０００６】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
照して詳細に説明する。
【０００７】図１は本発明の実施例の層構造を示す模式
図である。図１において１は基板、２は一導電型を有す
る第１の半導体、３は該第１の半導体と反対の導電型を
有する第２の半導体、４は該第１の半導体と同一の導電
型を有し縮退した第３の半導体、５は前記第２の半導体
と同一の導電型を有し縮退した第４の半導体、６は該第
４の半導体と反対の導電型を有する第５の半導体、７は
該第５の半導体と同一の導電型を有する第６の半導体、
８は少なくとも前記第２の半導体および第５の半導体の
露出表面にこれらの半導体よりも禁止帯幅が広い材料か
らなる絶縁層、９は該絶縁層上に設けられたゲート電
極、１０は前記第１の半導体とオーミック接合を形成す
る第１の電極、１１は第３または第４の半導体にオーミ
ツク接合を形成する第２の電極、１２は第６の半導体に
オーミック接合を形成する第３の電極である。
図である。図１において１は基板、２は一導電型を有す
る第１の半導体、３は該第１の半導体と反対の導電型を
有する第２の半導体、４は該第１の半導体と同一の導電
型を有し縮退した第３の半導体、５は前記第２の半導体
と同一の導電型を有し縮退した第４の半導体、６は該第
４の半導体と反対の導電型を有する第５の半導体、７は
該第５の半導体と同一の導電型を有する第６の半導体、
８は少なくとも前記第２の半導体および第５の半導体の
露出表面にこれらの半導体よりも禁止帯幅が広い材料か
らなる絶縁層、９は該絶縁層上に設けられたゲート電
極、１０は前記第１の半導体とオーミック接合を形成す
る第１の電極、１１は第３または第４の半導体にオーミ
ツク接合を形成する第２の電極、１２は第６の半導体に
オーミック接合を形成する第３の電極である。
【０００８】本発明の実施例の動作原理について基板１
にＳｉ、第１の半導体２にｎ−Ｓｉ、第２の半導体３に
ｐ−Ｓｉ、第３の半導体４にｎ+ −Ｓｉ、第４の半導体
５にｐ+ −Ｓｉ、第５の半導体６にｎ−Ｓｉ、第６の半
導体７にｐ−Ｓｉ、絶縁膜８にＳｉＯ2 、ゲート電極
９，第１の電極１０，第２の電極１１および第３の電極
１２にＡｌを用いて説明する。
にＳｉ、第１の半導体２にｎ−Ｓｉ、第２の半導体３に
ｐ−Ｓｉ、第３の半導体４にｎ+ −Ｓｉ、第４の半導体
５にｐ+ −Ｓｉ、第５の半導体６にｎ−Ｓｉ、第６の半
導体７にｐ−Ｓｉ、絶縁膜８にＳｉＯ2 、ゲート電極
９，第１の電極１０，第２の電極１１および第３の電極
１２にＡｌを用いて説明する。
【０００９】このデバイスは基本的には第１から第３の
半導体と絶縁膜およびゲート電極で構成されるｎチャン
ネルＭＯＳトランジスタ、第４から第６の半導体と絶縁
膜およびゲート電極で構成されるｐチャンネルＭＯＳト
ランジスタの積層構造からなっている。そして、第３の
半導体と第４の半導体との接合は縮退した半導体どうし
によるトンネル接合となっており常に導通状態になって
いる。このため、従来の２つの伝導型の異なるトランジ
スタを組み合わせたＣＭＯＳインバーター回路がこの１
つのデバイスで実現されていることになる。したがっ
て、このデバイスの動作は従来のＣＭＯＳインバーター
回路と同様になり、ゲート電極が入力、第２の電極が出
力となる。
半導体と絶縁膜およびゲート電極で構成されるｎチャン
ネルＭＯＳトランジスタ、第４から第６の半導体と絶縁
膜およびゲート電極で構成されるｐチャンネルＭＯＳト
ランジスタの積層構造からなっている。そして、第３の
半導体と第４の半導体との接合は縮退した半導体どうし
によるトンネル接合となっており常に導通状態になって
いる。このため、従来の２つの伝導型の異なるトランジ
スタを組み合わせたＣＭＯＳインバーター回路がこの１
つのデバイスで実現されていることになる。したがっ
て、このデバイスの動作は従来のＣＭＯＳインバーター
回路と同様になり、ゲート電極が入力、第２の電極が出
力となる。
【００１０】ここで重要なのは本発明のデバイスは従来
のＣＭＯＳインバーター回路に比べてその占有面積を大
幅に減少できる点にある。従来のＣＭＯＳインバーター
回路においては、面積占有量の多い電極部が合計６箇所
必要でありまたデバイス分離領域も必要である。これに
対し、本発明のデバイスでは電極部が４箇所と少なくま
たデバイス分離領域が不要である。このため従来のＣＭ
ＯＳインバーター回路の占有面積の２／３以下にする事
が可能である。
のＣＭＯＳインバーター回路に比べてその占有面積を大
幅に減少できる点にある。従来のＣＭＯＳインバーター
回路においては、面積占有量の多い電極部が合計６箇所
必要でありまたデバイス分離領域も必要である。これに
対し、本発明のデバイスでは電極部が４箇所と少なくま
たデバイス分離領域が不要である。このため従来のＣＭ
ＯＳインバーター回路の占有面積の２／３以下にする事
が可能である。
【００１１】次に本発明によるデバイスの製造方法の一
例について説明する。まず、結晶成長方法に分子線エピ
タキシー（ＭＢＥ，Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）を用い、Ｓｉ基板上に厚さ２００ｎｍの
ｎ−Ｓｉ（不純物濃度ｎ＝１ｘ１０1 9 ｃｍ- 3 ）、１
００ｎｍのｐ−Ｓｉ（ｐ＝５ｘ１０1 7 ｃｍ- 3 ）、２
０ｎｍのｎ+ −Ｓｉ（ｎ＝７ｘ１０1 9 ｃｍ- 3 ）、２
０ｎｍのｐ+ −Ｓｉ（ｐ＝７ｘ１０1 9 ｃｍ- 3 ）、１
００ｎｍのｎ−Ｓｉ（ｐ＝５ｘ１０17 ｃｍ-3 ）、３０
ｎｍのｐ−Ｓｉ（ｐ＝１ｘ１０19 ｃｍ- 3 ）を順次成
長する。次にリソグラフィとエッチングにより第１の半
導体であるｎ−Ｓｉの一部を露出させ、この露出部を酸
化して絶縁膜であるＳｉＯ2 （厚さ６ｎｍ）を形成す
る。最後に、それぞれの電極を形成するために第１の半
導体、第４の半導体、第６の半導体の一部を露出させた
後、Ａｌを蒸着しアロイすることにより電極を形成す
る。最後にゲート電極としてＡｌを蒸着する。これによ
り、高集積化を可能にする単一素子からなる低消費電力
のインバーター回路が実現できた。
例について説明する。まず、結晶成長方法に分子線エピ
タキシー（ＭＢＥ，Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）を用い、Ｓｉ基板上に厚さ２００ｎｍの
ｎ−Ｓｉ（不純物濃度ｎ＝１ｘ１０1 9 ｃｍ- 3 ）、１
００ｎｍのｐ−Ｓｉ（ｐ＝５ｘ１０1 7 ｃｍ- 3 ）、２
０ｎｍのｎ+ −Ｓｉ（ｎ＝７ｘ１０1 9 ｃｍ- 3 ）、２
０ｎｍのｐ+ −Ｓｉ（ｐ＝７ｘ１０1 9 ｃｍ- 3 ）、１
００ｎｍのｎ−Ｓｉ（ｐ＝５ｘ１０17 ｃｍ-3 ）、３０
ｎｍのｐ−Ｓｉ（ｐ＝１ｘ１０19 ｃｍ- 3 ）を順次成
長する。次にリソグラフィとエッチングにより第１の半
導体であるｎ−Ｓｉの一部を露出させ、この露出部を酸
化して絶縁膜であるＳｉＯ2 （厚さ６ｎｍ）を形成す
る。最後に、それぞれの電極を形成するために第１の半
導体、第４の半導体、第６の半導体の一部を露出させた
後、Ａｌを蒸着しアロイすることにより電極を形成す
る。最後にゲート電極としてＡｌを蒸着する。これによ
り、高集積化を可能にする単一素子からなる低消費電力
のインバーター回路が実現できた。
【００１２】以上の本発明の実施例では、第１の半導体
としてｎ型の伝導型を有するものについて示したが、反
対の伝導型であるｐ型の半導体を用いてもよいことは明
かであり、この場合には全部の半導体層の伝導型を反対
にし、バイアス電圧も反対にすればよい。また、図１で
はゲート電極形成部が垂直断面のものしか示さなかった
が、ここがメサ構造あるいは逆メサ構造であってもかま
わない。材料としては、第１から第６の半導体としてＳ
ｉしか示さなかったが、これらの層はＧａＡｓ，Ｇｅ，
ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，ＩｎＡｓなど他の半
導体でも本発明が適用できることは明らかである。ま
た、第１から第６の半導体間の接合は１種類の半導体か
らなるホモ接合だけでなく、異種の半導体どうしからな
るヘテロ接合でも良い。さらに、ここでは絶縁層として
ＳｉＯ2 を用いたが、Ｓｉ3 Ｎ4 など他の絶縁体やＡｌ
ＧａＡｓ，ＡｌＩｎＡｓ，ＡｌＧａＳｂ，ＧａＰなど第
１から第６の半導体よりも禁止帯幅の広い半導体であっ
ても良いことは明かである。
としてｎ型の伝導型を有するものについて示したが、反
対の伝導型であるｐ型の半導体を用いてもよいことは明
かであり、この場合には全部の半導体層の伝導型を反対
にし、バイアス電圧も反対にすればよい。また、図１で
はゲート電極形成部が垂直断面のものしか示さなかった
が、ここがメサ構造あるいは逆メサ構造であってもかま
わない。材料としては、第１から第６の半導体としてＳ
ｉしか示さなかったが、これらの層はＧａＡｓ，Ｇｅ，
ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，ＩｎＡｓなど他の半
導体でも本発明が適用できることは明らかである。ま
た、第１から第６の半導体間の接合は１種類の半導体か
らなるホモ接合だけでなく、異種の半導体どうしからな
るヘテロ接合でも良い。さらに、ここでは絶縁層として
ＳｉＯ2 を用いたが、Ｓｉ3 Ｎ4 など他の絶縁体やＡｌ
ＧａＡｓ，ＡｌＩｎＡｓ，ＡｌＧａＳｂ，ＧａＰなど第
１から第６の半導体よりも禁止帯幅の広い半導体であっ
ても良いことは明かである。
【００１３】
【発明の効果】本発明により単一素子からなる低消費電
力のインバーター回路を実現することができ、高密度集
積が可能になる。
力のインバーター回路を実現することができ、高密度集
積が可能になる。
【図１】本発明の実施例を示す概略断面図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 第４の半導体 ６ 第５の半導体 ７ 第６の半導体 ８ 絶縁膜 ９ ゲート電極 １０ 第１の電極 １１ 第２の電極 １２ 第３の電極
Claims (1)
- 【請求項１】 基板上の一部に一導電型を有する第１の
半導体と、第１の半導体と反対の導電型を有する第２の
半導体と、第１の半導体と同一の導電型を有し縮退した
第３の半導体と、前記第２の半導体と同一の導電型を有
し縮退した第４の半導体と、第４の半導体と反対の導電
型を有する第５の半導体と、第４の半導体と同一の導電
型を有する第６の半導体とからなる積層構造を有し、少
なくとも前記第２の半導体および第５の半導体の露出表
面に第２および第４の半導体よりも禁止帯幅が広い材料
からなる絶縁層とこの絶縁層上の電極を有し、前記第１
の半導体と第６の半導体および第３または第４の半導体
にそれぞれオーミック電極を有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196319A JPH0541497A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196319A JPH0541497A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541497A true JPH0541497A (ja) | 1993-02-19 |
Family
ID=16355840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196319A Pending JPH0541497A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
-
1991
- 1991-08-06 JP JP3196319A patent/JPH0541497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
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