JPH04226076A - 半導体装置 - Google Patents
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- JPH04226076A JPH04226076A JP3112206A JP11220691A JPH04226076A JP H04226076 A JPH04226076 A JP H04226076A JP 3112206 A JP3112206 A JP 3112206A JP 11220691 A JP11220691 A JP 11220691A JP H04226076 A JPH04226076 A JP H04226076A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理動作を行うために使
用することができる半導体装置及びこの様な半導体装置
を有する電子論理装置に係り、特に実空間転送半導体装
置に関する。
用することができる半導体装置及びこの様な半導体装置
を有する電子論理装置に係り、特に実空間転送半導体装
置に関する。
【０００２】
【従来の技術】実空間転送（ＲＳＴ）素子は、例えば、
Ｆ．Ｃａｐａｓｓｏ他著「ヘテロジャンクション バ
ンド ディスコンティニュァティーズ：フィジックス
アンドデバイス アプリケーションズ（Ｈｅｔｅ
ｒｏｊｕｎｃｔｉｏｎ Ｂａｎｄ Ｄｉｓｃｏｎｔ
ｉｎｕｉｔｉｅｓ：Ｐｈｙｓｉｃｓ ａｎｄ Ｄｅ
ｖｉｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ）」、編集者
Ｅｌｓｅｖｉｅｒ、１９８７、の特に５１３頁〜５３
７頁に記載されているように当業者に公知である。従来
のＲＳＴ素子は、例えば、米国特許第４，９０３，０９
２号明細書に記載されているように、電荷注入トランジ
スタ（ＣＨＩＮＴ）又は負性抵抗電界効果トランジスタ
（ＮＦＲＦＥＴ）、及び、熱電子消去可能なプログラム
可能ランダムアクセスメモリ（ＨＥ２ＰＲＡＭ）などと
呼ばれるトランジスタである。
Ｆ．Ｃａｐａｓｓｏ他著「ヘテロジャンクション バ
ンド ディスコンティニュァティーズ：フィジックス
アンドデバイス アプリケーションズ（Ｈｅｔｅ
ｒｏｊｕｎｃｔｉｏｎ Ｂａｎｄ Ｄｉｓｃｏｎｔ
ｉｎｕｉｔｉｅｓ：Ｐｈｙｓｉｃｓ ａｎｄ Ｄｅ
ｖｉｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ）」、編集者
Ｅｌｓｅｖｉｅｒ、１９８７、の特に５１３頁〜５３
７頁に記載されているように当業者に公知である。従来
のＲＳＴ素子は、例えば、米国特許第４，９０３，０９
２号明細書に記載されているように、電荷注入トランジ
スタ（ＣＨＩＮＴ）又は負性抵抗電界効果トランジスタ
（ＮＦＲＦＥＴ）、及び、熱電子消去可能なプログラム
可能ランダムアクセスメモリ（ＨＥ２ＰＲＡＭ）などと
呼ばれるトランジスタである。
【０００３】簡単に説明すると、このトランジスタは、
第１の伝導領域から第２の伝導領域への熱電子の実空間
転送に基づく３端子素子である。ソース、ドレインと呼
ばれるこの２つの伝導領域は、障壁領域により分離され
、チャネルと呼ばれる２つの接触面を持つ伝導領域の１
つの面と個々に接触させられる。
第１の伝導領域から第２の伝導領域への熱電子の実空間
転送に基づく３端子素子である。ソース、ドレインと呼
ばれるこの２つの伝導領域は、障壁領域により分離され
、チャネルと呼ばれる２つの接触面を持つ伝導領域の１
つの面と個々に接触させられる。
【０００４】ソースードレインバイアスＶｓｄの印加に
より、チャネル電子が加熱され、第２の伝導層内への電
荷の注入が生じる。このチャネルは熱電子エミッタとし
て動作し、第２の伝導層はコレクタとして動作する。本
明細書では、この用語を使用することにする。上記のト
ランジスタは、ソースードレイン特性において強力な負
の差動抵抗（ＮＥＲＦＥＴ動作）と、ソースードレイン
電圧による注入電流Ｉｃの効率的な制御（ＣＨＩＮＴ動
作）を示す。
より、チャネル電子が加熱され、第２の伝導層内への電
荷の注入が生じる。このチャネルは熱電子エミッタとし
て動作し、第２の伝導層はコレクタとして動作する。本
明細書では、この用語を使用することにする。上記のト
ランジスタは、ソースードレイン特性において強力な負
の差動抵抗（ＮＥＲＦＥＴ動作）と、ソースードレイン
電圧による注入電流Ｉｃの効率的な制御（ＣＨＩＮＴ動
作）を示す。
【０００５】ＨＥ２ＰＲＡＭは、上記の素子の他にエミ
ッタとコレクタの両方に接触する「深い」ドレインを有
している。また、従来のＲＳＴ素子からなる論理回路も
公知である。例えば、上記の研究論文の５２０頁には、
２つのＮＥＲＦＥＴからなる論理回路が開示されている
。
ッタとコレクタの両方に接触する「深い」ドレインを有
している。また、従来のＲＳＴ素子からなる論理回路も
公知である。例えば、上記の研究論文の５２０頁には、
２つのＮＥＲＦＥＴからなる論理回路が開示されている
。
【０００６】
【発明が解決しようとする課題】当業者は、新規な動作
特性を持つ素子を入手可能にすることが望まれているこ
とをよく知っている。これは、このような素子により以
前達成できなかった機能を達成でき、又は、経済的に達
成できるからである。例えば、従来技術により、ＡＮＤ
、ＮＯＲなどの基本的な論理機能を実現するには、一般
にトランジスタのような能動素子を多数必要とする。
特性を持つ素子を入手可能にすることが望まれているこ
とをよく知っている。これは、このような素子により以
前達成できなかった機能を達成でき、又は、経済的に達
成できるからである。例えば、従来技術により、ＡＮＤ
、ＮＯＲなどの基本的な論理機能を実現するには、一般
にトランジスタのような能動素子を多数必要とする。
【０００７】単一の能動素子のみを有する論理素子でこ
れらの論理機能を実現し、素子の数及びゲートの遅れの
数を減少することができることは、経済的な観点及び性
能の観点から望ましいことは明らかである。第２に、従
来技術において２個以上の別々の論理素子を必要として
いた論理機能一つの素子で実行できるようにすることは
非常に望ましい。
れらの論理機能を実現し、素子の数及びゲートの遅れの
数を減少することができることは、経済的な観点及び性
能の観点から望ましいことは明らかである。第２に、従
来技術において２個以上の別々の論理素子を必要として
いた論理機能一つの素子で実行できるようにすることは
非常に望ましい。
【０００８】第３に、第１又は第２の論理機能のいずれ
をも実行することができる素子を入手可能にすることは
非常に望ましいことである。
をも実行することができる素子を入手可能にすることは
非常に望ましいことである。
【０００９】本発明は、従来複数の能動電子素子によっ
てのみ達成できた論理機能を単一の能動電子素子からな
る電子論理素子により達成できる半導体装置及びこの半
導体装置からなる電子論理装置を提供することを目的と
する。
てのみ達成できた論理機能を単一の能動電子素子からな
る電子論理素子により達成できる半導体装置及びこの半
導体装置からなる電子論理装置を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明は、単一の能動電
子素子からなる電子論理素子、この新規な論理素子から
なる装置、再プログラム可能な論理回路又は自己組織論
理回路を備えた装置を含む。特に、この新規な論理素子
は、少なくとも３個の入力端子を有し、単一の論理素子
では従来達成することができなかった真理値表により表
される変換を行う。
子素子からなる電子論理素子、この新規な論理素子から
なる装置、再プログラム可能な論理回路又は自己組織論
理回路を備えた装置を含む。特に、この新規な論理素子
は、少なくとも３個の入力端子を有し、単一の論理素子
では従来達成することができなかった真理値表により表
される変換を行う。
【００１１】例えば、本発明の論理素子は、３つの入力
端子を有し、その２つは電気的に接続される。また、従
来複数の論理素子の組合せによってのみ実現できた論理
機能（ＸＮＯＲ）を達成する２つの入力端子を有する単
一の論理素子からなる装置も開示する。
端子を有し、その２つは電気的に接続される。また、従
来複数の論理素子の組合せによってのみ実現できた論理
機能（ＸＮＯＲ）を達成する２つの入力端子を有する単
一の論理素子からなる装置も開示する。
【００１２】特定の態様では、本発明は新規な半導体Ｒ
ＳＴ素子である。この素子は、第１の方向に空間的に順
次設けられた３つの半導体領域を有している。これらの
領域は、順次、チャネルすなわちエミッタ領域、障壁領
域及びコレクタ領域と呼ばれる。障壁領域は、エミッタ
とコレクタとの間のポテンシャル障壁を形成するような
構成を有する。
ＳＴ素子である。この素子は、第１の方向に空間的に順
次設けられた３つの半導体領域を有している。これらの
領域は、順次、チャネルすなわちエミッタ領域、障壁領
域及びコレクタ領域と呼ばれる。障壁領域は、エミッタ
とコレクタとの間のポテンシャル障壁を形成するような
構成を有する。
【００１３】この素子は、エミッタに対する互いに離れ
た第１、第２、第３の電気接点を有し、この第１、第２
及び第３の電気接点のいずれもコレクタとは電気的に接
触しない。さらに、この素子は、エミッタ領域に電気的
に接触しないコレクタへの電気接点を有する。エミッタ
からコレクタへ注入された電荷キャリアは、熱電子また
は熱ホールとすることができるが、前者が一般的に好適
である。
た第１、第２、第３の電気接点を有し、この第１、第２
及び第３の電気接点のいずれもコレクタとは電気的に接
触しない。さらに、この素子は、エミッタ領域に電気的
に接触しないコレクタへの電気接点を有する。エミッタ
からコレクタへ注入された電荷キャリアは、熱電子また
は熱ホールとすることができるが、前者が一般的に好適
である。
【００１４】この新規なＲＳＴ素子の少なくとも現在最
適な実施例では、電圧Ｖｓｄが一定の場合、コレクタ接
点への電流Ｉｃ（場合によってはコレクタ接点からの電
流）は、この素子の与えられた一般的電気状態の全ての
電気状態において実質的に一定である。
適な実施例では、電圧Ｖｓｄが一定の場合、コレクタ接
点への電流Ｉｃ（場合によってはコレクタ接点からの電
流）は、この素子の与えられた一般的電気状態の全ての
電気状態において実質的に一定である。
【００１５】換言すれば、これらの好適な実施例では、
一定の電圧Ｖｓｄが加えられる入力接点のどの対にも関
係なく、そして、残りの入力接点に対しその対を成す接
点のどの部材が接続されているかに関係なくＩｃがほぼ
同一となるように接点が構成されている。特定の電気状
態のＩｃは、電流がせいぜい２５％のだけ異なる場合、
他の電気状態（この両状態は、同一の一般的な電気状態
に属する）のＩｃと「ほぼ同一」である。
一定の電圧Ｖｓｄが加えられる入力接点のどの対にも関
係なく、そして、残りの入力接点に対しその対を成す接
点のどの部材が接続されているかに関係なくＩｃがほぼ
同一となるように接点が構成されている。特定の電気状
態のＩｃは、電流がせいぜい２５％のだけ異なる場合、
他の電気状態（この両状態は、同一の一般的な電気状態
に属する）のＩｃと「ほぼ同一」である。
【００１６】他の実施例では、本発明は、本発明による
少なくとも１つの素子を有する多数の論理素子を備えた
装置である。一定の論理素子は、少なくとも２つの入力
端子と１つの出力端子を有する多数の端子を備えている
。論理素子の少なくとも１つの出力端子は、他の論理素
子の少なくとも１つの入力端子に接続されている。
少なくとも１つの素子を有する多数の論理素子を備えた
装置である。一定の論理素子は、少なくとも２つの入力
端子と１つの出力端子を有する多数の端子を備えている
。論理素子の少なくとも１つの出力端子は、他の論理素
子の少なくとも１つの入力端子に接続されている。
【００１７】各論理素子には、論理機能（例えば、論理
ＡＮＤ、論理ＯＲなど）が関係している。本発明による
少なくとも１つの論理素子の入力端子の１つ（「制御」
端子と呼ぶ）には、論理０又は論理１に対応する電気信
号を「制御」端子に加えるに適した電気手段が接続され
ている。この論理素子は「再プログラム可能」素子と呼
ぶことにする。
ＡＮＤ、論理ＯＲなど）が関係している。本発明による
少なくとも１つの論理素子の入力端子の１つ（「制御」
端子と呼ぶ）には、論理０又は論理１に対応する電気信
号を「制御」端子に加えるに適した電気手段が接続され
ている。この論理素子は「再プログラム可能」素子と呼
ぶことにする。
【００１８】換言すれば、この電気手段は、「制御」端
子を論理０か論理１のいずれかにすることによって再プ
ログラム可能素子の電気状態を変えるようにしてある。 例えば、この電気手段は、他の論理素子の出力端子であ
るか、又は、それらは外部信号源である。
子を論理０か論理１のいずれかにすることによって再プ
ログラム可能素子の電気状態を変えるようにしてある。 例えば、この電気手段は、他の論理素子の出力端子であ
るか、又は、それらは外部信号源である。
【００１９】再プログラム可能素子は、「制御」端子が
論理０である場合には第１の論理機能を発揮し、「制御
」端子が論理１の場合には第２の論理機能を発揮する。 外部電気手段により切り換え可能な再プログラム可能論
理ユニットを含む論理回路は、「再プログラム可能」論
理回路と呼ぶことにする。
論理０である場合には第１の論理機能を発揮し、「制御
」端子が論理１の場合には第２の論理機能を発揮する。 外部電気手段により切り換え可能な再プログラム可能論
理ユニットを含む論理回路は、「再プログラム可能」論
理回路と呼ぶことにする。
【００２０】他の論理素子の出力から得られた電圧、ま
たはこの論理素子の出力により制御される電圧の「制御
」端子への印加などの内部電気手段により切り換え可能
な再プログラム可能論理素子を含む論理回路は、「自己
組織」論理回路と呼ぶことにする。
たはこの論理素子の出力により制御される電圧の「制御
」端子への印加などの内部電気手段により切り換え可能
な再プログラム可能論理素子を含む論理回路は、「自己
組織」論理回路と呼ぶことにする。
【００２１】本願における「論理素子」は、少なくとも
２つの入力端子と出力端子を有する回路素子である。こ
の回路素子は、２進入力信号を受け、この入力信号に対
し所定の変換を行い、そして、結果として生じる２進出
力信号を出力端子に提供する。論理素子の例は、ＡＮＤ
素子、ＯＲ素子、ＮＡＮＤ素子、ＮＯＲ素子、及びＥＸ
ＣＬＵＳＩＶＥーＮＯＲ（ＸＮＯＲ）素子である。
２つの入力端子と出力端子を有する回路素子である。こ
の回路素子は、２進入力信号を受け、この入力信号に対
し所定の変換を行い、そして、結果として生じる２進出
力信号を出力端子に提供する。論理素子の例は、ＡＮＤ
素子、ＯＲ素子、ＮＡＮＤ素子、ＮＯＲ素子、及びＥＸ
ＣＬＵＳＩＶＥーＮＯＲ（ＸＮＯＲ）素子である。
【００２２】本願における「論理機能」とは、論理素子
により提供される変換である。例えば、ＡＮＤ論理素子
は、ＡＮＤ論理機能を提供する。即ち、その出力は、Ａ
ＮＤ真理値表に記載された方法で入力に依存する。論理
素子の「電気状態」とは、入力端子に加えられる電気信
号の全体である。２つの入力端子（Ａ、Ｂ）を持つ論理
素子としては、特定の電気状態は、Ａ＝１、Ｂ＝０、別
の特定の状態とは、Ａ＝０、Ｂ＝１である。ここで１と
０は、従来と同じように使用される。
により提供される変換である。例えば、ＡＮＤ論理素子
は、ＡＮＤ論理機能を提供する。即ち、その出力は、Ａ
ＮＤ真理値表に記載された方法で入力に依存する。論理
素子の「電気状態」とは、入力端子に加えられる電気信
号の全体である。２つの入力端子（Ａ、Ｂ）を持つ論理
素子としては、特定の電気状態は、Ａ＝１、Ｂ＝０、別
の特定の状態とは、Ａ＝０、Ｂ＝１である。ここで１と
０は、従来と同じように使用される。
【００２３】論理素子の「一般的な」電気状態とは、入
力端子に加えられた電気信号の組合せである。従って、
例えば、Ａ＝１、Ｂ＝０と、Ａ＝０、Ｂ＝１とは同じ一
般的な電気状態である。それは、両方の場合の組合せが
、論理０と論理１であるからである。
力端子に加えられた電気信号の組合せである。従って、
例えば、Ａ＝１、Ｂ＝０と、Ａ＝０、Ｂ＝１とは同じ一
般的な電気状態である。それは、両方の場合の組合せが
、論理０と論理１であるからである。
【００２４】
【実施例】図１は、従来技術によるＲＳＴ素子の特徴及
びこれに関連するエネルギー帯の概略を示す。図１にお
いて、１０は半絶縁基板（例えば、ＩｎＰ）、１１はコ
レクタ領域（例えば、約５００ｎｍ ｎ＋ＩｎＧａＡ
ｓ）、１２は障壁領域（例えば、２００ｎｍ未ドープＩ
ｎＡｌＡｓ）、１３はエミッタ領域（例えば、５０ｎｍ
ＩｎＧａＡｓ、１０１６ｃｍー３Ｓｉ）である。１
４、１４’は２つの「チャネル」接点、１５はコレクタ
接点である。
びこれに関連するエネルギー帯の概略を示す。図１にお
いて、１０は半絶縁基板（例えば、ＩｎＰ）、１１はコ
レクタ領域（例えば、約５００ｎｍ ｎ＋ＩｎＧａＡ
ｓ）、１２は障壁領域（例えば、２００ｎｍ未ドープＩ
ｎＡｌＡｓ）、１３はエミッタ領域（例えば、５０ｎｍ
ＩｎＧａＡｓ、１０１６ｃｍー３Ｓｉ）である。１
４、１４’は２つの「チャネル」接点、１５はコレクタ
接点である。
【００２５】図１のエネルギー帯の図において、１６は
コレクタ接点１５に加えられる電圧Ｖｃ＝０の場合の伝
導帯端、１７はＶｃ＞ＶＴの場合の伝導帯端である。Ｖ
Ｔは、エミッタ領域１３が本質的にドープされていない
場合、Ｖｃ＜ＶＴであれば自由電子がチャネルに本質的
に存在しないが、Ｖｃ＞ＶＴであれば自由電子がチャネ
ル内に誘導されるという条件により定義されるこの素子
に関連するしきい値電圧である。
コレクタ接点１５に加えられる電圧Ｖｃ＝０の場合の伝
導帯端、１７はＶｃ＞ＶＴの場合の伝導帯端である。Ｖ
Ｔは、エミッタ領域１３が本質的にドープされていない
場合、Ｖｃ＜ＶＴであれば自由電子がチャネルに本質的
に存在しないが、Ｖｃ＞ＶＴであれば自由電子がチャネ
ル内に誘導されるという条件により定義されるこの素子
に関連するしきい値電圧である。
【００２６】１８は自由電子であり、ＥＦはフェルミエ
ネルギーを示す。原理的には、ＶＴは、正の電圧である
必要はない。例えば、障壁領域１２は、「通常オン」チ
ャネルを誘導するように、変調ドープドナー層を有する
ものであってもよい。
ネルギーを示す。原理的には、ＶＴは、正の電圧である
必要はない。例えば、障壁領域１２は、「通常オン」チ
ャネルを誘導するように、変調ドープドナー層を有する
ものであってもよい。
【００２７】図２は、図１に示したトランジスタのＶｓ
ｄ対Ｉｃ特性の一例を示す。この場合、Ｉｃは、接点１
５への電流であり、Ｖｓｄは、チャネル接点１４と１４
’の間に加えられた電圧である。
ｄ対Ｉｃ特性の一例を示す。この場合、Ｉｃは、接点１
５への電流であり、Ｖｓｄは、チャネル接点１４と１４
’の間に加えられた電圧である。
【００２８】次に、本発明の一実施例によるＲＳＴ素子
について説明する。この新規な素子は、エミッタに対す
る少なくとも３つの接点を有するので、従来のＲＳＴ素
子とは構造的に明確に異なる。明確化のために、ここで
の説明は、主に、３つのエミッタ接点を有する素子につ
いて行う。本実施例による素子は、図１に示した層構造
とほぼ同様な構造を有するが、エミッタ接点の数及び配
列について異なる。
について説明する。この新規な素子は、エミッタに対す
る少なくとも３つの接点を有するので、従来のＲＳＴ素
子とは構造的に明確に異なる。明確化のために、ここで
の説明は、主に、３つのエミッタ接点を有する素子につ
いて行う。本実施例による素子は、図１に示した層構造
とほぼ同様な構造を有するが、エミッタ接点の数及び配
列について異なる。
【００２９】図３は、本発明の一実施例によるＲＳＴ素
子のエミッタ接点構成の概略を平面図で示す。図３にお
いて、領域３０、３１、３２はエミッタ接点である。チ
ャネルは図示していない。接点３０、３１、３２をそれ
ぞれ端子Ａ、Ｂ、Ｃとし、このＲＳＴ素子のコレクタ接
点（図１の１５に相当するが、図３では示していない）
を「出力」とすると、素子の特性は、表１に示す真理値
表に対応する。
子のエミッタ接点構成の概略を平面図で示す。図３にお
いて、領域３０、３１、３２はエミッタ接点である。チ
ャネルは図示していない。接点３０、３１、３２をそれ
ぞれ端子Ａ、Ｂ、Ｃとし、このＲＳＴ素子のコレクタ接
点（図１の１５に相当するが、図３では示していない）
を「出力」とすると、素子の特性は、表１に示す真理値
表に対応する。
【００３０】コレクタ電圧は、コレクタ層に直接的には
加えられず、適当な抵抗負荷を介して加えられる。この
適当な抵抗負荷は、抵抗であってもよいが、当業者に公
知であるディプリーションモード型トランジスタが望ま
しい。
加えられず、適当な抵抗負荷を介して加えられる。この
適当な抵抗負荷は、抵抗であってもよいが、当業者に公
知であるディプリーションモード型トランジスタが望ま
しい。
【００３１】この抵抗負荷の値は、一般的には、適切な
印加電圧Ｖｓｄが存在しない場合の障壁抵抗に比較して
低く、適当な電圧Ｖｓｄが加えられてチャネル電子の「
加熱」及びＲＳＴの誘導をもたらすときの障壁上のソー
スーコレクタ通路の抵抗に比較して高い。
印加電圧Ｖｓｄが存在しない場合の障壁抵抗に比較して
低く、適当な電圧Ｖｓｄが加えられてチャネル電子の「
加熱」及びＲＳＴの誘導をもたらすときの障壁上のソー
スーコレクタ通路の抵抗に比較して高い。
【００３２】従って、コレクタ層の電位は、ＲＳＴが存
在しない場合にはハイ（論理レベル１）で、ＲＳＴが存
在する場合にはロー（論理レベル０）である。
在しない場合にはハイ（論理レベル１）で、ＲＳＴが存
在する場合にはロー（論理レベル０）である。
【００３３】図１０は、本発明の一実施例によるＲＳＴ
素子を抵抗手段及び電源と組み合わせた構成を概略的に
示す。この組合せ構造１００は本発明の論理素子の一実
施例であり、１０１、１０２、１０３はそれぞれＲＳＴ
素子のエミッタ、障壁、コレクタを示し、１０４０、１
０４１、１０４２は入力端子、１０５、１０６、１０７
は出力端子、負荷抵抗、電圧源をそれぞれ示す。
素子を抵抗手段及び電源と組み合わせた構成を概略的に
示す。この組合せ構造１００は本発明の論理素子の一実
施例であり、１０１、１０２、１０３はそれぞれＲＳＴ
素子のエミッタ、障壁、コレクタを示し、１０４０、１
０４１、１０４２は入力端子、１０５、１０６、１０７
は出力端子、負荷抵抗、電圧源をそれぞれ示す。
【００３４】
【表１】
【００３５】端子Ｃを論理１に固定した場合、この素子
は論理ＡＮＤユニットとして機能し、端子Ｃを論理０に
固定した場合、この素子は論理ＮＯＲユニットとして機
能する。どのような２進論理も、ＮＯＴ素子と組み合わ
せることにより、この２つの論理機能の何れかにより構
成することは周知である。
は論理ＡＮＤユニットとして機能し、端子Ｃを論理０に
固定した場合、この素子は論理ＮＯＲユニットとして機
能する。どのような２進論理も、ＮＯＴ素子と組み合わ
せることにより、この２つの論理機能の何れかにより構
成することは周知である。
【００３６】ＮＯＴ素子、即ち、インバータは、端子Ｂ
、Ｃの両方を単に０にセットすることによって得られ、
出力はＮＯＴ（Ａ）となる。もちろん、インバータの構
成には、３つの電極は必要ではなく、ＮＯＴ機能は、例
えば、図１における基本的なＣＨＩＮＴ装置から直接得
ることができる。
、Ｃの両方を単に０にセットすることによって得られ、
出力はＮＯＴ（Ａ）となる。もちろん、インバータの構
成には、３つの電極は必要ではなく、ＮＯＴ機能は、例
えば、図１における基本的なＣＨＩＮＴ装置から直接得
ることができる。
【００３７】当業者に認識できるように、上記の真理値
表は、従来のどんな論理要素の真理値表とも異なってお
り、従来技術によっては複数の論理素子の組合せによっ
てのみ得ることができるものである。従って本発明の素
子は、新規な論理要素を形成することができる。ここで
、この新規な要素を「ＮＯＲＡＮＤ」と呼ぶことにし、
ＮＯＲＡＮＤ要素については図５で示した回路記号を提
案する。
表は、従来のどんな論理要素の真理値表とも異なってお
り、従来技術によっては複数の論理素子の組合せによっ
てのみ得ることができるものである。従って本発明の素
子は、新規な論理要素を形成することができる。ここで
、この新規な要素を「ＮＯＲＡＮＤ」と呼ぶことにし、
ＮＯＲＡＮＤ要素については図５で示した回路記号を提
案する。
【００３８】上記の３入力ＮＯＲＡＮＤ要素は、図８に
示した汎用性のあるＮＯＲＡＮＤ論理要素を簡略化した
特定の実施例である。図８において、この論理要素は、
Ｎ個の入力端子（Ｎは２以上の整数である）と１つの出
力端子を有する。Ｘ１、Ｘ２、・・・Ｘｎは、０または
１のいずれかの値を有するＮ個のブール入力を意味し、
ｆ（Ｘ１、Ｘ２・・・Ｘｎ）は、入力Ｘ１、Ｘ２、・・
・Ｘｎに依存する ０または１の値を有するブール出力
である。
示した汎用性のあるＮＯＲＡＮＤ論理要素を簡略化した
特定の実施例である。図８において、この論理要素は、
Ｎ個の入力端子（Ｎは２以上の整数である）と１つの出
力端子を有する。Ｘ１、Ｘ２、・・・Ｘｎは、０または
１のいずれかの値を有するＮ個のブール入力を意味し、
ｆ（Ｘ１、Ｘ２・・・Ｘｎ）は、入力Ｘ１、Ｘ２、・・
・Ｘｎに依存する ０または１の値を有するブール出力
である。
【００３９】この汎用性のあるＮＯＲＡＮＤ論理要素に
より提供される論理機能は、次式のように定義すること
ができる。
より提供される論理機能は、次式のように定義すること
ができる。
【数１】
ここで、右辺の第１項は入力全体の論理ＡＮＤを表し、
第２項は入力全体の反転の論理ＡＮＤを表し、そして、
「＋」は論理ＯＲを意味する。
第２項は入力全体の反転の論理ＡＮＤを表し、そして、
「＋」は論理ＯＲを意味する。
【００４０】当業者に認識されるように、上式で定義さ
れる論理要素は、図９に記号的に示したように構成する
ことができる。この場合、論理要素９１はｎ入力ＡＮＤ
素子、論理素子９２はｎ入力ＮＯＲ素子、論理素子９３
は２入力ＯＲ素子である。
れる論理要素は、図９に記号的に示したように構成する
ことができる。この場合、論理要素９１はｎ入力ＡＮＤ
素子、論理素子９２はｎ入力ＮＯＲ素子、論理素子９３
は２入力ＯＲ素子である。
【００４１】図９から明らかなように、従来技術による
ＮＯＲＡＮＤ機能の構成では、３個の論理素子を必要と
し、信号は２つのゲート遅延を経験する。一方、本実施
例によるＮＯＲＡＮＤ素子は、単一の論理素子である。
ＮＯＲＡＮＤ機能の構成では、３個の論理素子を必要と
し、信号は２つのゲート遅延を経験する。一方、本実施
例によるＮＯＲＡＮＤ素子は、単一の論理素子である。
【００４２】従来技術によるＡＮＤ、ＮＯＲ、ＯＲなど
の論理素子は、一般には、複数の能動素子を必要とする
が、本実施例によるＮＯＲＡＮＤ素子は、単一の能動素
子で構成することができる。従って、本実施例による論
理素子からなる論理回路は、より少ない数のゲート遅延
とすることができ、等価な従来技術による等価な回路よ
りも面積が少なくてすむ。
の論理素子は、一般には、複数の能動素子を必要とする
が、本実施例によるＮＯＲＡＮＤ素子は、単一の能動素
子で構成することができる。従って、本実施例による論
理素子からなる論理回路は、より少ない数のゲート遅延
とすることができ、等価な従来技術による等価な回路よ
りも面積が少なくてすむ。
【００４３】例えば、２端子ＮＯＲＡＮＤ素子（１つの
入力端子を除き全ての入力端子が互いに電気的に接続さ
れているｎ端子（ｎ＞２）ＮＯＲＡＮＤ素子と等価であ
る）はＸＮＯＲ論理素子であり、例えば、２進加算器に
使用することができる。汎用性あるＮＯＲＡＮＤ素子に
ついての上記の定義は、ｎ＝２の場合には次式となる。
入力端子を除き全ての入力端子が互いに電気的に接続さ
れているｎ端子（ｎ＞２）ＮＯＲＡＮＤ素子と等価であ
る）はＸＮＯＲ論理素子であり、例えば、２進加算器に
使用することができる。汎用性あるＮＯＲＡＮＤ素子に
ついての上記の定義は、ｎ＝２の場合には次式となる。
【００４４】
【数２】
ここで、＋を丸で囲む印は、ＥＸＣＬＵＳＩＶＥ−ＯＲ
を意味する。従来の素子でＸＮＯＲ論理機能を実現する
には、一般的には、３個のゲートが必要であり、２ゲー
ト遅延が生じる。従って、従来技術によるＸＮＯＲ機能
の実現は、効率的でないが、本実施例による素子では非
常に簡単にかつ効率的に実現することができる。
を意味する。従来の素子でＸＮＯＲ論理機能を実現する
には、一般的には、３個のゲートが必要であり、２ゲー
ト遅延が生じる。従って、従来技術によるＸＮＯＲ機能
の実現は、効率的でないが、本実施例による素子では非
常に簡単にかつ効率的に実現することができる。
【００４５】２端子ＮＯＲＡＮＤ素子が２端子ＮＸＯＲ
素子と等価であったとしても、ｎ端子（ｎ＞２）ＮＯＲ
ＡＮＤ素子はｎ端子ＸＮＯＲ素子とは等価ではない。本
発明による全ての論理素子は、全ての入力が同一の論理
状態（１または０）である場合にのみその出力が論理１
となり、全ての入力が同一の論理状態にない場合には出
力は常に論理０となるという特性を有している。
素子と等価であったとしても、ｎ端子（ｎ＞２）ＮＯＲ
ＡＮＤ素子はｎ端子ＸＮＯＲ素子とは等価ではない。本
発明による全ての論理素子は、全ての入力が同一の論理
状態（１または０）である場合にのみその出力が論理１
となり、全ての入力が同一の論理状態にない場合には出
力は常に論理０となるという特性を有している。
【００４６】ＮＯＲＡＮＤ素子の少なくとも３つの入力
端子は論理的に同一のものであるが、このうち１つの端
子は制御端子として使用され、残りの端子は論理入力端
子として使用されることが多いと考える。
端子は論理的に同一のものであるが、このうち１つの端
子は制御端子として使用され、残りの端子は論理入力端
子として使用されることが多いと考える。
【００４７】本実施例による単一の３端子素子は、３つ
のチャネル接点のうち制御端子と呼ばれる１つの端子に
加えられたバイアスに依存して、論理ＡＮＤ又は論理Ｎ
ＯＲの何れかを構成することができる。
のチャネル接点のうち制御端子と呼ばれる１つの端子に
加えられたバイアスに依存して、論理ＡＮＤ又は論理Ｎ
ＯＲの何れかを構成することができる。
【００４８】この３端子素子には、複雑な論理の設計を
大いに簡単化し、どんな論理プロセスについてもゲート
遅延の数を大いに減少させることができるばかりでなく
、回路の論理ユニットの制御端子を再バイアスすること
により、または回路自体の内部作用により、論理回路の
簡単な再構成をも可能にするという利点がある。
大いに簡単化し、どんな論理プロセスについてもゲート
遅延の数を大いに減少させることができるばかりでなく
、回路の論理ユニットの制御端子を再バイアスすること
により、または回路自体の内部作用により、論理回路の
簡単な再構成をも可能にするという利点がある。
【００４９】図６は、本発明の一実施例による回路６０
の一部を示す。６６は適当な支持手段、６１０、６１１
、６１２は論理素子である。この論理素子６１０、６１
１、６１２は、本発明の素子からのみなる組み合わせ、
または一部が本発明の素子からなる組み合わせである。
の一部を示す。６６は適当な支持手段、６１０、６１１
、６１２は論理素子である。この論理素子６１０、６１
１、６１２は、本発明の素子からのみなる組み合わせ、
または一部が本発明の素子からなる組み合わせである。
【００５０】６２はＮＯＲＡＮＤ素子、６３０、６３１
、６３２、６３３は論理入力端子、６４はＮＯＲＡＮＤ
素子６２の制御端子、６５は出力端子である。図６は、
再プログラム可能論理回路を表している。
、６３２、６３３は論理入力端子、６４はＮＯＲＡＮＤ
素子６２の制御端子、６５は出力端子である。図６は、
再プログラム可能論理回路を表している。
【００５１】図７は、本発明の他の一実施例による回路
７０の一部を示す。７３は回路基板のような適当な支持
手段、７１０、７１１、７１２、７１３は論理素子であ
る。この論理素子７１０、７１１、７１２、７１３は、
本発明の素子からのみなる組み合わせ、または一部が本
発明の素子からなる組み合わせである。７４０、７４１
、７４２、７４３、７４４、７４５は論理入力端子、７
２はＮＯＲＡＮＤ素子、７５は出力端子である。図７は
、自己組織論理回路を示している。
７０の一部を示す。７３は回路基板のような適当な支持
手段、７１０、７１１、７１２、７１３は論理素子であ
る。この論理素子７１０、７１１、７１２、７１３は、
本発明の素子からのみなる組み合わせ、または一部が本
発明の素子からなる組み合わせである。７４０、７４１
、７４２、７４３、７４４、７４５は論理入力端子、７
２はＮＯＲＡＮＤ素子、７５は出力端子である。図７は
、自己組織論理回路を示している。
【００５２】当業者に理解されるように、もちろん再プ
ログラム可能、かつ自己組織の両方の機能を持つ論理回
路を設計することも可能であり、このような論理回路も
本発明に含まれる。
ログラム可能、かつ自己組織の両方の機能を持つ論理回
路を設計することも可能であり、このような論理回路も
本発明に含まれる。
【００５３】本発明による素子は、図３に示したような
電極構成を有する必要はない。図４に、最適な接点構成
の実施例を示す。図４において、基板１０の上には、コ
レクタ１１、その上には障壁層２２、この障壁層２２の
上にチャネル領域（エミッタ）１３がある。４０は導電
性の半導体キャップ層、４１は適当な接点を示す。
電極構成を有する必要はない。図４に、最適な接点構成
の実施例を示す。図４において、基板１０の上には、コ
レクタ１１、その上には障壁層２２、この障壁層２２の
上にチャネル領域（エミッタ）１３がある。４０は導電
性の半導体キャップ層、４１は適当な接点を示す。
【００５４】端子４２は出力端子であり、端子Ａ、Ｂは
入力端子、端子Ｃは制御端子である。なお、この制御端
子Ｃは、分割外側端子である必要はない。
入力端子、端子Ｃは制御端子である。なお、この制御端
子Ｃは、分割外側端子である必要はない。
【００５５】本実施例による素子は、ＧａＡｓ／ＡｌＧ
ａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を含む種々の
材料系で構成することができる。熱電子ではなく熱ホー
ルに基づくＲＳＴ素子は、Ｇｅ１ーｘＳｉｘ／Ｓｉ系で
構成される。このような系も、本発明による素子に使用
することができる。
ａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を含む種々の
材料系で構成することができる。熱電子ではなく熱ホー
ルに基づくＲＳＴ素子は、Ｇｅ１ーｘＳｉｘ／Ｓｉ系で
構成される。このような系も、本発明による素子に使用
することができる。
【００５６】現在、ＩｎＰに格子整合したＩｎＧａＡｓ
／ＩｎＡｌＡｓ系が特に好都合であると考える。これは
、その電子構造の特定の特徴のために、この材料系で構
成される素子は、Ｖｓｄ対Ｉｄ特性の山対谷の比が大き
く、低漏洩電流、高速度とすることができるからである
。
／ＩｎＡｌＡｓ系が特に好都合であると考える。これは
、その電子構造の特定の特徴のために、この材料系で構
成される素子は、Ｖｓｄ対Ｉｄ特性の山対谷の比が大き
く、低漏洩電流、高速度とすることができるからである
。
【００５７】これらの特徴には、伝導帯の不連続（△Ｅ
ｃ）が比較的大きく、ＩｎＧａＡｓの電子質量が比較的
小さく、ＩｎＧａＡｓの△ＥΓＬが△Ｅｃよりも実質的
に大きいことがある。ここで△ＥΓＬはＩｎＧａＡｓの
伝導帯におけるΓの谷とＬの谷の間におけるエネルギー
分離帯である。
ｃ）が比較的大きく、ＩｎＧａＡｓの電子質量が比較的
小さく、ＩｎＧａＡｓの△ＥΓＬが△Ｅｃよりも実質的
に大きいことがある。ここで△ＥΓＬはＩｎＧａＡｓの
伝導帯におけるΓの谷とＬの谷の間におけるエネルギー
分離帯である。
【００５８】次に、本発明による素子の実例について説
明する。第１の例では、半絶縁ＦｅドープのＩｎＰ（１
００）基板に、温度５００℃において従来のＭＢＥによ
る次のシーケンスでエピタキシャル半導体層を成長させ
た。すなわち、５００ｎｍのＩｎ０．５３Ｇａ０．４７
Ａｓを１０１９ｃｍ−３のドナー（Ｓｉ）濃度でドープ
し、コレクタ層とした。２００ｎｍ未ドープＩｎ０．５
２Ａ１０．４８Ａｓを障壁層とした。５０ｎｍのＩｎの
０．５３Ｇａ０．４７ＡｓをＳｉ（１ｘ１０１６ｃｍ−
３）で軽くドープし、チャネル層とした。３０ｎｍのＩ
ｎ０．５３Ｇａ０．４７ＡｓをＳｉドーパンド濃度１ｘ
１０２０ｃｍ−３でドープし、キャップ層とした。
明する。第１の例では、半絶縁ＦｅドープのＩｎＰ（１
００）基板に、温度５００℃において従来のＭＢＥによ
る次のシーケンスでエピタキシャル半導体層を成長させ
た。すなわち、５００ｎｍのＩｎ０．５３Ｇａ０．４７
Ａｓを１０１９ｃｍ−３のドナー（Ｓｉ）濃度でドープ
し、コレクタ層とした。２００ｎｍ未ドープＩｎ０．５
２Ａ１０．４８Ａｓを障壁層とした。５０ｎｍのＩｎの
０．５３Ｇａ０．４７ＡｓをＳｉ（１ｘ１０１６ｃｍ−
３）で軽くドープし、チャネル層とした。３０ｎｍのＩ
ｎ０．５３Ｇａ０．４７ＡｓをＳｉドーパンド濃度１ｘ
１０２０ｃｍ−３でドープし、キャップ層とした。
【００５９】次に、ＣＨＩＮＴ／ＮＥＲＦＥＴ３端子素
子は、フォトリソグラフィ及びＨ３ＰＯ４：Ｈ２Ｏ２：
Ｈ２Ｏでのエッチングからなる従来の半導体製造技術に
より形成された。この処理ステップには、ソース領域と
ドレイン領域を形成するためのキャップ層を貫通する「
溝」の形成、図４に示したようにるコレクタまでの深い
溝の形成が含まれている。
子は、フォトリソグラフィ及びＨ３ＰＯ４：Ｈ２Ｏ２：
Ｈ２Ｏでのエッチングからなる従来の半導体製造技術に
より形成された。この処理ステップには、ソース領域と
ドレイン領域を形成するためのキャップ層を貫通する「
溝」の形成、図４に示したようにるコレクタまでの深い
溝の形成が含まれている。
【００６０】この前者の溝の幅は、素子により０．６μ
ｍから１．２μｍであり、エミッタの幅は、２５μｍか
ら７５μｍである。溝のエッチングの後、チャネル領域
の露出部分は、表面電位により移動性の電荷キャリアが
欠乏している。従って、この層の導電率は、反転層を誘
導するコレクタに加えられた正の電圧に依存する。
ｍから１．２μｍであり、エミッタの幅は、２５μｍか
ら７５μｍである。溝のエッチングの後、チャネル領域
の露出部分は、表面電位により移動性の電荷キャリアが
欠乏している。従って、この層の導電率は、反転層を誘
導するコレクタに加えられた正の電圧に依存する。
【００６１】溝のエッチングに続いて、金属接点（Ａｕ
ーＧｅ）がキャップ層上及び露出したコレクタ領域上に
形成され、室温と、液体ヘリウム温度位の低い温度にお
いてチャネルとコレクタに非合金オーミック接触が生じ
た。このように製造された多くの素子の電気特性を、従
来の方法により測定した。これらの素子の１つは、図２
のＶｓｄーＩｃ曲線を示した。
ーＧｅ）がキャップ層上及び露出したコレクタ領域上に
形成され、室温と、液体ヘリウム温度位の低い温度にお
いてチャネルとコレクタに非合金オーミック接触が生じ
た。このように製造された多くの素子の電気特性を、従
来の方法により測定した。これらの素子の１つは、図２
のＶｓｄーＩｃ曲線を示した。
【００６２】上述の実例の構造と同一の多層半導体構造
が、以上に説明した方法により製造された。従来技術に
より、図４に示す素子が多数形成されるように、この構
造がパターン化された。得られた素子では、キャップ層
の領域間の溝は、約１μｍの幅で、約５０μｍの長さで
あった。
が、以上に説明した方法により製造された。従来技術に
より、図４に示す素子が多数形成されるように、この構
造がパターン化された。得られた素子では、キャップ層
の領域間の溝は、約１μｍの幅で、約５０μｍの長さで
あった。
【００６３】端子Ａ、Ｂ、２つ端子Ｃ及び出力端子を電
気的に接触する手段が設けられた。適当な電圧源をデプ
リーションモード型のトランジスタを介して出力端子に
接続した後、この装置は試験され、表１の性能があると
いうことが分かった。スイッチング時間は、１マイクロ
秒より小さいことが分かった。
気的に接触する手段が設けられた。適当な電圧源をデプ
リーションモード型のトランジスタを介して出力端子に
接続した後、この装置は試験され、表１の性能があると
いうことが分かった。スイッチング時間は、１マイクロ
秒より小さいことが分かった。
【００６４】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、これらは、いずれも本発明の技
術的範囲に包含される。
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、これらは、いずれも本発明の技
術的範囲に包含される。
【発明の効果】 以上述べたように、本発明によれば
、単一の能動素子のみからなる論理素子により複数の論
理機能を実現でき、素子の数及びゲートの遅れの数が減
少でき、経済性の向上が達成できた。
、単一の能動素子のみからなる論理素子により複数の論
理機能を実現でき、素子の数及びゲートの遅れの数が減
少でき、経済性の向上が達成できた。
【図１】従来技術によるＲＳＴ素子の構造を示す図であ
る。
る。
【図２】従来技術によるＲＳＴ素子の電気特性の例を示
す図である。
す図である。
【図３】本発明の一実施例による素子の接点構成を示す
平面図である。
平面図である。
【図４】本発明の一実施例による素子の構造を示す図で
ある。
ある。
【図５】本発明の一実施例によるＮＯＲＡＮＤ論理素子
の回路記号を示す図である。
の回路記号を示す図である。
【図６】本発明の一実施例による再プログラム可能論理
回路の構成を示す図である。
回路の構成を示す図である。
【図７】本発明の一実施例による自己組織論理回路の構
成を示す図である。
成を示す図である。
【図８】本発明の一実施例による汎用性のあるＮＯＲＡ
ＮＤ論理素子をに示す図である。
ＮＤ論理素子をに示す図である。
【図９】本発明の一実施例による汎用ＮＯＲＡＮＤ素子
により実現される論理機能を示す図である。
により実現される論理機能を示す図である。
【図１０】本発明の一実施例による素子と抵抗手段およ
び電圧源との組合せを示す図である。
び電圧源との組合せを示す図である。
１０ 半絶縁基板
１１ コレクタ領域
１２ 障壁領域
１３ エミッタ領域
１４，１４’ チャンネル接点
１５ コレクタ接点
１７ 伝導帯端
１８ 電子
２２ 障壁層
３０，３１，３２ エミッタ接点
４０ 半導体キャップ層
４１ 接点
４２ 出力端子
６０，７０ 回路
６２，７２ ＮＯＲＡＮＤ素子
６４ 制御端子
６５ 出力端子
６６，７３ 支持手段
Ａ，Ｂ 入力端子
Ｃ 制御端子
１０１ エミッタ
１０２ 障壁
１０３ コレクタ
１０５ 出力端子
１０６ 負荷抵抗
１０７ 電圧源
６１０，６１１，６１２，７１０，７１３ 論理素子
６３０，６３１，６３２，６３３，７４０，７４１
論理入力端子
６３０，６３１，６３２，６３３，７４０，７４１
論理入力端子
Claims (10)
- 【請求項１】 複数の入力端子と、この各入力端子と
関連する出力端子とを有し、この出力端子が第１の論理
０の電気状態と第２の論理１の電気状態となる論理素子
からなる電子論理装置において、前記論理素子が、少な
くとも２つの入力端子を有し、かつＮＯＴ素子以外の論
理素子であり、この論理素子が単一の能動電子素子から
なることを特徴とする電子論理装置。 - 【請求項２】 全ての入力端子が論理１である場合ま
たは全ての入力端子が論理０である場合に出力端子が論
理１であり、かつ入力端子が論理１と論理０の他のすべ
ての組合せの場合に出力端子が論理０となることを特徴
とする請求項１記載の電子論理装置。 - 【請求項３】 論理素子が３つの入力端子を有するこ
とを特徴とする請求項２記載の電子論理装置。 - 【請求項４】 論理素子の出力端子の電気状態に応答
する手段を有することを特徴とする請求項１記載の電子
論理装置。 - 【請求項５】 各々が２つの入力端子と１つの出力端
子とを有し、少なくとも１つの論理素子の出力端子が少
なくとも１つの他の所定の機能をもつ論理素子の入力端
子に接続された複数の電子論理素子と、前記論理素子の
うちの少なくとも１つの論理素子の少なくとも１つの入
力端子に信号を提供する手段と、出力信号を提供する手
段とを有する電子論理装置において、少なくとも第１の
論理機能及び第２の論理機能を有する再プログラム可能
論理素子を有し、この再プログラム可能論理素子がその
端子に接続された電気的手段により第１の論理機能と第
２の論理機能にそれぞれ関連する状態間で切り換え可能
であることを特徴とする電子論理装置。 - 【請求項６】 再プログラム可能な論理素子が３つの
入力端子を有し、電気的手段が前記３つの入力端子の１
つに接続されていることを特徴とする請求項５記載の電
子論理装置。 - 【請求項７】 電気的手段が再プログラム可能な論理
素子以外の一つ以上の論理素子を有し、再プログラム可
能な論理素子により実行されるべき論理機能が複数の論
理素子のうちの一つ以上の論理素子により決定されるこ
とを特徴とする請求項５記載の電子論理装置。 - 【請求項８】 出力信号に応答する手段を有すること
を特徴とする請求項５記載の電子論理装置。 - 【請求項９】 ａ）エミッタ領域、障壁領域、コレク
タ領域が順に第１の方向に空間的に連続して設けられ、
障壁領域がエミッタ領域とコレクタ領域との間にポテン
シャル障壁を形成するに適した構成を有する３つの半導
体領域と、 ｂ） コレクタ領域に電気的に接触しない互いに離れ
て設けられたエミッタ領域への第１及び第２の電気接点
と、 ｃ） コレクタ領域への電気接点と、ｄ） 第１と
第２の電気接点から離れて設けられ、かつコレクタ領域
に電気的に接触しないエミッタ領域への第３の電気接点
とを有することを特徴とする半導体装置。 - 【請求項１０】 第１、第２、第３の接点のうちどの
２つの接点に電圧Ｖｓｄが与えられているかに関係なく
、かつ第１、第２、第３の接点のうちの２つの部材に残
りの接点が接続されているかに関係なく，コレクタ領域
の接点を通る電流Ｉｓｕｂがほぼ同一となるように第１
の接点と第２の接点と第３の接点とが構成されているこ
とを特徴とする請求項９記載の半導体装置。
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