JPH02172273A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02172273A JPH02172273A JP63325825A JP32582588A JPH02172273A JP H02172273 A JPH02172273 A JP H02172273A JP 63325825 A JP63325825 A JP 63325825A JP 32582588 A JP32582588 A JP 32582588A JP H02172273 A JPH02172273 A JP H02172273A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＣＭＯＳタ
イプのメモリセルで構成したＳＲＡＭを有する半導体集
積回路装置に適用して有効な技術である。
イプのメモリセルで構成したＳＲＡＭを有する半導体集
積回路装置に適用して有効な技術である。
０ＭＯ８型のＳＲＡＭのメモリセルは２個のｎチャネル
駆動用ＭＩＯ８ＦＥＴと２個のｐチャネル負荷用ＭＩＳ
ＦＥＴからなるインバータ回路をそれぞれ交差接続して
成るフリップフロップ回路と、このフリップフロップ回
路の２つの記憶ノードに接続されているｎチャネルの転
送用ＭＩＳＦＥＴで構成されており、フリップフロップ
回路には電源電圧ＶＣＣと接地電位が供給されており、
各々の転送用ＭＩ ５ＦＥＴのドレインには１対のデー
タ巌が接続されており、共通ゲートはワード線となりて
いる。このようなＳＲＡＭのメそリセルの動作はよく知
られているように、ワード線な立ち上げ、転送用ＭＩＳ
ＦＥＴを介してデータ線から′″Ｈｉｇｈ”またはＬｏ
ｗ″の情報を記憶ノードに記憶させたり、逆に記憶ノー
ドの状態を読み出すことによりスタテック記憶装置とし
て機能している。なおこのような０Ｍ０８回路を有する
ＳＲＡＭのメモリセルは待期時はＭＩ ５ＦＥＴのリー
ク′嬢流がメモリセルに流れるだけできわめて消費電力
が低いという特徴を有している。
駆動用ＭＩＯ８ＦＥＴと２個のｐチャネル負荷用ＭＩＳ
ＦＥＴからなるインバータ回路をそれぞれ交差接続して
成るフリップフロップ回路と、このフリップフロップ回
路の２つの記憶ノードに接続されているｎチャネルの転
送用ＭＩＳＦＥＴで構成されており、フリップフロップ
回路には電源電圧ＶＣＣと接地電位が供給されており、
各々の転送用ＭＩ ５ＦＥＴのドレインには１対のデー
タ巌が接続されており、共通ゲートはワード線となりて
いる。このようなＳＲＡＭのメそリセルの動作はよく知
られているように、ワード線な立ち上げ、転送用ＭＩＳ
ＦＥＴを介してデータ線から′″Ｈｉｇｈ”またはＬｏ
ｗ″の情報を記憶ノードに記憶させたり、逆に記憶ノー
ドの状態を読み出すことによりスタテック記憶装置とし
て機能している。なおこのような０Ｍ０８回路を有する
ＳＲＡＭのメモリセルは待期時はＭＩ ５ＦＥＴのリー
ク′嬢流がメモリセルに流れるだけできわめて消費電力
が低いという特徴を有している。
しかしながら、０ＭＯ８型のＳＲＡＭのメモリセルは、
合計６個のＭＩ ５ＦＥＴで１個のメモリセルを構成す
る為に、チップサイズが太き（なってしまうという問題
点がある。このような問題点を解決するために、スタッ
クド シーモス（Ｓ ｔａｅｋｅｄ ＣＭＯＳ ）と呼
ばれるメモリセルが、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｉ）ＥＶＩＣ
ＥＳ、ＶＯＬ、ＥＤ−３２，ｌ’に２ ＦＥＢＲＵＡ
ＲＹ １９８５．ｐ、２７３−２７７ に記載され
ている。この’ ５ｔａｃｋｅｄ ＣＭＯ８”と呼ばれ
るメモリセルは、フリップフロップ回路のＰチャンネル
の負荷用ＭＩＳＦＥＴをｎチャンネルの駆動用ＭＩＳＦ
ＥＴ上のポリシリコン膜に形成したものである。さらに
、このメモリセルについて第２４．２５図を用いて説明
すると、シリコン基板内に形成されたｎチャネルの駆動
用ＭＩＳＦＥＴのゲート電極３ｂの上部および１１１１
面は少なくとも薄い絶縁膜１４で覆われており、さらに
その上部および側面にはポリシリコン膜が設けられてお
り、上記ポリシリコン膜中にｐチャネルの負荷用ＭＩＳ
ＦＥＴのソース５ｅ、 ドレイン５ｂ、チャネル部５
ｄが形成されている。さらに上記ｐチャネルの負荷用Ｍ
ＩＳＦＥＴのゲート電極は、チャネル部５ｄの直下にあ
るｎチャンネルの駆動用ＭＩＳＦＥＴのゲート電極３ｂ
と共通であり、上記ｐチャンネルの負荷用ＭＩＳＦＥＴ
のチャネル部５ｄはｎチャンネルの駆動用ＭＩＳＦＥＴ
のゲート電極３ｂ上に形成されており、薄い絶縁膜１４
はｐチャネルＭＩＳＦＥＴのゲート絶縁膜となっている
。
合計６個のＭＩ ５ＦＥＴで１個のメモリセルを構成す
る為に、チップサイズが太き（なってしまうという問題
点がある。このような問題点を解決するために、スタッ
クド シーモス（Ｓ ｔａｅｋｅｄ ＣＭＯＳ ）と呼
ばれるメモリセルが、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｉ）ＥＶＩＣ
ＥＳ、ＶＯＬ、ＥＤ−３２，ｌ’に２ ＦＥＢＲＵＡ
ＲＹ １９８５．ｐ、２７３−２７７ に記載され
ている。この’ ５ｔａｃｋｅｄ ＣＭＯ８”と呼ばれ
るメモリセルは、フリップフロップ回路のＰチャンネル
の負荷用ＭＩＳＦＥＴをｎチャンネルの駆動用ＭＩＳＦ
ＥＴ上のポリシリコン膜に形成したものである。さらに
、このメモリセルについて第２４．２５図を用いて説明
すると、シリコン基板内に形成されたｎチャネルの駆動
用ＭＩＳＦＥＴのゲート電極３ｂの上部および１１１１
面は少なくとも薄い絶縁膜１４で覆われており、さらに
その上部および側面にはポリシリコン膜が設けられてお
り、上記ポリシリコン膜中にｐチャネルの負荷用ＭＩＳ
ＦＥＴのソース５ｅ、 ドレイン５ｂ、チャネル部５
ｄが形成されている。さらに上記ｐチャネルの負荷用Ｍ
ＩＳＦＥＴのゲート電極は、チャネル部５ｄの直下にあ
るｎチャンネルの駆動用ＭＩＳＦＥＴのゲート電極３ｂ
と共通であり、上記ｐチャンネルの負荷用ＭＩＳＦＥＴ
のチャネル部５ｄはｎチャンネルの駆動用ＭＩＳＦＥＴ
のゲート電極３ｂ上に形成されており、薄い絶縁膜１４
はｐチャネルＭＩＳＦＥＴのゲート絶縁膜となっている
。
そしてクリップ・フロップ回路の駆動用ＭＩＳＦＥＴは
共通ソースを形成しているｎ型不純物領域１ｅとドレイ
ンを形成しているｎ型不純物領域１ｃ、ｌｄおよびゲー
ト’１ｆｔ（極３ｂ、３ｃにより構成されている。また
、それぞれのゲート電極３ｂ。
共通ソースを形成しているｎ型不純物領域１ｅとドレイ
ンを形成しているｎ型不純物領域１ｃ、ｌｄおよびゲー
ト’１ｆｔ（極３ｂ、３ｃにより構成されている。また
、それぞれのゲート電極３ｂ。
３ｃは接続孔２ｂ、２ａを通して互いのドレイン側の不
純物領域に交差接続されている。さらに、それぞれの駆
動用ＭＩＳＦＥＴのドレインを形成しているｎ型不純物
領域１ｃ、ｌｄは、フリップフロップ回路に接続される
ｎチャネルの転送用ＭＩＳＦＥＴのソースと共通で、フ
リップフロップ回路の記憶ノードを構成しており、上記
転送用ＭＩ ５ＦＥＴは上記ソース不純物領域と共通ゲ
ート電極３ａおよびドレインを形成しているｎ型不純物
領域１ａ、Ｉｂにより構成されている。また、上記ｎ型
不純物領域１ａ、ｌｂには接続孔８ａ。
純物領域に交差接続されている。さらに、それぞれの駆
動用ＭＩＳＦＥＴのドレインを形成しているｎ型不純物
領域１ｃ、ｌｄは、フリップフロップ回路に接続される
ｎチャネルの転送用ＭＩＳＦＥＴのソースと共通で、フ
リップフロップ回路の記憶ノードを構成しており、上記
転送用ＭＩ ５ＦＥＴは上記ソース不純物領域と共通ゲ
ート電極３ａおよびドレインを形成しているｎ型不純物
領域１ａ、Ｉｂにより構成されている。また、上記ｎ型
不純物領域１ａ、ｌｂには接続孔８ａ。
８ｂを介してアルミニウム電極９ａ、９ｂに接続されて
いる。なお、共通グー）ＩＷ＆３ａはメモリ内のワード
線を構成し、アルミニウム電極９ａ。
いる。なお、共通グー）ＩＷ＆３ａはメモリ内のワード
線を構成し、アルミニウム電極９ａ。
９ｂはデータ線をそれぞれ構成している。また、ｐチャ
ネルの負荷用ＭＩＳＦＥＴのドレインを形成しているｐ
捜不純物が高濃度に添加された低抵抗ポリシリコン膜５
ａ、５ｂおよび駆動用ＭＩＳＦＥＴのゲート電極３ｂ、
３ｃ上にはそれぞれの領域が共通に露出されるような接
続孔８ｅ、８ｆが開孔され【おり、アルミニウム電極９
ｃ、９ｄによりポリシリコン膜５ａとゲート電極３ｂお
よびポリシリコン膜５ｂとゲート電極３Ｃがそれぞれ接
続されている。さらにｐチャネルの負荷用ＭＩＳＦＥＴ
のソースはｐ型の不純物が高濃度に添加された共通の低
抵抗ポリシリコン膜５ｅから成っており、電源電圧ＶＣ
Ｃが２つのｐチャネルの負荷用ＭＩＳＦＥＴのソースに
供給されている。また上記ｐチャネルＭＩＳＦＥＴのチ
ャネル部５ｃ。
ネルの負荷用ＭＩＳＦＥＴのドレインを形成しているｐ
捜不純物が高濃度に添加された低抵抗ポリシリコン膜５
ａ、５ｂおよび駆動用ＭＩＳＦＥＴのゲート電極３ｂ、
３ｃ上にはそれぞれの領域が共通に露出されるような接
続孔８ｅ、８ｆが開孔され【おり、アルミニウム電極９
ｃ、９ｄによりポリシリコン膜５ａとゲート電極３ｂお
よびポリシリコン膜５ｂとゲート電極３Ｃがそれぞれ接
続されている。さらにｐチャネルの負荷用ＭＩＳＦＥＴ
のソースはｐ型の不純物が高濃度に添加された共通の低
抵抗ポリシリコン膜５ｅから成っており、電源電圧ＶＣ
Ｃが２つのｐチャネルの負荷用ＭＩＳＦＥＴのソースに
供給されている。また上記ｐチャネルＭＩＳＦＥＴのチ
ャネル部５ｃ。
５ｄは駆動用ＭＩＳＦＥＴのゲート電極３Ｃ２３ｄ上に
それぞれ配置されている。
それぞれ配置されている。
本発明者の検討によれば、前記メモリセルには、次のよ
うな問題点があることが判明した。
うな問題点があることが判明した。
まず、シリコン基板内に形成されているｎチャネルの、
駆動用ＭＩ ５ＦＥＴのゲート電極と積層化されている
ｐチャネルの負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔのゲート電
極は共有されているために、ｐチャネルの負荷用ＭＩＳ
ＦＥＴのチャネル部は必ず、駆動用ＭＩＳＦＥＴのゲー
ト電極上に配置しなければならない。従ってメモリセル
をレイアウトする場合の自由度が小さくなるために効率
的にメモリセル面積を縮小することができないことが問
題でありた。
駆動用ＭＩ ５ＦＥＴのゲート電極と積層化されている
ｐチャネルの負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔのゲート電
極は共有されているために、ｐチャネルの負荷用ＭＩＳ
ＦＥＴのチャネル部は必ず、駆動用ＭＩＳＦＥＴのゲー
ト電極上に配置しなければならない。従ってメモリセル
をレイアウトする場合の自由度が小さくなるために効率
的にメモリセル面積を縮小することができないことが問
題でありた。
さらに、駆動用ＭＩＳＦＥＴのゲート電極上に薄い絶謙
膜を形成するためにはゲート電極の材料が限定される場
合があり、メモリの動作速度を速くするために必要なタ
ングステンやモリブデンなどの高融点金属やそれらのシ
リサイドなどの表面に薄い絶縁膜を形成することは困難
であり現実的にはこれらの低抵抗材料を使用できないと
いう問題もありた。また、積層化されたｐチャネルＭＩ
ＳＦＥＴの駆動能力はシリコン基板内に作成したｐチャ
ネルＭＩＳＦＥＴに比べて小さいことがこれまで報告さ
れており、例えばポリシリコンを用いたｐチャネルＭＯ
８）ランジスタ内のホールの易動度は１０ｉ／Ｖ−３８
度である。このような駆動能力の低い負荷用ＭＩＳＦＥ
Ｔを有するスタテックメモリでは以下のような問題があ
った。すなわち、メモリセル内の封止に用いるレジン等
の材料やアルミニウム等の配線材料の中に微量に含まれ
ているウラニウムυやトリウム（Ｔｈ）が崩壊するとき
に発生するα線がメモリセル内の′″Ｈ１ｇｈ”状態に
ある記憶ノード部に入射すると、α線の飛程に溢って電
子−正孔対が発生し、空乏層の電界により引き寄せられ
記憶ノードの電位を変動させ。
膜を形成するためにはゲート電極の材料が限定される場
合があり、メモリの動作速度を速くするために必要なタ
ングステンやモリブデンなどの高融点金属やそれらのシ
リサイドなどの表面に薄い絶縁膜を形成することは困難
であり現実的にはこれらの低抵抗材料を使用できないと
いう問題もありた。また、積層化されたｐチャネルＭＩ
ＳＦＥＴの駆動能力はシリコン基板内に作成したｐチャ
ネルＭＩＳＦＥＴに比べて小さいことがこれまで報告さ
れており、例えばポリシリコンを用いたｐチャネルＭＯ
８）ランジスタ内のホールの易動度は１０ｉ／Ｖ−３８
度である。このような駆動能力の低い負荷用ＭＩＳＦＥ
Ｔを有するスタテックメモリでは以下のような問題があ
った。すなわち、メモリセル内の封止に用いるレジン等
の材料やアルミニウム等の配線材料の中に微量に含まれ
ているウラニウムυやトリウム（Ｔｈ）が崩壊するとき
に発生するα線がメモリセル内の′″Ｈ１ｇｈ”状態に
ある記憶ノード部に入射すると、α線の飛程に溢って電
子−正孔対が発生し、空乏層の電界により引き寄せられ
記憶ノードの電位を変動させ。
この結果電位変動が７リツプ７０ツブの反転に十分な値
であればメモリの情報が破壊される。これがソフトエラ
ーと呼ばれる現象であり、すべてのＭＩＳＦＥＴがシリ
コン基板内に形成されている従来の完全０ＭＯ８型のＳ
ＲＡＭのメモリセルではｐチャネル負荷用ＭＩＳＦＥＴ
の駆動能力を示すホールの易動度は２００ｉ／ＶＳ以上
あり、記憶ノードの電位変動に追従して記憶ノードに電
流を供給することができた。ところが積層化されたｐチ
ャネルＭＩＳＦＥＴを用いたＳＲＡＭのメモリセルでは
前記のようにｔ流駆動能力が小さく、記憶ノードの電位
変動に対して情報が破壊されるまでの間に十分な電流を
記憶ノードに供給できない、また、記憶ノード部には駆
動用ＭＩ ５ＦＥＴのドレイン部に形成されているＰ−
Ｎ接合部の容量や、ゲート容量によりある程度の電荷が
蓄えられており、記憶ノードの電位変動をこの電荷の補
給により回復できれば問題ないが、高集積化されたメモ
リセルではセル面積が小さい為、前述のＰ−Ｎ接合部の
容量やゲート容量も小さいので蓄えられている電荷が小
さく、さらに、ＰチャンネルＭＩ ５ＦＥＴの電流駆動
能力も小さい為記憶ノードに十分な電荷が補給できず、
この結果、メモリセルの情頼が破壊されてしまうという
問題がある。
であればメモリの情報が破壊される。これがソフトエラ
ーと呼ばれる現象であり、すべてのＭＩＳＦＥＴがシリ
コン基板内に形成されている従来の完全０ＭＯ８型のＳ
ＲＡＭのメモリセルではｐチャネル負荷用ＭＩＳＦＥＴ
の駆動能力を示すホールの易動度は２００ｉ／ＶＳ以上
あり、記憶ノードの電位変動に追従して記憶ノードに電
流を供給することができた。ところが積層化されたｐチ
ャネルＭＩＳＦＥＴを用いたＳＲＡＭのメモリセルでは
前記のようにｔ流駆動能力が小さく、記憶ノードの電位
変動に対して情報が破壊されるまでの間に十分な電流を
記憶ノードに供給できない、また、記憶ノード部には駆
動用ＭＩ ５ＦＥＴのドレイン部に形成されているＰ−
Ｎ接合部の容量や、ゲート容量によりある程度の電荷が
蓄えられており、記憶ノードの電位変動をこの電荷の補
給により回復できれば問題ないが、高集積化されたメモ
リセルではセル面積が小さい為、前述のＰ−Ｎ接合部の
容量やゲート容量も小さいので蓄えられている電荷が小
さく、さらに、ＰチャンネルＭＩ ５ＦＥＴの電流駆動
能力も小さい為記憶ノードに十分な電荷が補給できず、
この結果、メモリセルの情頼が破壊されてしまうという
問題がある。
本発明の目的は、メモリセルをレイアウトする場合の自
由度が大きいメモリセル構造を有するＳＲＡＭを提供す
ることにある。
由度が大きいメモリセル構造を有するＳＲＡＭを提供す
ることにある。
本発明の他の目的は、高速動作を可能にしたＳＲＡＭを
提供することにある。
提供することにある。
本発明の他の目的は、ソフトエラーに対して強いメモリ
セルを有するＳＲＡＭを提供することにある。
セルを有するＳＲＡＭを提供することにある。
〔発明を解決するだめの手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１） ＣＭ ＯＳタイプのＳＲＡＭのメモリセルに
おいて、駆動用ＭＩＳＦＥＴの上部に駆動用ＭＩＳＦＥ
Ｔのゲート電極とは別のゲート電極を有する負荷用ＭＩ
ＳＦＥＴを設けた構造とする。
おいて、駆動用ＭＩＳＦＥＴの上部に駆動用ＭＩＳＦＥ
Ｔのゲート電極とは別のゲート電極を有する負荷用ＭＩ
ＳＦＥＴを設けた構造とする。
（２） ＣＭ ＯＳタイプのＳＲＡＭのメモリセルに
おいて、駆動用ＭＩＳＦＥＴのゲート電極と、それと同
時に形成される転送用ＭＩ ５ＦＥＴのゲート電極とを
シリサイド層を有する導電層とした構造とする。
おいて、駆動用ＭＩＳＦＥＴのゲート電極と、それと同
時に形成される転送用ＭＩ ５ＦＥＴのゲート電極とを
シリサイド層を有する導電層とした構造とする。
（３） ＣＭ ＯＳタイプのＳＲＡＭのメモリセルに
おいて、駆動用ＭＩＳＦＥＴの上部に形成された負荷用
ＭＩＳＦＥＴのゲート電極とソース・ドレイン領域をオ
ーバーラツプさせることによって等価的に保持ノードの
容量を大とした構造とする。
おいて、駆動用ＭＩＳＦＥＴの上部に形成された負荷用
ＭＩＳＦＥＴのゲート電極とソース・ドレイン領域をオ
ーバーラツプさせることによって等価的に保持ノードの
容量を大とした構造とする。
（４） ＣＭ ＯＳタイプのＳＲＡＭのメモリセルに
おいて、駆動用ＭＩ ５ＦＥＴのゲート電極の上部に、
絶縁膜を介し【負荷用ＭＩＢＦＥＴを形成した構造にお
いて、負荷用ＭＩ Ｓ Ｆ Ｅ Ｔはゲート電極を下ニ
シテチャンネル領域及びソース・ドレイン領域をゲート
電極の上部に位置させ、等価的に保持ノードの容量が大
となる構造とする。
おいて、駆動用ＭＩ ５ＦＥＴのゲート電極の上部に、
絶縁膜を介し【負荷用ＭＩＢＦＥＴを形成した構造にお
いて、負荷用ＭＩ Ｓ Ｆ Ｅ Ｔはゲート電極を下ニ
シテチャンネル領域及びソース・ドレイン領域をゲート
電極の上部に位置させ、等価的に保持ノードの容量が大
となる構造とする。
上述した手段（１）によれば、駆動用ＭＩＳＦＥＴのゲ
ート電極に対して、負荷用ＭＩＳＦＥＴのソース・ドレ
イン及びチャンネル領域をほとんど制約なしにレイアウ
トできるので、レイアウトの自由度を大とすることがで
きる。
ート電極に対して、負荷用ＭＩＳＦＥＴのソース・ドレ
イン及びチャンネル領域をほとんど制約なしにレイアウ
トできるので、レイアウトの自由度を大とすることがで
きる。
また、上述した手段（２）によれば、転送用ＭＩＳＦＥ
Ｔのグー）ｋ極をシリサイド、Ｉｎで構成でき、転送用
ＭＩＳＦＥＴのゲート電極と一体に形成されるワード線
の抵抗を低減できるので、情報の読み田し、書き込み動
作を高速で行うことができる。
Ｔのグー）ｋ極をシリサイド、Ｉｎで構成でき、転送用
ＭＩＳＦＥＴのゲート電極と一体に形成されるワード線
の抵抗を低減できるので、情報の読み田し、書き込み動
作を高速で行うことができる。
また、上述した手段（３）によれば、負荷用ＭＩＳＦＥ
Ｔのゲート電極とソース・ドレイン領域とが重なること
によって構成される容量により、情報保持ノードに接続
された容量を大きくすることができる。
Ｔのゲート電極とソース・ドレイン領域とが重なること
によって構成される容量により、情報保持ノードに接続
された容量を大きくすることができる。
さらに、上述した手段（４）によれば、駆動用ＭＩＳＦ
ＥＴのゲート電極と負荷用ＭＩ Ｓ Ｆ Ｅ Ｔのゲー
ト電極とを絶縁膜を介し【対向して配置することにより
、両ゲート電極間に各音を設げることにより、情報保持
ノードに接続された容量を大きくすることができる。
ＥＴのゲート電極と負荷用ＭＩ Ｓ Ｆ Ｅ Ｔのゲー
ト電極とを絶縁膜を介し【対向して配置することにより
、両ゲート電極間に各音を設げることにより、情報保持
ノードに接続された容量を大きくすることができる。
本発明の実施ガニであるＳＲＡＭのメモリセルを第３図
（等価回路崗）で示す。
（等価回路崗）で示す。
第３図に示すように、ＳＲＡＭのメモリセルは、相補性
データ線ＤＬ、ＤＬとワード線ＷＬとの交差部に配電さ
れている。相補性データｍＤＬは行方向に延在している
。ワードｌｔＭＷＬは列方向に延在している。
データ線ＤＬ、ＤＬとワード線ＷＬとの交差部に配電さ
れている。相補性データｍＤＬは行方向に延在している
。ワードｌｔＭＷＬは列方向に延在している。
前記メモリセルは、７リツグフロツプ回路とその一対の
入出力端子に一方の半導体領域が夫々接続された２個の
転送用ＭＩ ５ＦＥＴＱｔ１及びＱｔ、で構成されてい
る。
入出力端子に一方の半導体領域が夫々接続された２個の
転送用ＭＩ ５ＦＥＴＱｔ１及びＱｔ、で構成されてい
る。
前記転送用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ｌｙ Ｑ
ｔｔの夫々はｎチャネル型で構成されている。転送用
ＭＩＳＦＥＴＱｔ、、Ｑｔ、の夫々の他方の半導体領域
は相補性データ線ＤＬに接続されている。転送用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ｔ ｐ Ｑ ｔ ＊の夫々
のゲート′Ｆ４．極はワード線ＷＬに接続されている。
ｔｔの夫々はｎチャネル型で構成されている。転送用
ＭＩＳＦＥＴＱｔ、、Ｑｔ、の夫々の他方の半導体領域
は相補性データ線ＤＬに接続されている。転送用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ｔ ｐ Ｑ ｔ ＊の夫々
のゲート′Ｆ４．極はワード線ＷＬに接続されている。
クリップフロツブ回路は情報蓄積部（情報蓄積ノード部
を有する）として構成されている。クリップフロック回
路は、２個の駆動用ＭＩＳＦＥＴＱ ｄ を及びＱｄ、
と２個の負荷用ＭＩＳＦＥＴＱｐｔ及びＱｐｔとで構成
されている。駆動用ＭＩＳＦＥＴＱｄ、及びＱｄ、はｎ
チャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ１及び
Ｑｐ８はｐチャネル型で構成されている。つまり、クリ
ップフロツブ回路は完全ＣＭＯ８で構成されている。
を有する）として構成されている。クリップフロック回
路は、２個の駆動用ＭＩＳＦＥＴＱ ｄ を及びＱｄ、
と２個の負荷用ＭＩＳＦＥＴＱｐｔ及びＱｐｔとで構成
されている。駆動用ＭＩＳＦＥＴＱｄ、及びＱｄ、はｎ
チャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ１及び
Ｑｐ８はｐチャネル型で構成されている。つまり、クリ
ップフロツブ回路は完全ＣＭＯ８で構成されている。
駆動用ＭＩＳＦＥＴＱｄｒ 、Ｑｄｔの夫々のソース領
域は基準電圧Ｖ８８に接続されている。基準電圧Ｖ８８
は、例えば回路の接地電位Ｏ（Ｖ）である。
域は基準電圧Ｖ８８に接続されている。基準電圧Ｖ８８
は、例えば回路の接地電位Ｏ（Ｖ）である。
駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域は、負荷用Ｍ
Ｉ ５ＦＥＴＱＰｔのドレイン領域、転送用Ｍ Ｉ Ｓ
Ｆ、 Ｅ Ｔ Ｑ ｌｘの一方の半導体領域、駆動用
ＭＩＳＦＥＴＱｄ、のゲート電極及び負荷珀ＭＩＳＦＥ
ＴＱｐ、のゲー）Ｘ極に接続されている。
Ｉ ５ＦＥＴＱＰｔのドレイン領域、転送用Ｍ Ｉ Ｓ
Ｆ、 Ｅ Ｔ Ｑ ｌｘの一方の半導体領域、駆動用
ＭＩＳＦＥＴＱｄ、のゲート電極及び負荷珀ＭＩＳＦＥ
ＴＱｐ、のゲー）Ｘ極に接続されている。
駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ＊のドレイン
領域は、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ） ｔ
のドレイン領域、転送用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｔ ｔの一方の半導体領域、駆動用ＭＩ ５ＦＥＴＱｄ
、のゲート電極及び負荷用ＭＩＳＦＥＴＱＰＩのゲート
電極に接続されている。
領域は、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ） ｔ
のドレイン領域、転送用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｔ ｔの一方の半導体領域、駆動用ＭＩ ５ＦＥＴＱｄ
、のゲート電極及び負荷用ＭＩＳＦＥＴＱＰＩのゲート
電極に接続されている。
負荷用ＭＩＳＦＥＴＱｐ□＊、ＱＰ＊の夫々のソース領
域は電源電圧ＶＣＣに接続されている。電源電圧ＶＣＣ
は、例えば回路の動作電圧５〔Ｖ〕である。
域は電源電圧ＶＣＣに接続されている。電源電圧ＶＣＣ
は、例えば回路の動作電圧５〔Ｖ〕である。
次に、このよ５ＫｍｆｆされるＳＲＡＭの具体的なメモ
リセルの構造について、第２図（平面図）及び第１図（
第′２図の■−■切断線で切った断面図）を用いて簡単
に説明する。
リセルの構造について、第２図（平面図）及び第１図（
第′２図の■−■切断線で切った断面図）を用いて簡単
に説明する。
前記メモリセルは、第１図及び第２図に示すように、単
結晶珪素からなるｎ−型半導体基板２１の主面部に形成
されたｐ−型ウェル領域２２の主面部に設けられている
。９示しないが、ｐ−壓ウエル領域２２と異なる領域に
おいて、半導体基板２１の主面部にはｎ″″城ウェル領
域が設けられている。メモリセル間或はメモリセルな構
成する各素子間において、ウェル領域２２の主面にはフ
ィールド絶縁膜２３及びｐ型チャネルストッパ領域２４
が設けられている。フィールド絶縁膜２３゜チャネルス
トッパ領域２４の夫々は、メモリセル間或はメモリセル
を構成する素子間を電気的に分離するように構成されて
いる。
結晶珪素からなるｎ−型半導体基板２１の主面部に形成
されたｐ−型ウェル領域２２の主面部に設けられている
。９示しないが、ｐ−壓ウエル領域２２と異なる領域に
おいて、半導体基板２１の主面部にはｎ″″城ウェル領
域が設けられている。メモリセル間或はメモリセルな構
成する各素子間において、ウェル領域２２の主面にはフ
ィールド絶縁膜２３及びｐ型チャネルストッパ領域２４
が設けられている。フィールド絶縁膜２３゜チャネルス
トッパ領域２４の夫々は、メモリセル間或はメモリセル
を構成する素子間を電気的に分離するように構成されて
いる。
メモリセルの転送用ＭＩＳＦＥＴＱｔ、、Ｑｔ。
の夫々は、第１図、第２図及び巣４図（所定の製造工程
における平面図）で示すように、フィールド絶縁膜２３
及びチャネルストッパ領域２４で囲まれた領域内におい
て、ウェル領域２２の主面に構成されている。すなわち
、転送用ＭＩＳＦＥＴＱｔｌ？Ｑｔ！の夫々は、主に、
ウェル領域２２゜ゲート絶、禄膜２５．ゲート電極２７
．ソース領域及びドレイン領域である一対のｎ型半導体
領域２９及び一対のｎ＋型半導体領域３１で構成されて
いる。
における平面図）で示すように、フィールド絶縁膜２３
及びチャネルストッパ領域２４で囲まれた領域内におい
て、ウェル領域２２の主面に構成されている。すなわち
、転送用ＭＩＳＦＥＴＱｔｌ？Ｑｔ！の夫々は、主に、
ウェル領域２２゜ゲート絶、禄膜２５．ゲート電極２７
．ソース領域及びドレイン領域である一対のｎ型半導体
領域２９及び一対のｎ＋型半導体領域３１で構成されて
いる。
ウェル領域２２はチャネル形成領域として使用される。
ゲート絶縁膜２５はウェル領域２２の主面を酸化して形
成した酸化珪素膜で構成されている。
成した酸化珪素膜で構成されている。
転送用ＭＩＳＦＥＴＱｔ五ｙＱｔｔ及び駆動用ＭＩ ５
ＦＥＴＱｄｘ −Ｑｄｔのゲート電極２７は同一層でゲ
ート絶謙膜２５の所定の上部に構成されている。ゲート
電極２７は、多結晶珪素膜２７Ａの上部に高融点金属シ
リサイド膜（ＷＳ １． ）２７Ｂ′／Ｊ′−積層され
た複合膜で構成されている。多結晶珪素膜２７Ａは、Ｃ
ＶＤで堆積され、抵抗値を低減するｎｕ不純物（Ｐ又は
Ａｓ）が導入されている。高融点金属シリサイド膜２７
Ｂはスパッタ又はＣＶＤで堆積させている。この複合膜
で構成されたゲート電極２７は、多結晶珪素膜の単層に
比べて比抵抗値が小さく、動作速度の高速化を図ること
ができる。駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ｔ
ｐ Ｑ ｄ ｔのゲート絶縁膜と同時に形成される。
ＦＥＴＱｄｘ −Ｑｄｔのゲート電極２７は同一層でゲ
ート絶謙膜２５の所定の上部に構成されている。ゲート
電極２７は、多結晶珪素膜２７Ａの上部に高融点金属シ
リサイド膜（ＷＳ １． ）２７Ｂ′／Ｊ′−積層され
た複合膜で構成されている。多結晶珪素膜２７Ａは、Ｃ
ＶＤで堆積され、抵抗値を低減するｎｕ不純物（Ｐ又は
Ａｓ）が導入されている。高融点金属シリサイド膜２７
Ｂはスパッタ又はＣＶＤで堆積させている。この複合膜
で構成されたゲート電極２７は、多結晶珪素膜の単層に
比べて比抵抗値が小さく、動作速度の高速化を図ること
ができる。駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ｔ
ｐ Ｑ ｄ ｔのゲート絶縁膜と同時に形成される。
転送用ＭＩＳＦＥＴＱｔ、、Ｑｔ宜のゲート電極、すな
わちワード線を、抵抗値の小さい高融点金属シリサイド
膜を用いて形成しているので情報の読み出し、書き込み
動作の高速化を実現できる。また、ゲート電極２７は、
上層が宣融点金属シリサイド膜２７Ｂで構成されている
ので、ゲート電極２７の上層の多結晶珪素＠（３４及び
３７）に導入される不純物の導′亀型に関係なく、上層
の多結晶珪素膜との接続に際してはオーミック接続を行
うことができる。
わちワード線を、抵抗値の小さい高融点金属シリサイド
膜を用いて形成しているので情報の読み出し、書き込み
動作の高速化を実現できる。また、ゲート電極２７は、
上層が宣融点金属シリサイド膜２７Ｂで構成されている
ので、ゲート電極２７の上層の多結晶珪素＠（３４及び
３７）に導入される不純物の導′亀型に関係なく、上層
の多結晶珪素膜との接続に際してはオーミック接続を行
うことができる。
転送用ＭＩＳＦＥＴＱｔｓ ｓ Ｑｔｔの夫々のゲート
絶縁膜２７は、列方向に延在するワード線（ＷＬ）２７
と一体に構成されている。ワード線２７はフィールド絶
縁膜２３上に設けられている。
絶縁膜２７は、列方向に延在するワード線（ＷＬ）２７
と一体に構成されている。ワード線２７はフィールド絶
縁膜２３上に設けられている。
また、ゲート電極２７は、多結晶珪素膜２７Ａの上部に
前記以外の高融点金属シリサイド（ＭｏＳｉｔ＊Ｔａ５
ｉｌ、ＴｉＳｉ、）膜或は高融点金！Ａ （Ｍｏ、 Ｔ
ａ。
前記以外の高融点金属シリサイド（ＭｏＳｉｔ＊Ｔａ５
ｉｌ、ＴｉＳｉ、）膜或は高融点金！Ａ （Ｍｏ、 Ｔ
ａ。
Ｔｉ、Ｗ）膜を積／Ｎ した複合膜で構成してもよい。
また、ゲート電極２７は、多結晶珪素Ｍ、高融点金属膜
或は高融点金属シリサイド族の単層で構成してもよい。
或は高融点金属シリサイド族の単層で構成してもよい。
低不純物濃度の半導体領域２９は、高不紳物濃度の半導
体領域３１と一体に構成され、ウェル領域２２の主面部
においてチャネル形成領域側に設けられている。低不純
物濃度の半導体領域２９は、転送用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｔ ｓ ｓ Ｑ ｔ ！の夫々を所ｍｌＬ
Ｄ Ｄ （Ｌｉｇｈｔｌ）’ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造に構成するようになりている。低不純物濃度の
半導体領域２９はゲート′岨極２７に対して自己整合で
構成されている。
体領域３１と一体に構成され、ウェル領域２２の主面部
においてチャネル形成領域側に設けられている。低不純
物濃度の半導体領域２９は、転送用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｔ ｓ ｓ Ｑ ｔ ！の夫々を所ｍｌＬ
Ｄ Ｄ （Ｌｉｇｈｔｌ）’ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造に構成するようになりている。低不純物濃度の
半導体領域２９はゲート′岨極２７に対して自己整合で
構成されている。
高不純物濃度の半導体領域３１は、ゲート電極２７の側
壁に形成されたサイドウオールスペーサ３０に対して自
己整合で構成されている。
壁に形成されたサイドウオールスペーサ３０に対して自
己整合で構成されている。
メモリセルの駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ
ｔ ｐ Ｑ ｄｔの夫々は、前記転送用ＭＩＳＦＥＴＱ
ｔ、、Ｑｔ。
ｔ ｐ Ｑ ｄｔの夫々は、前記転送用ＭＩＳＦＥＴＱ
ｔ、、Ｑｔ。
の夫々と実質的に同様の構造で構成されている。
すなわち、駆動用ＭＩＳＦＥＴＱｄｚ 、Ｑｄｇの夫々
は、ウェル領域２２．ゲート絶縁膜２５．ゲート電極２
７．ソース領域及びドレイン領域である一対のｎ型半導
体領域２９及び一対のｎ＋型半纏体領域３１で構成され
ている。駆動用ＭＩＳＦＥＴＱｄ□＊Ｑｄｔの夫々はＬ
ＤＤ栴造で構成されている。
は、ウェル領域２２．ゲート絶縁膜２５．ゲート電極２
７．ソース領域及びドレイン領域である一対のｎ型半導
体領域２９及び一対のｎ＋型半纏体領域３１で構成され
ている。駆動用ＭＩＳＦＥＴＱｄ□＊Ｑｄｔの夫々はＬ
ＤＤ栴造で構成されている。
駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ｌのゲート電
極２７の延在する一端は、接続孔２６を通過し、ｎ 型
半導体領域２８を介在させ、転送用ＭＩＳＦＥＴＱｔ１
の一方の半導体領域３１に接続されている。
極２７の延在する一端は、接続孔２６を通過し、ｎ 型
半導体領域２８を介在させ、転送用ＭＩＳＦＥＴＱｔ１
の一方の半導体領域３１に接続されている。
同様に、駆動用ＭＩＳＦＥＴＱｄ、のゲート電極２７の
延在する一端は、接続孔２６を通過し、ｎ＋型半導体領
域２８を介在させ、転送用ＭＩＳＦＥＴＱｔ、の一方の
半導体領域３１に接続されている。接続孔２６はゲート
絶縁膜２５に形成されている。半導体領域２８は、ゲー
ト電極２７の下層の多結晶珪素＠２７Ａから接続孔２６
を通してウェル領域２２の主面部に拡散されたｎ型不純
物で構成されている。
延在する一端は、接続孔２６を通過し、ｎ＋型半導体領
域２８を介在させ、転送用ＭＩＳＦＥＴＱｔ、の一方の
半導体領域３１に接続されている。接続孔２６はゲート
絶縁膜２５に形成されている。半導体領域２８は、ゲー
ト電極２７の下層の多結晶珪素＠２７Ａから接続孔２６
を通してウェル領域２２の主面部に拡散されたｎ型不純
物で構成されている。
駆動用ＭＩＳＦＥＴＱｄ、のゲート電極２７の延在する
他端は、接続孔２６を通過し、ｎ＋壓半導体領域２８を
介在させ、駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域で
ある半導体領域３１に接続されている。駆動用ＭＩＳＦ
ＥＴＱｄ１のドレイン領域である半導体領域３１と転送
用ＭＩＳＦＥＴＱｔ、の一方の半導体領域３１とは一体
に構成されている。
他端は、接続孔２６を通過し、ｎ＋壓半導体領域２８を
介在させ、駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域で
ある半導体領域３１に接続されている。駆動用ＭＩＳＦ
ＥＴＱｄ１のドレイン領域である半導体領域３１と転送
用ＭＩＳＦＥＴＱｔ、の一方の半導体領域３１とは一体
に構成されている。
前記転送用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ｓ ｔ
Ｑ を意の夫々の他方の半導体領域３１には、眉間絶縁
膜３８に形成された接続孔３９を通して、データ線（Ｄ
Ｌ）４０が接続されている。データ線４０は層間絶縁膜
３８の上部を行方向に延在するよ５に構成されている。
Ｑ を意の夫々の他方の半導体領域３１には、眉間絶縁
膜３８に形成された接続孔３９を通して、データ線（Ｄ
Ｌ）４０が接続されている。データ線４０は層間絶縁膜
３８の上部を行方向に延在するよ５に構成されている。
データ線４０は、例えばアルミニウム膜か、マイグレー
シ冒ンを防止するＣｕ又は及びＳｌが添加されたアルミ
ニウム合金膜で構成する。
シ冒ンを防止するＣｕ又は及びＳｌが添加されたアルミ
ニウム合金膜で構成する。
駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄｔの夫々のソース領域
である半導体領域３１は基準′電圧Ｖ８１１が印加され
ている。この基準電圧ＶＳＳの供給は、ゲート電極２７
及びワード線２７と同一導電層、つまり、多結晶珪素１
１［２７Ａ及び高融点金属シリサイド１２７Ｂとからな
る複合膜で形成されかつ同一列方向に延在する基準電圧
配線によりて行われている。この基準電圧配線は、ゲー
ト絶縁膜２５に形成された接続孔２６を通して駆動用Ｍ
ＩＳＦＥＴＱｄｔ ＃ Ｑｄｔの夫々のソース領域であ
る半導体領域３１に接続されている。
である半導体領域３１は基準′電圧Ｖ８１１が印加され
ている。この基準電圧ＶＳＳの供給は、ゲート電極２７
及びワード線２７と同一導電層、つまり、多結晶珪素１
１［２７Ａ及び高融点金属シリサイド１２７Ｂとからな
る複合膜で形成されかつ同一列方向に延在する基準電圧
配線によりて行われている。この基準電圧配線は、ゲー
ト絶縁膜２５に形成された接続孔２６を通して駆動用Ｍ
ＩＳＦＥＴＱｄｔ ＃ Ｑｄｔの夫々のソース領域であ
る半導体領域３１に接続されている。
メモリセルの負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩ
５ＦＥＴＱｄ、の上部に構成されている。
５ＦＥＴＱｄ、の上部に構成されている。
負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｌは駆動用ＭＩ
ＳＦＥＴＱ ｄ ｓの上部に構成されている。すなわち
、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｌ ｔ Ｑ
Ｐ １の夫々は、主に、ゲート電極３４．ゲート絶縁膜
３５．チャネル形成領域３７Ａ、ドレイン領域３７Ｂ及
びソース領域３７Ｃで構成されている。
ＳＦＥＴＱ ｄ ｓの上部に構成されている。すなわち
、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｌ ｔ Ｑ
Ｐ １の夫々は、主に、ゲート電極３４．ゲート絶縁膜
３５．チャネル形成領域３７Ａ、ドレイン領域３７Ｂ及
びソース領域３７Ｃで構成されている。
第７図（所定の装造工程における平面図）に詳細に示す
ように、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｓのゲ
ート電極３４は、駆動用ＭＩ ｓＦＥ’ｒＱｃｔ、のゲ
ート電極２７の上部にそれを覆うように偶成されている
。ゲート電極３４とゲー）Ｍ極２７との間には層間絶縁
膜３２が設げられている。負荷用ＭＩＳＦＥＴＱｐｔの
ゲート電極３４は、層間絶縁膜３２に形成された接続孔
３３を通して駆動用ＭＩＳＦＥＴＱｄ１のゲート電極２
７の高融点金属シリサイドＭ２７Ｂの一１％ａＥに接続
されている。したがって、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｐｓのゲート電極３４は、ゲート電極２７を介
在させて駆動用ＭＩ ５ＦＥＴＱｄ、のドレイン領域で
ある半導体領域３１に接続されている。同様に、負荷用
ＭＩＳＦ Ｅ Ｔ Ｑ Ｐ ＊のゲート電極３４は、駆
動用ＭＩＳＦ Ｅ Ｔ Ｑ ｄ ｓのグー１．極２７の
上部にそれを覆うように構成されている。負荷用ＭＩＳ
ＦＥＴＱｐ、のゲート電極３４は、接続孔３３を通して
駆動用ＭＩＳＦＥＴＱｄ、のゲート電極２７の高融点金
属シリサイド膜２７Ｂの表面に接続される。
ように、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｓのゲ
ート電極３４は、駆動用ＭＩ ｓＦＥ’ｒＱｃｔ、のゲ
ート電極２７の上部にそれを覆うように偶成されている
。ゲート電極３４とゲー）Ｍ極２７との間には層間絶縁
膜３２が設げられている。負荷用ＭＩＳＦＥＴＱｐｔの
ゲート電極３４は、層間絶縁膜３２に形成された接続孔
３３を通して駆動用ＭＩＳＦＥＴＱｄ１のゲート電極２
７の高融点金属シリサイドＭ２７Ｂの一１％ａＥに接続
されている。したがって、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｐｓのゲート電極３４は、ゲート電極２７を介
在させて駆動用ＭＩ ５ＦＥＴＱｄ、のドレイン領域で
ある半導体領域３１に接続されている。同様に、負荷用
ＭＩＳＦ Ｅ Ｔ Ｑ Ｐ ＊のゲート電極３４は、駆
動用ＭＩＳＦ Ｅ Ｔ Ｑ ｄ ｓのグー１．極２７の
上部にそれを覆うように構成されている。負荷用ＭＩＳ
ＦＥＴＱｐ、のゲート電極３４は、接続孔３３を通して
駆動用ＭＩＳＦＥＴＱｄ、のゲート電極２７の高融点金
属シリサイド膜２７Ｂの表面に接続される。
したがって、負荷用ＭＩＳＦＥＴＱｐ！のゲート電極３
４は、転送用ＭＩ ５ＦＥＴＱｔ、の一方の半導体領域
３１と一体に構成された、駆動用ＭＩＳＦＥＴＱｄ！の
ドレイン領域である半導体領域３１に接続されている。
４は、転送用ＭＩ ５ＦＥＴＱｔ、の一方の半導体領域
３１と一体に構成された、駆動用ＭＩＳＦＥＴＱｄ！の
ドレイン領域である半導体領域３１に接続されている。
このゲート電極３４は抵抗値を低減する不純物が導入さ
れた多結晶珪素膜で構成されている。この多結晶珪素膜
にはｐ型不純物（Ｂ）が導入されている。ゲート電極３
４は、ｐ型不純物（Ｂ）が導入された多結晶珪素膜でゲ
ート電極３４を構成されており、寄生ダイオードの挿入
を避けるために、高融点金属シリサイド膜２７Ｂを介在
させて、半導体領域３１或はゲート電極２７に接続する
。ｐ型不純物が導入された多結晶珪素膜からなるゲーー
ト電極３４は、ｎ型ゲート電極の場合に比へて負荷用Ｍ
Ｉ Ｓ Ｆ ＥＴ Ｑ ｐｔ ｅ Ｑ ｐｔの夫々の
しきい値電圧を下げることができる。このしきい値′電
圧の低下は、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ
ｔ ＊ Ｑ ｐｔの夫々のチャネル形成領域３７Ａに導
入される不純物の導入量を低下させることができるので
、不純物の導入蓋を制御し易くなる。
れた多結晶珪素膜で構成されている。この多結晶珪素膜
にはｐ型不純物（Ｂ）が導入されている。ゲート電極３
４は、ｐ型不純物（Ｂ）が導入された多結晶珪素膜でゲ
ート電極３４を構成されており、寄生ダイオードの挿入
を避けるために、高融点金属シリサイド膜２７Ｂを介在
させて、半導体領域３１或はゲート電極２７に接続する
。ｐ型不純物が導入された多結晶珪素膜からなるゲーー
ト電極３４は、ｎ型ゲート電極の場合に比へて負荷用Ｍ
Ｉ Ｓ Ｆ ＥＴ Ｑ ｐｔ ｅ Ｑ ｐｔの夫々の
しきい値電圧を下げることができる。このしきい値′電
圧の低下は、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ
ｔ ＊ Ｑ ｐｔの夫々のチャネル形成領域３７Ａに導
入される不純物の導入量を低下させることができるので
、不純物の導入蓋を制御し易くなる。
また、ゲート電極３４Ｋｎ型不純物（Ａｓ又はＰ）を尋
人した場合、駆動用ＭＩ ５ＦＥＴＱｄ、。
人した場合、駆動用ＭＩ ５ＦＥＴＱｄ、。
Ｑｄ、の夫々のゲート電極２７又はｎ型半導体領域３１
との接続に際して、オーミック特性を損なうことはない
。
との接続に際して、オーミック特性を損なうことはない
。
また、本発明者の基碇研究の結果、１０００（Ａ）程度
或はそれ以上の膜厚でゲート電極３４を形成した場合、
駆動用ＭＩ ５ＦＥＴｄ１又はＱｄｔのゲート電極２７
からの電界効果によりてゲート電極３４（多結晶珪素膜
）の内部に空乏層が形成され、ゲート電極２７からの電
界効果をゲート電極３４で遮蔽することができる効果が
確認された。
或はそれ以上の膜厚でゲート電極３４を形成した場合、
駆動用ＭＩ ５ＦＥＴｄ１又はＱｄｔのゲート電極２７
からの電界効果によりてゲート電極３４（多結晶珪素膜
）の内部に空乏層が形成され、ゲート電極２７からの電
界効果をゲート電極３４で遮蔽することができる効果が
確認された。
したがって、ゲート電極３４は前記膜厚で構成されてい
る。
る。
また、ゲート電極３４は、多結晶珪素膜に限定されず、
高融点金属シリサイド膜或は高融点金属膜の単層で構成
してもよい。この場合においては、ゲート電極３４と接
続される導電層の導電型が関係なくなる。また、ゲート
電極３４は、多結晶珪素膜上に高融点金属シリサイド膜
又は、高融点金属膜との複合膜でもよい。
高融点金属シリサイド膜或は高融点金属膜の単層で構成
してもよい。この場合においては、ゲート電極３４と接
続される導電層の導電型が関係なくなる。また、ゲート
電極３４は、多結晶珪素膜上に高融点金属シリサイド膜
又は、高融点金属膜との複合膜でもよい。
また、駆動用ＭＩＳＦＥＴＱｄｚ 、Ｑｄｔのゲート電
極２７と負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｓ ｐ
Ｑ ｐｔのゲート電極３４間には、眉間絶縁膜３２を
誘電体とする容ｆＣａが形成されている。
極２７と負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｓ ｐ
Ｑ ｐｔのゲート電極３４間には、眉間絶縁膜３２を
誘電体とする容ｆＣａが形成されている。
この容ｉｔ Ｃｓは、第３図に示すように７リツプ７０
ツブ回路の蓄積ノード部Ｎ、、Ｎ、の容量を増加させる
効果がある。
ツブ回路の蓄積ノード部Ｎ、、Ｎ、の容量を増加させる
効果がある。
ゲート絶縁膜３５は、ＣＶＤで堆積させた酸化珪素膜で
構成されている。
構成されている。
チャネル形成領域３７Ａは、第６図（所定の製造工程に
おける平面図）に詳細に示すように、ゲート絶凍膜３５
の所定の上部に形成されている。
おける平面図）に詳細に示すように、ゲート絶凍膜３５
の所定の上部に形成されている。
チャネル形成領域３７Ａは抵抗値を低減する不純物が導
入されていないか、又は若干ｐ型不縄物が導入された、
１型の多結晶珪素膜で構成されている。
入されていないか、又は若干ｐ型不縄物が導入された、
１型の多結晶珪素膜で構成されている。
ドレイン領域３７Ｂは、前記チャネル形成領域３７Ａの
一端側と一体に構成されており、Ｉ）！不純物が導入さ
れたｐ型の多結晶珪素膜で構成されている。ドレイン領
域３７Ｂは、ゲート絶縁膜３５（チャネル形成領域３７
Ａ部分以外は層間絶縁膜として使用される）に形成され
た接続孔３６を通してゲート電極２７に接続されている
。ドレイン領域３７Ｂ、ゲート電極２７は高融点金鵡シ
リサイド層を介して接続されている為、ドレイン領域３
７Ａとゲート電極２７とはオーミック接続することがで
きる。
一端側と一体に構成されており、Ｉ）！不純物が導入さ
れたｐ型の多結晶珪素膜で構成されている。ドレイン領
域３７Ｂは、ゲート絶縁膜３５（チャネル形成領域３７
Ａ部分以外は層間絶縁膜として使用される）に形成され
た接続孔３６を通してゲート電極２７に接続されている
。ドレイン領域３７Ｂ、ゲート電極２７は高融点金鵡シ
リサイド層を介して接続されている為、ドレイン領域３
７Ａとゲート電極２７とはオーミック接続することがで
きる。
ソース領域３７Ｃは、チャネル形成領域３７Ａの他端側
と一体に構成されており、ｐＷ不純物が導入されたｐ型
の多結晶珪素膜で構成されている。
と一体に構成されており、ｐＷ不純物が導入されたｐ型
の多結晶珪素膜で構成されている。
ソース領域３７Ｃは列方向に延在する電源電圧配線ＶＣ
Ｃと一体に構成されている。
Ｃと一体に構成されている。
また、第１図に示すように、負荷用ＭＩ ５ＦＥＴ Ｑ
ｐｓのゲート電極３４とソース領域３７Ｃ及びドレイ
ン領域３７Ｂとは、積極的にオーバーラツプするように
形成されている。このようにオーバラップさせることに
より負荷用ＭＩＳＦＥＴＱｐ１のグートンース間には容
’ｊｊｋＣｓ、そしてゲート−ドレイン間には容ｉｔ
Ｃ１がつくことになる。
ｐｓのゲート電極３４とソース領域３７Ｃ及びドレイ
ン領域３７Ｂとは、積極的にオーバーラツプするように
形成されている。このようにオーバラップさせることに
より負荷用ＭＩＳＦＥＴＱｐ１のグートンース間には容
’ｊｊｋＣｓ、そしてゲート−ドレイン間には容ｉｔ
Ｃ１がつくことになる。
さらに同様に負荷用ＭＩ ５ＦＥＴＱｐ、のゲートーソ
ース間には、Ｃ４，そしてゲート−ドレイン間には容量
Ｃ３がつく、これらの容ｔＣｔ〜Ｃ４は、情報蓄積ノー
ドＮ１．Ｎ、に接続されたと等価になり、情報蓄積ノー
ドに付く容量を増加できる。その為、α線等によるソフ
トエラーが発生しにくいという効果が得られる。
ース間には、Ｃ４，そしてゲート−ドレイン間には容量
Ｃ３がつく、これらの容ｔＣｔ〜Ｃ４は、情報蓄積ノー
ドＮ１．Ｎ、に接続されたと等価になり、情報蓄積ノー
ドに付く容量を増加できる。その為、α線等によるソフ
トエラーが発生しにくいという効果が得られる。
このようにＣＭＯＳタイプのメモリセルを有スるＳＲＡ
Ｍで前記負荷用ＭＩ ｓｒｇ’ｒＱｐのゲートを極３４
を駆動用ＭＩＳＦＥＴＱｄのゲート電極２７の上部に設
げることにより、駆動用ＭＩＳＦＥＴＱｄのゲート電極
２７からの電界効果を遮蔽することができるので、負荷
用ＭＩＳＦＥＴＱｐの動作時翫流童、待慎時電流ｔの夫
々を独立に最適化することができる。
Ｍで前記負荷用ＭＩ ｓｒｇ’ｒＱｐのゲートを極３４
を駆動用ＭＩＳＦＥＴＱｄのゲート電極２７の上部に設
げることにより、駆動用ＭＩＳＦＥＴＱｄのゲート電極
２７からの電界効果を遮蔽することができるので、負荷
用ＭＩＳＦＥＴＱｐの動作時翫流童、待慎時電流ｔの夫
々を独立に最適化することができる。
また、前記負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴの
ゲート電極を独立にすることによって、レイアウトの自
由度を大とすることができる。
ゲート電極を独立にすることによって、レイアウトの自
由度を大とすることができる。
また、前記転送用ＭＩＳＦＥＴのゲート電極を高融点シ
リサイド層を有する低抵抗の材料で構成できるので、情
報の読み出し、書込み動作を高速で行うことができる。
リサイド層を有する低抵抗の材料で構成できるので、情
報の読み出し、書込み動作を高速で行うことができる。
さらに、メモリセルの情報蓄積ノードにつく容量を大き
くすることができるので、情報蓄積部の電荷蓄積量を増
加することができ、ソフトエラーを防止することができ
る。
くすることができるので、情報蓄積部の電荷蓄積量を増
加することができ、ソフトエラーを防止することができ
る。
次に、前記ＳＲＡＭのメモリセルの製造方法について、
第７図乃至第１３図（各製造工程毎に示す被部断面図）
を用いて簡単に説明する。
第７図乃至第１３図（各製造工程毎に示す被部断面図）
を用いて簡単に説明する。
まず、単結晶珪素からなるｎ−″型半導体基板２１を用
意する。
意する。
次に、メモリセル形成領域、図示しない周辺回路のｎチ
ャネルＭＩＳＦＥＴ形成領域の夫々において、半導体基
板２１の主面部にｐ−壓りエル領域２２を形成する。
ャネルＭＩＳＦＥＴ形成領域の夫々において、半導体基
板２１の主面部にｐ−壓りエル領域２２を形成する。
次に、メモリセルの各素子間において、ウェル領域２２
の主面にフィールド絶縁膜２３及びｐ型チャネルストッ
パ領域２４を形成する。
の主面にフィールド絶縁膜２３及びｐ型チャネルストッ
パ領域２４を形成する。
次に、纂９図に示すように、メモリセルの各素子形成領
域において、ウェル領域２２の主面上にゲート絶縁膜２
５を形成する。ゲート絶、禄膜２５は、ウェル領域２２
の主面を酸化して形成した酸化珪素膜で形成する。ゲー
ト絶縁膜２５は、例えば２５０〜３５０ （Ａｌ程度の
膜厚で形成する。
域において、ウェル領域２２の主面上にゲート絶縁膜２
５を形成する。ゲート絶、禄膜２５は、ウェル領域２２
の主面を酸化して形成した酸化珪素膜で形成する。ゲー
ト絶縁膜２５は、例えば２５０〜３５０ （Ａｌ程度の
膜厚で形成する。
次に、第８図に示すように、接続孔２６を形成する。接
続孔２６は、ゲート電極（２７）を直接ウェル領域２２
の主面に接続する部分において、ゲート絶縁膜２５を部
分的に除去することによって形成することができる。
続孔２６は、ゲート電極（２７）を直接ウェル領域２２
の主面に接続する部分において、ゲート絶縁膜２５を部
分的に除去することによって形成することができる。
次に、第９囚に示すように、ゲート電極２７゜ワード線
２７及び基準電圧配線を形成する。ゲート電極２７は、
多結晶珪素膜２７Ａの上部に高融点金属シリサイド膜２
７ Ｂを積層した複合膜で形成する。多結晶珪素Ｍ２７
Ａは、ＣＶＤで堆積し、抵抗値を低減するｎ型不純物で
あるＰを導入する。
２７及び基準電圧配線を形成する。ゲート電極２７は、
多結晶珪素膜２７Ａの上部に高融点金属シリサイド膜２
７ Ｂを積層した複合膜で形成する。多結晶珪素Ｍ２７
Ａは、ＣＶＤで堆積し、抵抗値を低減するｎ型不純物で
あるＰを導入する。
多結晶珪素膜２７Ａは、例えば２０００〜３０００〔Ｘ
〕程度の膜厚で形成する。高−点金属シリサイド膜２７
Ｂはスパッタで堆積する。高融点金頴シリサイド＠２７
Ｂは例えば２５００〜３５００ＣＸ、１程度の膜厚で形
成する。多結晶珪素膜２７Ａ及び高融点金属シリサイド
膜２７Ｂは、ＲＩＥ等の異方性エツチングでパターンニ
ングする。
〕程度の膜厚で形成する。高−点金属シリサイド膜２７
Ｂはスパッタで堆積する。高融点金頴シリサイド＠２７
Ｂは例えば２５００〜３５００ＣＸ、１程度の膜厚で形
成する。多結晶珪素膜２７Ａ及び高融点金属シリサイド
膜２７Ｂは、ＲＩＥ等の異方性エツチングでパターンニ
ングする。
次に、第１０図に示すように、ソース領域及びドレイン
領域の一部として使用されるｎｍ半導体領域２９を形成
する。半導体領域２９は、例えば１０ （ａｔｏｍｓ
／Ｃ７Ｉｔ：］程度のＰを４０〜６０（ＫｅＶ：１程度
のエネルギのイオン打込みで導入することによって形成
することができる。この不純物の導入に際しては、主に
ゲート電極２７及びフィールド絶縁膜２３を不純物導入
用マスクとして用いる。
領域の一部として使用されるｎｍ半導体領域２９を形成
する。半導体領域２９は、例えば１０ （ａｔｏｍｓ
／Ｃ７Ｉｔ：］程度のＰを４０〜６０（ＫｅＶ：１程度
のエネルギのイオン打込みで導入することによって形成
することができる。この不純物の導入に際しては、主に
ゲート電極２７及びフィールド絶縁膜２３を不純物導入
用マスクとして用いる。
したがって、半４体領域２９は、ゲート電極２７に対し
て自己整合で形成することができる。
て自己整合で形成することができる。
また、同第１０図に示すように、接続孔２６を通してゲ
ート電極２７が接続されたウェル領域２２の主面部には
、ｎ 型半導体領域２８が形成される。半導体領域２８
は、ゲート電ａ２７の下層の多結晶珪素膜２７Ａに導入
されたｎ型不純物がウェル領域２２の主面部に熱拡散す
ることによって形成することができる。半導体領域２８
は、例えばゲート１極２７の上層の高融点金属シリサイ
ド１２７Ｂを活性化する際の熱処理工程と同一工程によ
りて形成される。
ート電極２７が接続されたウェル領域２２の主面部には
、ｎ 型半導体領域２８が形成される。半導体領域２８
は、ゲート電ａ２７の下層の多結晶珪素膜２７Ａに導入
されたｎ型不純物がウェル領域２２の主面部に熱拡散す
ることによって形成することができる。半導体領域２８
は、例えばゲート１極２７の上層の高融点金属シリサイ
ド１２７Ｂを活性化する際の熱処理工程と同一工程によ
りて形成される。
次に、ゲート電極２７の側壁にサイドウオールスペーサ
３０を形成する。サイドウオールスペーサ３０は、ゲー
ト電極２７を覆うよ５に、ＣＶＤで酸化珪素膜を堆積し
、この酸化珪素膜にＲＩＥ等の異方性エツチングを施す
ことによって形成することができる。
３０を形成する。サイドウオールスペーサ３０は、ゲー
ト電極２７を覆うよ５に、ＣＶＤで酸化珪素膜を堆積し
、この酸化珪素膜にＲＩＥ等の異方性エツチングを施す
ことによって形成することができる。
次に、第１１図に示すように、ソース領域及びドレイン
領域として使用されるｎ＋型半導体領域３１を形成する
。半導体領域３１は例えば１０１５〜１０”（ａｔｏｍ
ｓ／ｆｆ１）程度のＡｓを４０〜６０（ＫｅＶ）程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。この不純物の導入に際しては、主に、
ゲート電極２７．フィールド絶縁膜２３及びサイドウオ
ールスペーサ３０を不純物導入用マスクとして用いる。
領域として使用されるｎ＋型半導体領域３１を形成する
。半導体領域３１は例えば１０１５〜１０”（ａｔｏｍ
ｓ／ｆｆ１）程度のＡｓを４０〜６０（ＫｅＶ）程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。この不純物の導入に際しては、主に、
ゲート電極２７．フィールド絶縁膜２３及びサイドウオ
ールスペーサ３０を不純物導入用マスクとして用いる。
したがって、半導体領域３１は、サイドウオールスペー
サ３０に対して自己整合で形成することができる。
サ３０に対して自己整合で形成することができる。
この半導体領域３１を形成することによって、転送用Ｍ
Ｉ Ｓ Ｆ ＥＴＱ ｔｓ ｐ Ｑ ｔｔの夫々及び
駆動用ＭＩ ５ＦＥＴＱｄｌ、Ｑｄｔの夫々が完成する
。
Ｉ Ｓ Ｆ ＥＴＱ ｔｓ ｐ Ｑ ｔｔの夫々及び
駆動用ＭＩ ５ＦＥＴＱｄｌ、Ｑｄｔの夫々が完成する
。
なお、図示しないが、周辺回路を構成するｐチャネルＭ
Ｉ ５ＦＥＴのソース領域及びドレイン領域であるｐ＋
型半導体領域は、半導体領域３１を形成する工程の後に
形成される。
Ｉ ５ＦＥＴのソース領域及びドレイン領域であるｐ＋
型半導体領域は、半導体領域３１を形成する工程の後に
形成される。
次に、ゲート電極２７の上部を含む基板全面に、層間絶
縁膜３２を形成する。層間絶縁膜３２はＣＶＤで堆積さ
せたち密なＭ’ＪＩ’を有する酸化珪素膜で形成する０
層間絶縁膜３２は、段差形状の成長を緩和し上層の導電
層のステップカバレッジを向上できるように、３００〜
１５００ （Ａ）程度の薄い膜厚で形成する。
縁膜３２を形成する。層間絶縁膜３２はＣＶＤで堆積さ
せたち密なＭ’ＪＩ’を有する酸化珪素膜で形成する０
層間絶縁膜３２は、段差形状の成長を緩和し上層の導電
層のステップカバレッジを向上できるように、３００〜
１５００ （Ａ）程度の薄い膜厚で形成する。
次に、ゲート電極２７とゲート電極（３４）との接続部
分において、層間絶縁膜３２を部分的に除去し、接続孔
３３を形成する。
分において、層間絶縁膜３２を部分的に除去し、接続孔
３３を形成する。
次に、第１２図に示すように、前記接続孔３３を通して
ゲート電極２７に接続する負荷用ＭＩＳＦ Ｅ Ｔ Ｑ
ｐｓ ｐ Ｑ ｐｘの夫々のゲート電極３４を形成す
る。ゲート電極３４はＣＶＤで堆積した多結晶珪素膜で
形成する。ゲート電極３４は例えば１０００〜１５００
（Ｘ）程度の薄い膜厚で形成する。ゲート電極３４は
１０ ”〜１０” （ａｔｏｍｓ ／ｄ〕程度のＰを２
０〜４０ （Ｋｅｙ）程度のエネルギのイオン打込みで
導入している。つまり、ゲート電極３４はｎ型の多結晶
珪素膜で形成されている。
ゲート電極２７に接続する負荷用ＭＩＳＦ Ｅ Ｔ Ｑ
ｐｓ ｐ Ｑ ｐｘの夫々のゲート電極３４を形成す
る。ゲート電極３４はＣＶＤで堆積した多結晶珪素膜で
形成する。ゲート電極３４は例えば１０００〜１５００
（Ｘ）程度の薄い膜厚で形成する。ゲート電極３４は
１０ ”〜１０” （ａｔｏｍｓ ／ｄ〕程度のＰを２
０〜４０ （Ｋｅｙ）程度のエネルギのイオン打込みで
導入している。つまり、ゲート電極３４はｎ型の多結晶
珪素膜で形成されている。
次に、ゲート電極３４を覆うように、基板全面にゲート
絶縁膜３５を形成する。ゲート絶縁膜３４は、例えばち
督な膜質を有するＣＶＤで堆積した酸化珪素膜で形成す
る。ゲート絶縁膜３５は例えば２００〜４００ ｃＸ：
＋程度の膜厚で形成する。
絶縁膜３５を形成する。ゲート絶縁膜３４は、例えばち
督な膜質を有するＣＶＤで堆積した酸化珪素膜で形成す
る。ゲート絶縁膜３５は例えば２００〜４００ ｃＸ：
＋程度の膜厚で形成する。
次に、第１３図に示すように、ゲート絶縁膜３５の上部
に、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔｓ Ｑ
ｐｚの夫々のチャネル形成領域３７Ａ、ドレイン領域３
７Ｂ、ソース領域３７Ｃ（電源電圧配線を含む）を順次
形成する。チャネル形成領域３７Ａ、ドレイン領域３７
Ｂ及びソース領域３７Ｃは、例えばＣＶＤで堆積した多
結晶珪素膜で形成し、６５０〜２０００ （Ｘ）程度の
膜厚で形成する。
に、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔｓ Ｑ
ｐｚの夫々のチャネル形成領域３７Ａ、ドレイン領域３
７Ｂ、ソース領域３７Ｃ（電源電圧配線を含む）を順次
形成する。チャネル形成領域３７Ａ、ドレイン領域３７
Ｂ及びソース領域３７Ｃは、例えばＣＶＤで堆積した多
結晶珪素膜で形成し、６５０〜２０００ （Ｘ）程度の
膜厚で形成する。
ドレイ／領域及びソース領域３７Ｂ、３７Ｃは、例えば
多結晶珪素膜に１０” （ａ ｔ ｏｍｓ／ｃ１１１”
ｌ程度のＢ Ｆ ｔを５０〜７０〔Ｋｅｖ〕程度のエネ
ルギのイオン打込みで導入し、ｐＷに形成する。このチ
ャネル形成領域３７Ａ、ドレイン領域３７Ｂ及びソース
領域３７Ｃを形成することによりて、負荷用ＭＩＳＦＥ
ＴＱＰｔ及びＱｐｔが完成する。
多結晶珪素膜に１０” （ａ ｔ ｏｍｓ／ｃ１１１”
ｌ程度のＢ Ｆ ｔを５０〜７０〔Ｋｅｖ〕程度のエネ
ルギのイオン打込みで導入し、ｐＷに形成する。このチ
ャネル形成領域３７Ａ、ドレイン領域３７Ｂ及びソース
領域３７Ｃを形成することによりて、負荷用ＭＩＳＦＥ
ＴＱＰｔ及びＱｐｔが完成する。
次に、基板全面に層間絶縁膜３８を形成する。
層間絶縁膜３８は、例えばＣＶＤで堆積した酸化珪素膜
の上部にＣＶＤで堆積したＰＳＧ膜を形成した複合膜で
形成する。この後、層間絶縁膜３８に接続孔３９を形成
する。
の上部にＣＶＤで堆積したＰＳＧ膜を形成した複合膜で
形成する。この後、層間絶縁膜３８に接続孔３９を形成
する。
次に、前記第１図及び第２図に示すように、接絞孔３９
を通して転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ！の夫々の他
方の半導体領域３１に接続するように、眉間絶縁膜３８
の上部にデータ線４０を形成する。
を通して転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ！の夫々の他
方の半導体領域３１に接続するように、眉間絶縁膜３８
の上部にデータ線４０を形成する。
これら一連の製造工程を施すことによって、本実施例の
ＳＲＡＭのメモリセルは完成する。
ＳＲＡＭのメモリセルは完成する。
第１４図は、第１図に示した本発明の実施例の構造にお
いて、駆動用ＭＩ ５ＦＥＴＱｄ、、Ｑｄ。
いて、駆動用ＭＩ ５ＦＥＴＱｄ、、Ｑｄ。
及び転送用ＭＩＳＦＥＴＱｔ！？ Ｑｔｚのゲート電極
を構成する導電層を下層からＪ［に多結晶珪素層、Ｔｔ
Ｎ及び高融点金属シリサイド層の３層構造とした例であ
る。
を構成する導電層を下層からＪ［に多結晶珪素層、Ｔｔ
Ｎ及び高融点金属シリサイド層の３層構造とした例であ
る。
駆動用ＭＩＳＦＥＴＱｄユ＊Ｑｄｔのゲート電極２７は
Ｎ壓であり、負荷用ＭＩＳＦＥＴＱｐＩ。
Ｎ壓であり、負荷用ＭＩＳＦＥＴＱｐＩ。
Ｑｐ、のゲート電極３４及びソース・ドレイン領域３７
Ｂ、３７ＣはＰ型である為、両者を直接接続すると不純
物が相互に拡散してしまうという問題があるが、第１４
図に示すように上述のような構造とすることにより、不
純物の相互拡散を防止することができる。
Ｂ、３７ＣはＰ型である為、両者を直接接続すると不純
物が相互に拡散してしまうという問題があるが、第１４
図に示すように上述のような構造とすることにより、不
純物の相互拡散を防止することができる。
さらに、多結晶珪素膜と高融点金属シリサイド層との間
にＴｉＮのバリア層を介在させることによりて、高融点
金属が多結晶珪素膜を通過し、その下のゲート絶縁膜中
に入ってゲート絶縁膜の耐圧が劣化するという問題を防
止できる。このゲート電極の構造は本発明の他の例に適
用しても良いことは言５までもない。
にＴｉＮのバリア層を介在させることによりて、高融点
金属が多結晶珪素膜を通過し、その下のゲート絶縁膜中
に入ってゲート絶縁膜の耐圧が劣化するという問題を防
止できる。このゲート電極の構造は本発明の他の例に適
用しても良いことは言５までもない。
第１５図は、負荷用ＭＩＳＦＥＴＱｐｔｙＱＰｔのゲー
ト電極をそのソースニドレイン及びチャンネル領域の上
部に設けた場合の例であり、第１６図のＸ■−Ｘ■の切
断線の断面を示したものである。また、第１７図は、第
１６図に示したメモリセルの等価回路図である。なお、
第１５〜１７図において各部分の符号は、第１〜３図の
例と同一とした。この実施例と第１〜３図に示した実施
例との相違は、負荷用ＭＩ ５ＦＥＴＱＰｔ 、Ｑｐｘ
のゲート電極が、そのソース・ドレイン及びチャンネル
領域の上部（設けられている点である。つまり、負荷用
ＭＩＳＦＥＴＱＰｔ 、Ｑｐｔのソースニドレイン及び
チャンネル領域は、第２層目の多結晶珪素層で形成され
、ゲート電極は、第３層目の多結晶珪素層で形成されて
いる。
ト電極をそのソースニドレイン及びチャンネル領域の上
部に設けた場合の例であり、第１６図のＸ■−Ｘ■の切
断線の断面を示したものである。また、第１７図は、第
１６図に示したメモリセルの等価回路図である。なお、
第１５〜１７図において各部分の符号は、第１〜３図の
例と同一とした。この実施例と第１〜３図に示した実施
例との相違は、負荷用ＭＩ ５ＦＥＴＱＰｔ 、Ｑｐｘ
のゲート電極が、そのソース・ドレイン及びチャンネル
領域の上部（設けられている点である。つまり、負荷用
ＭＩＳＦＥＴＱＰｔ 、Ｑｐｔのソースニドレイン及び
チャンネル領域は、第２層目の多結晶珪素層で形成され
、ゲート電極は、第３層目の多結晶珪素層で形成されて
いる。
さらに、負荷用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐｓ ｔ
Ｑ ｐｔのソース及びドレイン領域はボロｙが導入さ
れた不純物領域である。このボロンの導入は、ゲート電
極３４をマスクとして行い、その後アニールをすること
によってゲート電極と不純物領域がオーバーラツプする
ように構成されている。ゲート電極とソース及びドレイ
ン領域とのオーバーラツプによる容量は、第１７図のＣ
ｌ−０４のように接続されたこととなり、結果的に情報
蓄積ノードに付加する容量を増加することができるとい
う効果がある。
Ｑ ｐｔのソース及びドレイン領域はボロｙが導入さ
れた不純物領域である。このボロンの導入は、ゲート電
極３４をマスクとして行い、その後アニールをすること
によってゲート電極と不純物領域がオーバーラツプする
ように構成されている。ゲート電極とソース及びドレイ
ン領域とのオーバーラツプによる容量は、第１７図のＣ
ｌ−０４のように接続されたこととなり、結果的に情報
蓄積ノードに付加する容量を増加することができるとい
う効果がある。
第１８．１９図は、第１５〜１７図に示したメモリセル
の製造方法を示す図面である。第７〜１２図に示したと
同様にして第１層目及びＭ２層目の多結晶珪素膜が形成
される。但し、第２層目の多結晶珪素膜の平面パターン
は、第１２図のそれとは異なる。
の製造方法を示す図面である。第７〜１２図に示したと
同様にして第１層目及びＭ２層目の多結晶珪素膜が形成
される。但し、第２層目の多結晶珪素膜の平面パターン
は、第１２図のそれとは異なる。
第１８図に示すように、例えばＣＶＤで堆積した多結晶
珪素膜３７を６５０〜２０００ ＣＫ）の膜厚で形成し
、その後、第１９図に示すようにゲート絶縁膜３５を例
えば２００〜４００ （Ａ）程度の膜厚で形成する。さ
らにゲート絶縁膜３５上にＣＶＤにより多結晶珪素［３
４を１０００〜１５００ｃＸ＋の膜厚で形成する。この
多結晶珪素膜３４はＷ、１８図に示すようにパターンニ
ングする。その後、負荷用ＭＩ ５ＦＥＴＱｐＩ 、Ｑ
Ｐｔのゲート電極及びソース・ドレイン領域に１０”（
ａｔｏｍｓ／ｃｒＩＫ）程度のＢＰ、を５０〜７０ （
ＫｅＶ）程度のエネルギーでイオン打込みし、８５０〜
９５０°Ｃのアニールを行うことにより多結晶珪素膜３
７中に打込んだボロンを横方向に拡散させることにより
、ソース及びドレイン領域とゲート電極の間にオーバー
ラツプ容量を形成する。
珪素膜３７を６５０〜２０００ ＣＫ）の膜厚で形成し
、その後、第１９図に示すようにゲート絶縁膜３５を例
えば２００〜４００ （Ａ）程度の膜厚で形成する。さ
らにゲート絶縁膜３５上にＣＶＤにより多結晶珪素［３
４を１０００〜１５００ｃＸ＋の膜厚で形成する。この
多結晶珪素膜３４はＷ、１８図に示すようにパターンニ
ングする。その後、負荷用ＭＩ ５ＦＥＴＱｐＩ 、Ｑ
Ｐｔのゲート電極及びソース・ドレイン領域に１０”（
ａｔｏｍｓ／ｃｒＩＫ）程度のＢＰ、を５０〜７０ （
ＫｅＶ）程度のエネルギーでイオン打込みし、８５０〜
９５０°Ｃのアニールを行うことにより多結晶珪素膜３
７中に打込んだボロンを横方向に拡散させることにより
、ソース及びドレイン領域とゲート電極の間にオーバー
ラツプ容量を形成する。
このようにゲート電極をソース・ドレイン領域形成用の
イオン打込みのマスクに用いることによりゲート電極に
対して自己整合的にソース・ドレイン領域を形成するこ
とができ、さらに製造工程を簡略化できる。
イオン打込みのマスクに用いることによりゲート電極に
対して自己整合的にソース・ドレイン領域を形成するこ
とができ、さらに製造工程を簡略化できる。
第２０．２１図に示したのは、第１５〜１７０に示した
例とほぼ同様であるが、相違点は、負荷用ＭＩＳＦＥＴ
Ｑｐｔ ＝ Ｑｐｔのゲート電極３４の平面パターンに
ある。第２０図は第２１図のｘｘｎ−ｘｘｎの切断線の
断面図である。この例では、負荷用ＭＩ ５ＦＥＴＱＰ
ｔ 、ＱＰｚのゲート電極３４は、そのソース・ドレイ
ン領域と広くオーバーラツプする構成となっている。こ
のよ５にソース・ドレイン領域とオーバーラツプさせる
ことにより第１７図の０１〜Ｃ４の容量を増加させるこ
とができる。
例とほぼ同様であるが、相違点は、負荷用ＭＩＳＦＥＴ
Ｑｐｔ ＝ Ｑｐｔのゲート電極３４の平面パターンに
ある。第２０図は第２１図のｘｘｎ−ｘｘｎの切断線の
断面図である。この例では、負荷用ＭＩ ５ＦＥＴＱＰ
ｔ 、ＱＰｚのゲート電極３４は、そのソース・ドレイ
ン領域と広くオーバーラツプする構成となっている。こ
のよ５にソース・ドレイン領域とオーバーラツプさせる
ことにより第１７図の０１〜Ｃ４の容量を増加させるこ
とができる。
しかしながら、この場合には、第１９図で説明したよう
に負荷用ＭＩ ５ＦＥＴのゲート電極をソース・ドレイ
ン領域形成用のイオン打込みのマスクとすることはでき
ないので、その分だけ製造工程数は増加してしまう。
に負荷用ＭＩ ５ＦＥＴのゲート電極をソース・ドレイ
ン領域形成用のイオン打込みのマスクとすることはでき
ないので、その分だけ製造工程数は増加してしまう。
第２２．２３図は、第２層目の多結晶珪素膜を基準電圧
配線として用いた場合の例である。第２２図は第２３図
のＸＸＩＶ−ＸＸＩＶ切断線部の断面図である。
配線として用いた場合の例である。第２２図は第２３図
のＸＸＩＶ−ＸＸＩＶ切断線部の断面図である。
駆動用ＭＩＳＦＥＴＱｄ、、Ｑｄ！のゲート電極２７上
に、第２１−目の多結晶珪素膜で形成した基準電王妃＃
１ｉ４２を第２３図に示すように形成する。この基準電
圧配線４２は駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ！のゲー
ト′！ｃ極４２ ト負荷用Ｍ Ｉ ＳＦＥ’ｒＱｐ、ｔ
Ｑｐｔのチャンネル領域３７Ａ（ｉ）との間に配置さ
れ、ワード線と平行な方間に延在している。
に、第２１−目の多結晶珪素膜で形成した基準電王妃＃
１ｉ４２を第２３図に示すように形成する。この基準電
圧配線４２は駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ！のゲー
ト′！ｃ極４２ ト負荷用Ｍ Ｉ ＳＦＥ’ｒＱｐ、ｔ
Ｑｐｔのチャンネル領域３７Ａ（ｉ）との間に配置さ
れ、ワード線と平行な方間に延在している。
この構成によれば、負荷用ＭＩ ５ＦＥＴに対する駆動
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ｓ ｅ Ｑ ｄ
ｔのゲート電極２７からの電界効果をシールドすること
ができる。
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｄ ｓ ｅ Ｑ ｄ
ｔのゲート電極２７からの電界効果をシールドすること
ができる。
従りて駆動用ＭＩＳＦＥＴＱｄ１ 、Ｑｄ！のゲート電
極の電界効果により、負荷用ＭＩ ５ＦＥＴの動作時及
び待期時の電流量が変化するのを防止できる。
極の電界効果により、負荷用ＭＩ ５ＦＥＴの動作時及
び待期時の電流量が変化するのを防止できる。
さらに、基準電王妃、％１４２を駆動用ＭＩＳＦＥＴＱ
ｄ□ｔＱｄｔ’り形成領域上に形成できるのでメモリセ
ル領域を小さくできる。
ｄ□ｔＱｄｔ’り形成領域上に形成できるのでメモリセ
ル領域を小さくできる。
不願において開示される発明のうち代懺的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
ＣＭＯＳタイプのＳＲＡＭメモリセルのレイアウトをす
る場合に、レイアウトの自由度を大にできるという効果
がある。
る場合に、レイアウトの自由度を大にできるという効果
がある。
また、高速動作を可能にしたＣＭＯＳタイプのＳＲＡＭ
を提供できる。
を提供できる。
さらに、α線等によるソフトエラーに対して強いメモリ
セルを有するＳＲＡＭを提供できる。
セルを有するＳＲＡＭを提供できる。
第１図は、本発明のＳＲＡＭメモリセルの要部断面図、
第２図は、前記メモリセルの平面図、
第３図は、前記メモリセルの等価回路図、第４図から第
８図は、前記メモリセルの所定の製造工程における平面
図、 第７図から第１３図は、前記メモリセルの各製造工程毎
の要部＠面図、 第１４図は、本発明の第１の変形例を示す断面図、 第１５図から第１７図は、本発明の第２の変形例を示す
図、 第１８図及び第１９図は、本発明の第２の変形例の製造
方法を示す断面図、 第２０図及び第２１図は、本発明の第３の変形例を示す
平面図及び断面図、 第２２図及び第２３図は、本発明の第４の変形例を示す
平面図及び断面図、 第２４及び第２５図は、従来のＳＲＡＭメモリセルのレ
イアウト図及び要部断面図である。 図中、２５．３５・・・ゲート絶縁Ｍ、２７．３４・・
・ゲート電極、２８． ２９． ３１・・・半導体領域
、３７Ａ・・・チャネル領域、３７Ｂ・・・ドレイン領
域、３７Ｃ・・・ソース領域、ＤＬ、４０・・・データ
線、ＷＬ、２７・・・ワード線、である。 第 図 第 図 第 ｑ 図 茅 〃 図 Ｏ １ｌｎ−１ 第 図 ゛く１ 々口
８図は、前記メモリセルの所定の製造工程における平面
図、 第７図から第１３図は、前記メモリセルの各製造工程毎
の要部＠面図、 第１４図は、本発明の第１の変形例を示す断面図、 第１５図から第１７図は、本発明の第２の変形例を示す
図、 第１８図及び第１９図は、本発明の第２の変形例の製造
方法を示す断面図、 第２０図及び第２１図は、本発明の第３の変形例を示す
平面図及び断面図、 第２２図及び第２３図は、本発明の第４の変形例を示す
平面図及び断面図、 第２４及び第２５図は、従来のＳＲＡＭメモリセルのレ
イアウト図及び要部断面図である。 図中、２５．３５・・・ゲート絶縁Ｍ、２７．３４・・
・ゲート電極、２８． ２９． ３１・・・半導体領域
、３７Ａ・・・チャネル領域、３７Ｂ・・・ドレイン領
域、３７Ｃ・・・ソース領域、ＤＬ、４０・・・データ
線、ＷＬ、２７・・・ワード線、である。 第 図 第 図 第 ｑ 図 茅 〃 図 Ｏ １ｌｎ−１ 第 図 ゛く１ 々口
Claims (1)
- 【特許請求の範囲】 １、１対の直列接続されたＰチャンネル負荷用ＭＩＳＦ
ＥＴとＮチャンネル駆動用ＭＩＳＦＥＴとからなるイン
バータ回路が交差接続されたフリップフロップ回路と一
対の転送用ＭＩＳＦＥＴとで構成されたメモリセルを有
する半導体集積回路装着において、 （１）表面に第１導電型の第１の半導体領域を有する半
導体基板と （２）前記駆動用ＭＩＳＦＥＴのソース・ドレイン領域
であり、 前記第１の半導体領域の主面に位置する第 ２導電型の第２及び第３の半導体領域と、 （３）前記ソース・ドレイン領域の間で、かつ前記半導
体基板上に第１の絶縁膜を介して位置する前記駆動用Ｍ
ＩＳＦＥＴのゲート電極と、（４）前記駆動用ＭＩＳＦ
ＥＴのゲート電極の上部に第２の絶縁膜を介して設けら
れた前記負荷用ＭＩＳＦＥＴのゲート電極と、 （５）前記負荷用ＭＩＳＦＥＴのゲート電極の上部に第
３の絶縁膜を介して設けられた前記負荷用ＭＩＳＦＥＴ
のソース・ドレイン及びチャンネル領域と、 とを有することを特徴とする半導体集積回路装置。 ２、前記負荷用ＭＩＳＦＥＴのソース・ドレイン及びチ
ャンネル領域は、前記第３絶縁膜上に位置する多結晶珪
素膜内に存ることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 ３、前記第１と第３の絶縁膜は、それぞれ前記駆動用Ｍ
ＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴのゲート絶縁膜で
あることを特徴とする特許請求の範囲第２項記載の半導
体集積回路装置。 ４、前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴ
のゲート電極はそれぞれＮ型とＰ型の導電型を有するこ
とを特徴とする特許請求の範囲第３項記載の半導体集積
回路装置。 ５、前記負荷用ＭＩＳＦＥＴは、交差接続された側の前
記駆動用ＭＩＳＦＥＴの上部に位置することを特徴とす
る特許請求の範囲第３項記載の半導体集積回路装置。 ６、前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴ
のそれぞれのゲート電極は、平面パターンにおいて、重
なる領域を有することを特徴とする特許請求の範囲第５
項記載の半導体集積回路装置。 ７、前記負荷用ＭＩＳＦＥＴのゲート電極とそのソース
又はドレイン領域は、平面パターンにおいて重なる領域
を有することを特徴とする特許請求の範囲第３項記載の
半導体集積回路装置。 ８、前記負荷用ＭＩＳＦＥＴのゲート電極とそのソース
又はドレイン領域は、平面パターンにおいて重なる領域
を有することを特徴とする特許請求の範囲第６項記載の
半導体集積回路装置。 ９、前記駆動用ＭＩＳＦＥＴ及び転送用ＭＩＳＦＥＴの
ゲート電極は、多結晶珪素膜と高融点金属シリサイド膜
を有することを特徴とする特許請求の範囲第３項記載の
半導体集積回路装置。 １０、前記駆動用ＭＩＳＦＥＴのゲート電極は、多結晶
珪素Ｍ、チタンナイトライドＭ、高融点金属シリサイド
膜を順次重ねた３層構造であることを特徴とする特許請
求の範囲第３項記載の半導体集積回路装置。 １１、１対の直列接続されたＰチャンネル負荷用ＭＩＳ
ＦＥＴとＮチャンネル駆動用ＭＩＳＦＥＴとからなるイ
ンバータ回路が交差接続されたフリップフロップ回路と
一対の転送用ＭＩＳＦＥＴとで構成されたメモリセルを
有する半導体集積回路装置において、 （１）表面に第１導電型の第１の半導体領域を有する半
導体基板と、 （２）前記駆動用ＭＩＳＦＥＴのソース・ドレイン領域
である前記第１の半導体領域の主面に位置する第２導電
型の第２の半導体領域と、（３）前記ソース・ドレイン
領域の間で、かつ前記半導体基板上に第１の絶縁膜を介
して位置する前記駆動用ＭＩＳＦＥＴのゲート電極と、
（４）前記駆動用ＭＩＳＦＥＴのゲート電極の上部に第
２絶縁膜を介して設けられた負荷用ＭＩＳＦＥＴのソー
ス・ドレイン及びチャンネル領域と、 （５）前記チャンネル領域の上部に第３絶縁膜を介して
設けられた負荷用ＭＩＳＦＥＴのゲート電極と、 を有することを特徴とする半導体集積回路装置。 １２、前記第１と第３の絶縁膜は、それぞれ前記駆動用
ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴのゲート絶縁膜
であることを特徴とする特許請求の範囲第１１項記載の
半導体集積回路装置。 １３、前記負荷用ＭＩＳＦＥＴのソース・ドレイン及び
チャンネル領域は、前記第３絶縁膜上に位置する多結晶
珪素膜内に存ることを特徴とする特許請求の範囲第１２
項記載の半導体集積回路装置。 １４、前記駆動用ＭＩＳＦＥＴ及び転送用ＭＩＳＦＥＴ
のゲート電極は、多結晶珪素膜と高融点金属シリサイド
膜を有することを特徴とする特許請求の範囲第１３項記
載の半導体集積回路装置。 １５、前記駆動用ＭＩＳＦＥＴのゲート電極は、多結晶
珪素膜、チタンナイトライド膜、高融点金属シリサイド
膜を順次重ねた３層構造であることを特徴とする特許請
求の範囲第１３項記載の半導体集積回路装置。 １６、前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥ
Ｔのゲート電極はそれぞれＮ型とＰ型の導電型を有する
ことを特徴とする特許請求の範囲第１５項記載の半導体
集積回路装置。 １７、前記負荷用ＭＩＳＦＥＴのゲート電極とそのソー
ス又はドレイン領域は、平面パターンにおいて重なる領
域を有することを特徴とする特許請求の範囲第１３項記
載の半導体集積回路装置。 １８、前記負荷用ＭＩＳＦＥＴのゲート電極とそのソー
ス及びドレイン領域との平面的重なり面積は等しいこと
を特徴とする特許請求の範囲第１７項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325825A JP2749087B2 (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325825A JP2749087B2 (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172273A true JPH02172273A (ja) | 1990-07-03 |
| JP2749087B2 JP2749087B2 (ja) | 1998-05-13 |
Family
ID=18181023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325825A Expired - Fee Related JP2749087B2 (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749087B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04330776A (ja) * | 1989-12-20 | 1992-11-18 | Fujitsu Ltd | 半導体装置 |
| JP2007184579A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Ｓｒａｍ素子及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248069A (ja) * | 1985-08-28 | 1987-03-02 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS6337650A (ja) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-12-26 JP JP63325825A patent/JP2749087B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248069A (ja) * | 1985-08-28 | 1987-03-02 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS6337650A (ja) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04330776A (ja) * | 1989-12-20 | 1992-11-18 | Fujitsu Ltd | 半導体装置 |
| JP2007184579A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Ｓｒａｍ素子及びその製造方法 |
| JP4648296B2 (ja) * | 2005-12-29 | 2011-03-09 | 東部エレクトロニクス株式会社 | Ｓｒａｍ素子及びその製造方法 |
| US8134213B2 (en) | 2005-12-29 | 2012-03-13 | Dongbu Electronics Co., Ltd. | Static random access memory and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2749087B2 (ja) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |