JP2000150675A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】精度よく多値データを検知することを課題とす
る。 【解決手段】基板10と、複数の第１のビット線と、複数
の第１のグランド線と、第１のビット線に接続したドレ
イン及び前記第１のグランド線に接続したソースを有す
るメモリトランジスタ１がマトリックス状に配列された
複数のメモリセルと、第１の選択トランジスタ２と、第
２の選択トランジスタ３と、複数のワード線４と、第２
のビット線５と、第２のグランド線６とを具備し、デー
タの読み出しは、前記メモリセルのうち１つのメモリセ
ルを選択し、このメモリセルからの出力信号ドレイン電
流の経時変化を読み、到達しきい値と累積ドレイン電流
値のマトリックス表から１０条件１０値レベルを認識す
ることにより行うことを特徴とする半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特にしきい値とドレイン電流を検
知して１０進法データ値を判断する多値ＭＲＯＭメモリ
セルを有した半導体記憶装置及びその製造方法に関す
る。

【０００２】

【従来の技術】従来、一般的な読み出し専用記憶素子
（ＲＯＭ）のメモリセルアレイは、ＭＯＳＦＥＴをマト
リックス状に配置し、各メモリセルのゲートを行方向に
複数のワード線に接続し、ソースとドレインを列方向の
複数のビット線に接続して構成されたフラットセルが知
られている。

【０００３】通常のＲＯＭでは、１ビットのメモリセル
は１つのトランジスタで構成され、各メモリセルのデー
タは、そのトランジスタのしきい値電圧を高レベルと低
レベルの２値に設定して行っている。しかし、１つのメ
モリセルに１ビット分のデータしか記憶することができ
ないためにチップサイズが大きくなるという欠点があっ
た。

【０００４】そこで、１つのメモリセルに複数のデータ
を記憶させる方式を採用したＲＯＭ、いわゆる多値メモ
リＲＯＭが提案されている。その方式として、メモリセ
ルのトランジスタのゲート長やゲート幅、ゲート酸化膜
厚を変えることによって複数の異なった電流値を設定し
たり、あるいはイオン注入量を変えてしきい値を複数に
変える方式がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来技
術によれば、１つのメモリセルに１ビット分のデータし
か記憶することができないため、大容量化するとチップ
サイズが大きくなるという欠点があった。また、多値メ
モリセルの場合、トランジスタのゲート長やゲート幅、
ゲート酸化膜厚を変えることによって複数の異なった電
流値を設定したり、あるいはイオン注入量を変えてしき
い値電圧を複数に変える方式があるが、読み出し検知方
法が困難である。

【０００６】本発明はこうした事情を考慮してなされた
もので、時間経時変化を検知し、しきい値とドレイン電
流値のマトリックスを参照する構成とすることにより、
精度よく多値データを検出することができる半導体記憶
装置及びその製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本願第１の発明は、半導
体基板と、前記半導体基板に形成された複数の第１のビ
ット線と、前記半導体基板に形成され、前記第１のビッ
ト線と交互に配列した複数の第１のグランド線と、前記
第１のビット線に接続したドレイン及び前記第１のグラ
ンド線に接続したソースを有するメモリトランジスタが
マトリックス状に配列された複数のメモリセルと、前記
半導体基板に形成され、前記第１のビット線に接続する
第１の選択トランジスタと、前記半導体基板に形成さ
れ、前記第１のグランド線に接続する第２の選択トラン
ジスタと、前記メモリトランジスタのゲートに接続さ
れ、前記第１のビット線及び前記第１のグランド線と交
差する複数のワード線と、前記第１のビット線が前記第
１の選択トランジスタを介して少なくとも３本接続され
た第２のビット線と、前記第１のグランド線が前記第２
の選択トランジスタを介して少なくとも２本接続された
第２のグランド線とを具備し、データの読み出しは、前
記メモリセルのうち1 つのメモリセルを選択し、このメ
モリセルからの出力信号ドレイン電流の経時変化を読
み、到達しきい値と累積ドレイン電流値の関係を示すマ
トリックス表から１０条件１０値レベルを認識すること
により行うことを特徴とする半導体記憶装置である。

【０００８】本願第２の発明は、半導体基板と、前記半
導体基板に形成された複数の第１のビット線と、前記半
導体基板に形成され、前記第１のビット線と交互に配列
した複数の第１のグランド線と、前記第１のビット線に
接続したドレイン及び前記第１のグランド線に接続した
ソースを有するメモリトランジスタがマトリックス状に
配列された複数のメモリセルと、前記半導体基板に形成
され、前記第１のビット線に接続する第１の選択トラン
ジスタと、前記半導体基板に形成され、前記第１のグラ
ンド線に接続する第２の選択トランジスタと、前記メモ
リトランジスタのゲートに接続され、前記第１のビット
線及び前記第１のグランド線と交差する複数のワード線
と、前記第１のビット線が前記第１の選択トランジスタ
を介して少なくとも３本接続された第２のビット線と、
前記第１のグランド線が前記第２の選択トランジスタを
介して少なくとも２本接続された第２のグランド線とを
具備した半導体記憶装置を製造する方法において、第１
のマスクを用いて第１のドーズ量を有するイオンを前記
半導体基板のメモリトランジスタのチャネル領域に注入
する工程と、第２のマスクを用いて第２のドーズ量を有
するイオンを前記チャネル領域に注入し、この第２のド
ーズ量のイオン注入を行わない場合、 第１のドーズ量の
イオン注入を行った場合、第２のドーズ量のイオン注入
を行った場合、及び第１と第２のドーズ量を重ねてイオ
ン注入を行った場合を任意に採用して１０種類のしきい
値のいずれかを設定する工程とを具備することを特徴と
する半導体記憶装置の製造方法である。

【０００９】

【発明の実施の形態】以下、本発明の一実施例に係る多
値ＭＲＯＭメモリセルについて図面を参照して説明す
る。なお、下記に述べる実施例に記載された構成部材の
材質、 数値等は一例を示すもので、これによって本発明
を限定するものではない。

【００１０】図１は、本発明に係る多値ＭＲＯＭメモリ
セルの等価回路図を示す。また、図２は図１の要部の平
面図を示し、図３は図２のＸ部（メモリセル）の説明図
を示し、図４はメモリセルへのしきい値（Ｖ_th）注入方
式の説明図を示す。

【００１１】半導体基板１０には、複数の第１のビット
線（図示せず）と複数の第１のグランド線が交互に配列
して形成されている。前記ビット線やグランド線は、半
導体基板１０表面に形成された拡散層で構成されてい
る。また、半導体基板１０には、前記第１のビット線に
接続したドレイン及び前記第１のグランド線に接続した
ソースを有するメモリトランジスタ１がマトリックス状
に配列された複数のメモリセル（図示せず）が形成され
ている。更に、半導体基板１０には、前記第１のビット
線に接続した第１の選択トランジスタ２、及び前記第１
のグランド線に接続した第２の選択トランジスタ３が形
成されている。

【００１２】前記半導体基板１０には、多結晶シリコン
からなる複数のワード線４₁ 〜４_nが前記第１のビット
線、第１のグランド線と交差するように形成されてい
る。前記半導体基板１０上には、３本の第１のビット線
が前記第１の選択トランジスタ２を介して接続されたＡ
ｌからなる第２のビット線５が図示しない絶縁膜を介し
て形成されている。前記半導体基板１０上には、３本の
第１のグランド線が前記第２の選択トランジスタ３を介
して接続されたＡｌからなる第２のグランド線６が絶縁
膜を介して形成されている。なお、図中の符番７ａ，７
ｂ，７ｃ，７ｄ，７ｅは夫々多結晶シリコンからなるバ
ンク選択線を示す。

【００１３】図３に示すように、１つのメモリセルは、
例えばＳｉ等の半導体基板１０表面にソース領域１１、
ドレイン領域１２を形成するとともに，基板１０上にゲ
ート酸化膜１３を介してチャネル幅方向に沿って多結晶
シリコンからなるゲート電極１４を設けた構成となって
いる。

【００１４】また、図４において、符番１５、１５は多
結晶シリコンからなる配線を示す。これらの配線１５の
一方には、フォトレジスト１６を用いてしきい値調整用
のイオンが注入される。このとき、従来型では図５に示
すようにポリシリコン幅Ｗ分に穴からイオン注入する
が、本発明では図６に示すようにＷ／２幅のイオン注入
穴で注入することでトランジスタ２分割する。

【００１５】具体的には、図８（Ａ）〜（Ｊ）に示すよ
うに、イオン注入領域にはフォト２回とイオン注入強弱
１回（正確には高レベル注入２回、高レベル注入１回、
低レベル注入１回、無しも含めて４水準）に区分するこ
とで、メモリトランジスタを１０条件１０値レベルに区
別することができる。データの読み出し方法は、１つの
メモリセルを選択し、このメモリセルからの出力信号ド
レイン電流Ｉd の経時変化を読み取り（図７参照）、到
達しきい値と、 累積ドレイン電流値の下記表１に示すマ
トリックス表から、１０条件１０値レベルを認識する。
なお、図７において、Ｖdsはソース・ドレイン間の電圧
を示し、Ｖgsはソース・ゲート間の電圧を示す。

【００１６】

【表１】

【００１７】図９はメモリセルの時間ｔとＶgsとの関係
を示す特性図、図１０は時間ｔとＶdsとの関係を示す特
性を示す。また、図１１はメモリセルの時間ｔとドレイ
ン電流Ｉd との関係を示す特性図であり、つまり出力電
流の時間変化を示す。図１１の（Ａ）〜（Ｊ）は各々図
８の（Ａ）〜（Ｊ）に対応し、例えば図１１（Ａ）は条
件９＝”９”と認識した場合を示す。なお、図１１にお
いて、斜線部分は電流が階段状に上がることを示してい
る。

【００１８】図１２は、本発明に係るメモリセルの多値
データを検知する場合の回路構成を示す。ＭＲＯＭのメ
モリ部分は、メモリセルアレイ２１と、各メモリセルの
ゲートが共通に接続されるワード線を制御刷るローダコ
ーダ２２と、ビット線を制御するカラムデコーダ２３
と、ビット線がバイアスされるバイアス回路２４を備え
ている。メモリ部分はセンスアンプ２５に電気的に接続
されている。ここで、例えば４つの異なるしきい値電圧
をセンスするためには、３つのセンス増幅器が必要とな
る。各増幅器には、夫々１つずつ３つの異なるリファレ
ンスが入力される。前記センスアップ２５には、３のセ
ンス増幅器の出力を２アドレスＤ0 ，Ｄ1に対応させる
論理回路２６が電気的に接続されている。

【００１９】図１２の回路構成により多値データを検知
する場合は次のように行う。即ち、力波形の立上り時間
と電圧、 電流値を経時的にモニタすることで、多値デー
タセルの各々の出力波形の違いを認識できる。多値デー
タを検出する場合は、立上り時間と最終電流値の組み合
わせで区別できる。

【００２０】上記実施例のＭＲＯＭ多値メモリセルで
は、図６に示すようにＷ／２幅のイオン注入穴で注入す
ることでトランジスタを２分割し、図８（Ａ）〜（Ｊ）
に示すように、イオン注入領域にはフォト２回とイオン
注入強弱１回（正確には高レベル注入２回、高レベル注
入１回、 低レベル注入１回、無しも含めて４水準）に区
分することで、メモリトランジスタを１０条件１０値レ
ベルに区別することができる。そして、データの読み出
しは、１つのメモリセルを選択し、このメモリセルから
の出力信号ドレイン電流Ｉd の経時変化を読み取り（図
７参照）、到達しきい値と、累積ドレイン電流値の上記
表１に示すマトリックス表から、１０条件１０値レベル
を認識することにより行う。従って、従来の１／０値
（２進法）記憶素子の場合と比べ、精度よく多値データ
を検出することができる。

【００２１】また、上記実施例に係るＭＲＯＭ多値メモ
リセルの製造方法では、第１のマスクとしてのフォトレ
ジスト１６を用いて第１のドーズ量を有するイオンを前
記半導体基板１０のメモリトランジスタのチャネル領域
に注入した後、第２のマスクを用いて第２のドーズ量を
有するイオンを前記チャネル領域に注入し、この第２の
ドーズ量のイオン注入を行わない場合、第１のドーズ量
のイオン注入を行った場合、第２のドーズ量のイオン注
入を行った場合、及び第１と第２のドーズ量を重ねてイ
オン注入を行った場合を任意に採用して１０種類のしき
い値のいずれかを設定することにより、上記と同様、従
来の１／０値（２進法）記憶素子の場合と比べ、精度よ
く多値データを検出することができる。

【００２２】

【発明の効果】以上詳述したように本発明によれば、時
間経時変化を検知し、しきい値とドレイン電流値のマト
リックスを参照する構成とすることにより、精度よく多
値データを検出することができる半導体記憶装置及びそ
の製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る多値ＭＲＯＭメモリセ
ルの回路図。

【図２】図１の要部の平面図。

【図３】図２のＸ部のメモリセルの説明図。

【図４】図１のメモリセルを構成する特定のトランジス
タメモリセルにしきい値調整用のイオン注入する場合の
説明図。

【図５】従来型のメモリセルのイオン注入の様子を示す
説明図。

【図６】本発明型のメモリセルのイオン注入の様子を示
す説明図。

【図７】本発明におけるデータの読み出し方法の説明
図。

【図８】本発明によるメモリセルにおけるしきい値調整
用イオン注入のパターンの説明図。

【図９】本発明による時間とゲート・ソース間電圧との
関係を示す特性図。

【図１０】本発明による時間とソース・ドレイン間電圧
との関係を示す特性図。

【図１１】本発明による各々の条件下における時間とド
レイン電流との関係を示す特性図。

【図１２】図１の多値ＭＲＯＭメモリセルの多値データ
を検知するための回路構成図。

【符号の説明】

１…メモリトランジスタ、 ２…第１の選択トランジスタ、 ３…第２の選択トランジスタ、 ４₁ 、４₂ 、４₃ …ワード線、 ５…第２のビット線、 ６…第２のグランド線、 ７ａ、７ｂ、７ｃ…バンク選択線、 １０…半導体基板、 ２１…メモリセルアレイ、 ２２…ローダコーダ、 ２３…カラムデコーダ、 ２４…バイアス回路、 ２５…センスアンプ、 ２６…論理回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板に形成さ
   れた複数の第１のビット線と、前記半導体基板に形成さ
   れ、前記第１のビット線と交互に配列した複数の第１の
   グランド線と、前記第１のビット線に接続したドレイン
   及び前記第１のグランド線に接続したソースを有するメ
   モリトランジスタがマトリックス状に配列された複数の
   メモリセルと、前記半導体基板に形成され、前記第１の
   ビット線に接続する第１の選択トランジスタと、前記半
   導体基板に形成され、前記第１のグランド線に接続する
   第２の選択トランジスタと、前記メモリトランジスタの
   ゲートに接続され、前記第１のビット線及び前記第１の
   グランド線と交差する複数のワード線と、前記第１のビ
   ット線が前記第１の選択トランジスタを介して少なくと
   も３本接続された第２のビット線と、前記第１のグラン
   ド線が前記第２の選択トランジスタを介して少なくとも
   ２本接続された第２のグランド線とを具備し、 データの読み出しは、前記メモリセルのうち1 つのメモ
   リセルを選択し、このメモリセルからの出力信号ドレイ
   ン電流の経時変化を読み、到達しきい値と累積ドレイン
   電流値の関係を示すマトリックス表から１０条件１０値
   レベルを認識することにより行うことを特徴とする半導
   体記憶装置。
2. 【請求項２】 半導体基板と、前記半導体基板に形成さ
   れた複数の第１のビット線と、前記半導体基板に形成さ
   れ、前記第１のビット線と交互に配列した複数の第１の
   グランド線と、前記第１のビット線に接続したドレイン
   及び前記第１のグランド線に接続したソースを有するメ
   モリトランジスタがマトリックス状に配列された複数の
   メモリセルと、前記半導体基板に形成され、前記第１の
   ビット線に接続する第１の選択トランジスタと、前記半
   導体基板に形成され、前記第１のグランド線に接続する
   第２の選択トランジスタと、前記メモリトランジスタの
   ゲートに接続され、前記第１のビット線及び前記第１の
   グランド線と交差する複数のワード線と、前記第１のビ
   ット線が前記第１の選択トランジスタを介して少なくと
   も３本接続された第２のビット線と、前記第１のグラン
   ド線が前記第２の選択トランジスタを介して少なくとも
   ２本接続された第２のグランド線とを具備した半導体記
   憶装置を製造する方法において、 第１のマスクを用いて第１のドーズ量を有するイオンを
   前記半導体基板のメモリトランジスタのチャネル領域に
   注入する工程と、第２のマスクを用いて第２のドーズ量
   を有するイオンを前記チャネル領域に注入し、この第２
   のドーズ量のイオン注入を行わない場合、 第１のドーズ
   量のイオン注入を行った場合、第２のドーズ量のイオン
   注入を行った場合、及び第１と第２のドーズ量を重ねて
   イオン注入を行った場合を任意に採用して１０種類のし
   きい値のいずれかを設定する工程とを具備することを特
   徴とする半導体記憶装置の製造方法。