JP2671263B2 - 不揮発性半導体メモリ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は浮遊ゲート構造を有するMOSFETをメモリセ
ルとして使用した不揮発性半導体メモリに関する。 （従来の技術） FAMOS、SAMOS等のような浮遊ゲート構造を有するMOSF
ETをメモリセルとして使用した紫外線消去型不揮発性半
導体メモリは一般に良く使用されている。このようなメ
モリはプログラマブルROMの分野では最も普及している
ものの一つである。 第11図はこのような構造のメモリセルを使用した従来
のメモリの、メモリセルアレイ部分の回路図である。メ
モリセル90はそれぞれ浮遊ゲート構造を有するMOSFETで
構成されており、これらメモリセル90は行列状に配置さ
れている。また、図中の横方向に配置されているメモリ
セルの制御ゲートは１本の行線91に共通に接続されてお
り、図中の縦方向に配置されているメモリセルのドレイ
ンは１本の列線92に共通に接続されており、全てのメモ
リセルのソースは0Vのアース電圧に接続されている。 第12図は上記メモリセルアレイ部分を半導体ウエハー
上に集積化する際のメモリセル２個分の構成を示すパタ
ーン平面図である。行線91と直交するように列線92が配
置されており、２ビット分のメモリセルの共通ドレイン
となる拡散領域93にはコンタクト部94を介して列線92が
接続されている。また各行線91の下部には電気的に浮遊
状態にされた浮遊ゲート95が設けられている。 このようなメモリではそれぞれ１本の行線91と列線92
に高電圧を印加することにより、その交点に存在する１
つのメモリセルが選択される。選択されたメモリセルで
はドレイン近傍にインパクト・アイオニゼーション（im
pact ionization）が発生し、さらにこれによって発生
した電子が浮遊ゲートに注入されることによってデータ
の書き込みが行われる。浮遊ゲートに電子が注入される
と、そのセルの閾値電圧は上昇し、制御ゲートに通常の
読み出し電圧、例えば5Vの電圧を印加してもそのセルは
オンしなくなる。一方、電子が注入されていないセルで
は閾値電圧は元の低い状態なので、制御ゲートに5Vの電
圧を印加するとオン状態になる。そして、図示しない負
荷素子により列線92を“1"に設定しておくことによりメ
モリセルのオン、オフ状態に基づいて列線92の電位が変
化し、この列線電位をセンスアンプ等で検出することに
より読み出しデータの判定が行われる。 一方、データの消去は紫外線を照射することにより行
われる。すなわち、紫外線が照射されると浮遊ゲートか
ら電子が放出され、これによりメモリセルの閾値電圧が
元の低い状態に戻る。 上記メモリでは、選択された一つのメモリセルのドレ
イン及び制御ゲートに高電圧を印加する必要があるた
め、各セルは列線に接続する必要がある。上記従来のメ
モリでは第12図に示すように、２個のメモリセルの共通
ドレインに対して１個のコンタクト部を設けるようにし
ているので、コンタクト部の数が多くなり、大容量化を
行なう際にコンタクト部の占有面積が大きなものとな
る。この結果、第11図のメモリではチップサイズが大型
化し、製造価格が高価となる欠点がある。 このため、本発明者はこの発明の途中の過程で、チッ
プサイズの小型化を図ることが可能な不揮発性半導体メ
モリを提案した。このメモリは、浮遊ゲート構造のMOSF
ETからなるメモリセルを複数個直列接続して使用するこ
とにより、２個以上のメモリセル毎に１個のコンタクト
部を設ければよく、これによりコンタクト部の数を従来
に比べて減少させることができるものである。以下に、
このメモリについて説明する。 第13図はその一部の回路図である。MC1ないしMC4はそ
れぞれ浮遊ゲート及び制御ゲートを有する浮遊ゲート構
造のMOSFETからなるメモリセルであり、これら４個のメ
モリセルMCは直列接続されて直列回路10を構成してい
る。上記直列回路10の一端すなわち、メモリセルMC1の
ドレインは書き込み電圧印加用のエンハンスメント型
（以下、Ｅ型と称する）のMOSFET11を介して例えば12.5
Vの高電圧である書き込み電圧VPに接続され、直列回路1
0の他端すなわち、メモリセルMC4のソースは0Vのアース
電圧に接続されている。上記MOSFET11のゲートには書き
込みデータに応じた電圧Vdataが印加されるようになっ
ており、４個のメモリセルMC1ないしMC4の制御ゲートに
は選択電圧VG1ないしVG4が印加されるようになってい
る。 第14図は上記第13図回路を半導体ウエハー上に集積化
する際のパターン平面図である。図中の拡散領域20はそ
れぞれMOSFET11及び４個のメモリセルMC1ないしMC4それ
ぞれのソース，ドレイン領域となるものであり、21はMO
SFET11のゲート、22はメモリセルMC1ないしMC4それぞれ
の制御ゲート、23はメモリセルMC1ないしMC4それぞれの
浮遊ゲートである。 このような構成のメモリでは直列回路10の一端すなわ
ち、メモリセルMC1と書き込み電圧印加用のMOSFET11と
の接続点を、コンタクト部を介して図示しない列線に接
続して使用する。従って、第13図回路では４個のメモリ
セルに対して１個のコンタクト部を設ければよい。この
ため、従来のメモリに比べてコンタクト部の数を減少さ
せることができ、大容量化を行なう際にコンタクト部の
占有面積が小さくできる。 ところで、このようなメモリではコンタクト部の数を
減少させるために複数個のメモリセルを直列接続してい
るので、従来のようにインパクト・アイオニゼーション
によって発生した電子を浮遊ゲートに注入してデータを
書き込む方法は採用できない。従って、このメモリの場
合には浮遊ゲートから電子を抜き取るか、もしくは浮遊
ゲートに正孔を注入し、メモリセルの閾値電圧を負極性
の値にすることによりデータの書き込みを行なう方法が
採用されている。 いま、第15図に示すような回路モデルを考える。すな
わち、浮遊ゲート構造MOSFET12のドレインを負荷回路13
を介して電圧VDに接続し、ソースはアース電圧に接続す
る。この状態で、MOSFET12の制御ゲートの電圧VGを0V
に、電圧VDを高電圧にそれぞれ設定してMOSFET12のドレ
イン近傍でブレークダウンを起こさせると、浮遊ゲート
から電子が放出され、MOSFET12の閾値電圧が負になる現
象がある。 第16図は浮遊ゲート構造MOSFETの電圧−電流特性を示
す曲線図である。図中の特性曲線ａはブレークダウンが
起こる前のものであり、この特性のときに制御ゲート電
圧VGが正極性のある値以上にならないとドレイン電流ID
は流れない。これに対し、特性曲線ｂはブレークダウン
が起こった後のものであり、この特性のときには制御ゲ
ート電圧VGが負極性の値でもドレイン電流IDが流れる。
すなわち、第15図回路でブレークダウンが起こった後
は、MOSFET12は曲線ｂの特性を持つようになり、閾値電
圧は正極性から負極性に変わる。MOSFET12のドレイン近
傍でブレークダウンが起こると、このブレークダウンに
より発生する正孔の一部がドレインと浮遊ゲートとの間
の電界によって引かれ、浮遊ゲートに注入される。これ
により浮遊ゲートが正に帯電し、これによって閾値電圧
が負になると考えられる。 しかしながら第13図のようなメモリにあっては、メモ
リセルが複数個直列接続されているため、前記第11図に
示した従来のメモリに比べ、各メモリセルに流れる電流
が少なくなるという欠点がある。 すなわち、メモリセルからのデータ読み出し速度はメ
モリセルに流れるセル電流に関係し、セル電流が大きな
程、データ読み出し速度は高速になる。メモリセルから
のデータ読み出しは、複数個のメモリセルが接続された
直列回路の一端の電位をセンスアンプ回路によって検出
することにより行なわれるものであるから、直列回路の
一端の充放電をいかに速く行なうかがデータの読み出し
速度を決定する要因となる。例えば、１個のメモリセル
のチャネル幅をＷ、チャネル長をＬとすると、１個のメ
モリセルに流れるセル電流はW/Lに比例する。ここで、
各直列回路10が前記第13図に示すように４個のメモリセ
ルで構成されているならば、各直列回路には各メモリセ
ル電流に流すことができる電流の1/4の電流しか流れな
い。 このため、第13図のメモリでは、読み出し速度を考え
ると、各メモリセルの閾値電圧は低く設定した方が良
い。すなわち、閾値電圧が低い程メモリセル電流が大き
くなり、データ読み出し速度は向上する。一般にMOSFET
において閾値電圧を下げるためには、チャネル領域の不
純物濃度を低下させればよい。ところが、ブレークダウ
ン電圧を低くして、書き込み特性の改善を図るにはチャ
ネル領域の不純物濃度を高くしなければならない。すな
わち、チャネル領域の不純物濃度が高い程、より低い電
圧でブレークダウンが起こる。従って、データ読み出し
速度の向上を図るためにチャネル領域の不純物濃度を低
下させると、ブレークダウン電圧が高くなってしまい、
書き込み特性が悪化する。 このようにメモリセルにおけるチャネル領域の不純物
濃度はメモリの重要な特性であるデータ読み出し速度と
書き込み特性との両方を決定しており、不純物濃度の高
低により両者は互いに相反する方向に変化するため、あ
る点で両特性を妥協しなければならないという問題があ
る。 （発明が解決しようとする問題点） このように複数個のメモリセルを直列接続して使用す
るようにした不揮発性半導体メモリでは、データ読み出
し速度と書き込み特性の両方を十分に満足させることが
できないという問題がある。 この発明は上記のような事情を考慮してなされたもの
であり、その目的は、複数個のメモリセルを直列接続し
て使用するようにした不揮発性半導体メモリにおいて、
データ読み出し速度と書き込み特性の両方を十分に満足
させることにある。 ［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリでは、制御ゲート、
浮遊ゲート、ソース及びドレイン領域を有し、ドレイン
領域と接するチャネル領域の一部領域の不純物濃度が他
の領域よりも高く設定された浮遊ゲート構造のMOSFETか
らなるメモリセルを複数個直列接続して直列回路を構成
するようにしている。 （作用） チャネル領域の一部領域の不純物濃度を他の領域によ
りも高く設定することにより、この高濃度領域でドレイ
ン領域との間でブレークダウンが起り易くなり、ブレー
クダウン電圧の低減化が図られている。また、チャネル
領域の他の領域は十分に低い不純物濃度にすることがで
き、閾値電圧を低いものにすることができ、十分なメモ
リセル電流を流すことができる。 （実施例） まず、この発明の実施例の説明の前に、この発明の途
中で考えられた種々のメモリについて説明する。第１図
に示した不揮発性半導体メモリは、前記第13図に示すよ
うに複数のメモリセルを直列接続して直列回路を構成す
る際に、第１図のパターン平面図に示すように、各メモ
リセルのチャネル領域24のフィールド絶縁膜（図示せ
ず）と接する部分に高濃度領域25を設けるようにしたも
のである。このとき、この高濃度領域25以外のチャネル
領域24での不純物濃度は、各メモリセルの閾値電圧が低
く、十分なチャネル電流が流れる程度に低くされてい
る。 第２図は上記第１図の直列回路におけるａ−ａ′線に
沿った素子構造を示す断面図である。図において、26は
例えばＰ型基板であり、27は絶縁膜である。前記制御ゲ
ート22は多結晶シリコンもしくは金属で構成されてお
り、前記浮遊ゲート23は例えば多結晶シリコンで構成さ
れている。上記絶縁膜27のフィールド部分によって分離
されている前記チャネル領域24には基板と同じＰ型不純
物を高濃度に含む高濃度領域25が設けられている。 このような構成において、各チャネル領域24の高濃度
領域25ではドレイン領域との間でブレークダウンし易く
なり、ブレークダウン電圧の低減化が図られる。また、
高濃度領域25以外のチャネル領域24の不純物濃度が低く
されており、閾値電圧が低くされているので、メモリセ
ル個々のチャネル電流を大きくすることができる。この
結果、この実施例のメモリではデータ読み出し速度と書
き込み特性の向上を共に図ることができる。 なお、上記第１図のメモリでは各チャネル領域24にお
いて絶縁膜27の両側のフィールド部分と接するように２
箇所に高濃度領域25を形成している。これはイオン注入
用マスクを形成する際の位置ずれを考慮したものであ
る。すなわち、このマスクを形成する場合には、第３図
のパターン平面図に示すように、イオン注入する領域が
露出するように図中破線で示されるパターンをイオンの
遮蔽材（図示せず）に転写する。この後、このパターン
の転写部分の遮蔽材のみを残して、すなわち、第３図の
破線で囲まれた領域内の遮蔽材を除去するようにしてイ
オン注入用マスクを形成するものであるが、パターンが
左右にずれて転写された場合でもこの後に形成される高
濃度領域25とドレイン領域とが接触する面積が一定とな
る。この結果、このメモリによればチャネル電流のばら
つきを少なくすることができる。 ここで、ドレイン領域との間のブレークダウンは高濃
度領域25との間で行なわれるものであるが、この高濃度
領域25の不純物濃度があまり高過ぎると、接合ブレーク
ダウン状態となり、FETとして動作しなくなってしま
う。従って、高濃度領域25における不純物濃度はゲート
制御が可能な程度に設定する必要がある。すなわち、閾
値電圧制御のためチャネル領域へイオン注入される不純
物濃度よりもわずかに多くイオン注入を行なう程度でよ
い。よく知られているようにMOSFETはゲートとドレイン
の電界により、通常のPN接合で生じるブレークダウンよ
りも低い値でドレインのゲート直下のところでブレーク
ダウンが発生する。このときのブレークダウン電圧はゲ
ート電圧が高い程高くなり、ついには接合ブレークダウ
ンと同じ値になる。従って、上記高濃度領域25は、ゲー
ト電圧でブレークダウン電圧が調整できる程度のイオン
注入量に設定することが好ましい。 第４図ないし第６図はそれぞれこの発明の途中で考え
られた第１図とは異なる種々のメモリにおける直列回路
の構成を示すパターン平面図である。 第４図の場合には、上記高濃度領域25をドレイン領域
と接する側の全面に設けるようにしたものである。 第５図の場合には、上記高濃度領域25をドレイン領域
と接する側でかつチャネル領域24のフィールド絶縁膜と
接する部分の２箇所に設けるようにしたものである。 第６図の場合には、上記高濃度領域25をドレイン領域
と接する側の中央部にのみ設けるようにしたものであ
る。 第７図はこの発明の一実施例による不揮発性半導体メ
モリにおける直列回路の構成を示すパターン平面図であ
る。この実施例のメモリの場合にも、複数個のメモリセ
ルを直列接続して上記直列回路が構成されており、各メ
モリセルのドレイン領域と接するチャネルの一部領域に
高濃度領域25を設けるようにしたものである。そして、
この実施例の場合、上記高濃度領域25をドレインと接す
る側の中央部にのみ設けると共にその形状が三角形状と
なるようにしたものである。このように三角形状の高濃
度領域25を形成する場合は、イオン注入用マスク形成の
ためのパターンとして第８図中の破線で示すように大き
な形状の一部を使用することができるが、マスクの加工
が容易となる利点がある。 次に上記各メモリの一般的な動作を第９図及び第10図
のタイミングチャートを用いて説明する。 第９図のタイミングチャートはデータ書き込み時のも
のであり、この例ではT1の期間に前記メモリセルMC3
（第13図に図示）にデータを書き込み、T2の期間にはメ
モリセルMC2（同じく第13図に図示）にデータを書き込
む場合である。まず、期間T1では選択電圧VG1、VG2及び
VG4を例えば12.5V程度の高電圧に設定し、VG2のみを低
電圧、例えば0Vに設定する。この状態でMOSFET11（第13
図に図示）のゲートの電圧Vdataを高電圧に設定する。
これによりMOSFET11がオン状態となり、VPによる高電圧
が直列回路10の一端に印加される。さらに、直列回路10
ではメモリセルMC1、MC2、MC4がオン状態、メモリセルM
C3がオフ状態となるため、オフ状態のメモリセルMC3の
ドレインに高電圧が加わる。このとき、このメモリセル
MC3のドレイン近傍でブレークダウンが起こる程度にV
P、Vdataの値を設定する。メモリセルMC3の制御ゲート
電圧VG3は0Vに設定されているので、ブレークダウンに
より発生した正孔がその浮遊ゲートに注入される。この
結果、メモリセルMC3の閾値電圧が負極性の値に変わ
り、これによってメモリセルMC3のデータの書き込みが
行われる。 期間T2では選択電圧VG1、VG3及びVG4を12.5Vに設定
し、VG2のみを0Vに設定する。このとき電圧Vdataは高電
圧の設定状態のままにしておく。これにより、今度はメ
モリセルMC2のドレイン近傍でブレークダウンが起こ
り、これにより発生した正孔がその浮遊ゲートに注入さ
れ、メモリセルMC3のデータの書き込みが行われる。 一般に、ドレインの近傍に発生するアバランシエ・ブ
レークダウンは、ゲート電圧の低い時の方がより低いド
レイン電圧で起こることが知られている。このため、制
御ゲート電圧が0Vにされているときにはブレークダウン
が起り、高電圧のときにはブレークダウンは起こらな
い。 第10図のタイミングチャートはデータ読み出し時のも
のであり、この例ではメモリセルMC1から順次データを
読み出す場合である。このデータの読み出し時には図示
しない手段により、直列回路10の一端に5Vよりも低い読
み出し電圧が印加される。そして非選択のメモリセルの
制御ゲート電圧VGが高電位、例えば5Vに設定され、選択
されたメモリセルの制御ゲート電圧VGは低電位、例えば
0Vに設定される。従って、まず始めにメモリセルMC1の
制御ゲート電圧VG1が0Vに設定され、メモリセルMC1が選
択される。例えばこのメモリセルMC1にはデータが書き
込まれていず、その閾値電圧が正極性であるとすれば、
このメモリセルMC1はオフしたままである。このとき、
直列回路10には電流は流れない。 次に、メモリセルMC2の制御ゲート電圧VG2が0Vに設定
され、メモリセルMC2が選択される。例えばこのメモリ
セルMC2にはデータが書き込まれており、その閾値電圧
が負極性であるとすれば、このメモリセルMC2はオン状
態になる。このとき、他のメモリセルMC1、MC3、MC4の
制御ゲート電圧VG1、VG3、VG4は高電圧であるから、こ
れらメモリセルMC1、MC3、MC4は全てオンしている。従
って、この場合には直列回路10を介して電流が流れる。
以下、メモリセルMC3、MC4の順に制御ゲート電圧VG3、V
G4を0Vに設定する。 このデータ読み出し時の際、選択されたメモリセルMC
のオン、オフ状態に基づいて直列回路10の一端の電位が
変化し、この電位変化をセンスアンプ等で検出すること
により読み出しデータの判定が行われる。なお、このメ
モリセルが形成される半導体ウエハの不純物濃度を適当
に設定すれば、閾値電圧制御のためのチャネル領域への
イオン注入は特に必要なく、高濃度領域25を作るための
イオン注入のみでよい。例えば、基板抵抗が10Ω・cm程
度のウエハ上にメモリセルを形成すれば、チャネル領域
へのイオン注入を特に行なわなくとも、その閾値電圧を
0V程度にすることができる。すなわち、データの書込み
が行なわれていないメモリセルでは、選択された時はオ
フし、非選択の時はより電流が多く流れた方が望まし
い。このため、閾値電圧は0V程度が理想的である。 ［発明の効果］ 以上説明したようにこの発明によれば、複数個のメモ
リセルを直列接続して使用するようにした不揮発性半導
体メモリにおいて、データ読み出し速度と書き込み特性
の両方を十分に満足させることができる。

【図面の簡単な説明】 第１図はこの発明の途中で考えられたメモリの構成を示
すパターン平面図、第２図は第１図のメモリの一部の断
面図、第３図は上記第１図のメモリを説明するためのパ
ターン平面図、第４図ないし第６図はそれぞれこの発明
の途中で考えられた第１図とは異なるメモリの構成を示
すパターン平面図、第７図はこの発明の一実施例による
メモリの構成を示すパターン平面図、第８図は上記第７
図の実施例のメモリを説明するためのパターン平面図、
第９図及び第10図はそれぞれ上記各メモリの動作をタイ
ミングチャート、第11図は従来メモリのメモリセルアレ
イ部分の回路図、第12図は上記従来メモリの一部のパタ
ーン平面図、第13図はこの発明の途中の過程で考えられ
たメモリの一部の回路図、第14図は上記第13図回路のパ
ターン平面図、第15図は第13図回路を説明するために使
用される回路モデルを示す図、第16図は浮遊ゲート構造
MOSFETの電圧−電流特性を示す曲線図である。 20……拡散領域（ソース，ドレイン領域）、22……メモ
リセルの制御ゲート、23……メモリセルの浮遊ゲート、
24……チャネル領域、25……高濃度領域。

Claims (1)

1. (57)【特許請求の範囲】 １．制御ゲート、浮遊ゲート、ソース及びドレイン領域
   を有し、閾値電圧を決定するためにチャネル領域に導入
   される不純物はドレイン領域と接するチャネル領域の一
   部領域の前記不純物の濃度がチャネル領域の残りの領域
   よりも閾値電圧が上昇する方向に高く設定された浮遊ゲ
   ート構造のMOSFETからなるメモリセルを複数個直列接続
   して構成された直列回路と、 データの書き込み時に上記直列回路の一端に所定の電圧
   を印加する書き込み電圧印加手段と、 データの書き込み時に上記直列回路の各メモリセルの制
   御ゲートに所定の電圧を印加して一つのMOSFETを選択す
   る選択手段とを具備し、 データの書き込み時に選択されたメモリセルの浮遊ゲー
   トから、前記直列回路の一端に印加される所定の電圧に
   よって電子を放出するかもしくは浮遊ゲートに正孔を注
   入するように構成し、 前記チャネル領域の一部領域の前記不純物は、前記チャ
   ネル領域上で三角形状になるように導入されるようにし
   たことを特徴とする不揮発性半導体メモリ。