JP4074693B2 - 集積回路メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積回路メモリに関し、特に、セル当たりマルチビットのリードオンリーメモリ装置に関する。
【0002】
【従来の技術】
集積回路のメモリ装置のコストは、与えられた量のデータ、しばしば装置の密度と呼ばれるパラメータ、を蓄積するのに必要な集積回路上の面積の大きさに密接に関係する。集積回路上の面積を節約することによって、製造業者は製造工場において与えられたウェハにより多くのチップを作ることができる。ウェハ当たりに多くのチップを有することは、メモリ装置の使用者に恩恵を与えるコストの節約に直接関係する。。
メモリ装置の密度を増加する1つの方法は、メモリセル当たり1ビットより多くを蓄積するステップを含む。従って、例えば、セル当たり2ビットを蓄積する能力によって、集積回路上のデータ密度は二倍にすることができる。
【0003】
セル当たりの多数ビット技術は、フローティングゲートのメモリ装置に対して開発されている。Mehrota 他による米国特許第 5,163,021号を参照されたい。しかし、フローティングゲートメモリの手法はフローティングゲートの複雑なチャージングやディスチャージング、および複雑性を増し、装置の信頼性を減少する難しいセンシング技術を伴う。
メモリ装置の密度を増加する他の技術は、装置上の与えられた面積にメモリセルの多層を有する。これは、一般に、トランジスタが互いに頂部に積み重ねられた薄膜技術を用い、面積当たりに1メモリセルより多くを形成して具現化される。この分野の代表的な先行技術はHongによって発明された米国特許第 5,358,887号を含む。多層化の手法は特別な製造ステップ及びコストを増加し、信頼性を減少する特別なデコーディング回路を必要とする。
【0004】
従って、メモリ装置におけるセル当たりの多数ビットを実現するための、簡単で、低コストの技術に対する必要性がある。
【0005】
【発明の概要】
本発明は、リードオンリーメモリ装置、即ちROM装置において、セル当たりに多数ビットを蓄積するための技術を提供する。例えば、代表的なマスクROMにおいて、本発明はメモリアレイにおいて2種類のコード注入に対して提供する。従来技術のマスクROMに用いられるような一般的な浅い注入は、第1のビットをコーディングするために用いられ、より深い注入は、メモリセルにおいて第2のビットをコーディングするために用いられる。これらのセルは、マスクROMにおいてトランジスタのチャネルが形成されるチャネル領域が少なくとも2つのレベルにバイアスされるように配列された半導体基板において実現される。第1のチャネルバイアス状態において、深い注入は、セルのスレッショルドに僅かな影響を与えるのみである。第2のチャネルバイアス状態において、深い注入は、チャネルバイアスによって誘導される、基板効果と呼ばれる、スレッショルドのシフトによる実質的な影響を与える。
【0006】
従って、チャネル領域にチャネル有し、且つチャネル領域にドープ濃度に依存するスレッショルド電圧を有するトランジスタを有するメモリセルのアレイが提供される。アレイにおける第1セットのセルは、チャネル領域にベースドープ濃度を有する。アレイにおける第2セットのメモリセルは、チャネル領域におけるドープ濃度を増加し、或いはさもなければ変化する第1の注入を有する。アレイにおける第3セットのメモリセルは、チャネル領域におけるドープ濃度を増加し、或いはさもなければ変化する第1の注入より深い第2の注入を有する。アレイにおける第4セットのメモリセルは、それらのチャネル領域における第1と第2の注入の組み合わせを有する。
集積回路のメモリは、アレイにおけるメモリセルのチャネル領域に、例えば接地のような第1のバイアス電位を与える資源を有する。第1のバイアス電位がチャネル領域に与えられると、メモリセルは、チャネル領域におけるドープ濃度によって、少なくとも一部に決められた特定のスレッショルドを有する。装置は、メモリセルのチャネル領域に第2のバイアス電位を与える資源を有する。第2のバイアス電位が与えられると、メモリセルにおけるスレッショルド電圧のシフトが起きる。スレッショルド電圧のシフトは、所謂基板効果にために生じ、深い注入を有しない第1と第2セットのメモリセルにおけるよりも、深い注入を有する第3と第4のセットのメモリセルにおいて大きい。また、装置はアレイに蓄積されたデータを読み取るためにワードラインとビットラインを有する。
【0007】
本発明の1つの実施形態によると、アレイからデータを読み取るための資源は、選択されたメモリセルが第2或いは第4セットのメモリセル(浅い注入を有する)の一部であるか、或いは第1或いは第3セットのメモリセル(浅い注入を有しない)のメンバーであるか否かを決定するために、選択されたワードラインへ読み取り電位を与える状態マシン或いは他のロジックを含む。従って、第1の読み取り電位は、第2の注入を伴う、或いは伴わない第1の注入を有するセル、および第2の注入を伴う、或いは伴わない第1の注入を有しないセルのスレッショルド間の値に入る。もし、選択されたセルが第1または第3セットのメンバーであるならば、第2のバイアス電位はチャネル領域に与えられ、また第2の読み出し電位は選択されたワードラインに与えられる。第2のバイアス電位は、それが注入のないベースドープ濃度を有する第1セットのセルにおいて生じさせるよりも深い注入のために第3セットのセルにおけるスレッショルドに大きなシフトを生じさせる。
【0008】
従って、第2の読み取り電位は、蓄積されたデータの値を決めるために、第1と第3セットのセルのスレッショルド電圧間の値に選択される。もし、チャネル領域の第1のバイアス電位の状態の下で、第1の読み取り電位の印加後に、選択されたセルが第2又は第4セットのセル内にあると決定されるなら、第2のバイアス電位がチャネル領域に与えられ、第3の読み取り電位が選択されたワードラインに与えられる。第2のバイアス電位が、第4セットのセルにおいて見出される深い注入により、第2セットのセルにおけるよりも第4セットのセルにおいて大きいスレッショルドにシフトを生じさせるので、回路は、これらのスレッショルドの値間にあるワードラインの電位によって、第2セットのセルと第4セットのセル間で区別することができる。従って、第3の読み取り電位は、第2のバイアス電位を印加した後、第2と第4セットのセルのスレッショルド電位間に入る値である。
【0009】
他の手法によると、データを読み取るための資源は、選択されたメモリセルが第4セットのセルのメンバーであるか否かを決めるために、チャネル領域へ第2のバイアス電位を、また選択されたワードラインへ第1の読み取り電位を与えることによって、動作する。そして、もし選択されたメモリセルが第4セットのセルのメンバーでないなら、メモリセルが第2セットのセルのメンバーであるか否かを決めるために、チャネル領域に第2のバイアス電位を、また選択されたワードラインへ第2の読み取り電位を与える。もし、選択されたセルが第2か第4セットのセルのメンバーでないなら、メモリセルが第3セットのメンバーか、第1セットのメンバーかを決めるために、チャネル領域に第2のバイアス電位を、そしてワードラインに第3の読み取り電位を与える。この手法によると、第1の読み取り電位は、バイアスチャネル領域の状態の下で、第2セットのセルのスレッショルドと第4セットのセルのスレッショルド間の値を有する。第2の読み取り電位は、第2セットのセルのスレッショルドと第3セットのセルのスレッショルド間の値を有する。第3の読み取り電位は、第3セットのセルと第1セットのセルの間の値を有する。
【0010】
本発明の1つの特徴によれば、メモリセルは、代表的なマスクMOS装置において見出されるようなnチャネル電界効果トランジスタを有する。この状態の下で、第2のバイアス電位は、例えば、負であり、第1のバイアス電位は接地されている。一般的には、メモリセルがnチャネルか、pチャネルの装置である場合、本発明による第2のバイアス電位は、浅い注入のみを有するセルか、注入のないセルよりも深い注入を有するセルのスレッショルド値において大きなシフトを生じるように第1のバイアス電位より大きな絶対値を有する。
本発明の他の特徴によると、アレイにおける全てのセルは、アレイに対してベースドープ濃度とベーススレッショルド値を確立するためにベース注入を含む。このベース注入は、メモリセルに対するターンオン電圧がわずかに接地より上であることを保証するために一般に用いられる。第1の浅いコード注入と第2の深いコード注入は、セル当たりに多数ビットを蓄積するために、本発明によるセルのチャネル領域における濃度プロフィールを更に調節する。
【0011】
本発明は、マスクROMアレイにおけるデータをエンコードするための方法としても特徴がある。本発明による方法は、アレイの第1セットのセルにおけるコード注入領域を露光する第1の注入マスクを与え、第1セットのセルの第1の深さにドーパントを注入するステップを有する。次に、本発明は、アレイの第2セットのセルにおけるコード注入領域を露光する第2の注入マスクを与え、第2セットのセルの第2の深さにドーパントを注入するステップを有する。勿論、第1セットと第2セットは通常オーバーラップしており、セル当たりに多数ビットを蓄積するマスクROMアレイを形成する。
本発明の他の特徴によると、マスクROMアレイはnチャネルROMセルを有し、そして第1の深さにドーパントを注入するステップは、100−200keVのエネルギー範囲でイオン注入プロセスによってホウ素を注入するステップを有し、そして第2の深さにドーパントを注入するステップは、175−500keVのエネルギー範囲でイオン注入プロセスによってホウ素を注入するステップを有する。好ましくは、ホウ素の第1の注入は、150−185keVのエネルギー範囲で注入プロセスによって実行され、第2の注入は、200−500keVのエネルギー範囲で注入プロセスでホウ素を注入するステップを有する。
【0012】
従って、本発明は、高密度のマスクROM型メモリ装置に適した、マルチレベルの不揮発性メモリセルおよびメモリセルを読み取るための技術を提供する。本技術は、他のいろいろなセッティングにおけるセルのスレッショルドの調節のために利用することもできる。
本発明の他の特徴および利点は、図面、詳細な説明および特許請求の範囲を精査することによって理解されるであろう。
【0013】
【実施の形態】
図1−図9を参照して、本発明の好適な実施の形態の詳細な説明がなされる。
マスクROM装置におけるセル当たりに多数ビットを実現するセル構造が図1と図2に記載されている。製造プロセス、集積回路のアーキテクチャおよび読み取り技術が図3−図9に示されている。
図1は本発明による4つの注入状態を有する4つのROMセルを示す。従って、セルは半導体基板10に形成されたnチャネルトランジスタである。このnチャネルトランジスタは、ROMアレイにワードラインによって形成されたゲート11、基板10にn型注入によって形成されたドレイン12、および基板10にn型注入によって形成されたソース13を有する。本発明によるnチャネルはチャネルウエル14に形成される。チャネルウエル14自体は分離ウエル15の内側に形成される。分離ウエル15はp型半導体基板16に形成される。チャネルウエル14は、基板バイアス電位がnチャネルトランジスタのチャネル領域に与えられる基板バイアス端子17に結合される。好適な実施の形態において、チャネル領域は、注入のないセルのスレッショルドに関して、nチャネルトランジスタのスレッショルドを高くするために用いられるVT 調節注入と呼ばれるp- 注入で形成される。このベース注入はチャネルウエルの濃度に依存して、必要であたあったり、必要でなかったりする。従って、図1のセルは、VT 調節注入18のみを有し、コード注入を有しないROMセルに相当する。
【0014】
図1のセル2は、本発明による深いコード注入を示す。セル1における同じ素子に相当するセル2の素子は同じ参照番号を有する。従って、セル2は、領域18によって表されるVT 調節注入、領域20によって表される深い注入を有する。VT プラス注入は、領域18におけるVT 調節注入より大きなドーパント濃度を有し、その深さがVT 調節注入より大きくなるようにより高いエネルギーで注入される。
図1のセル3は、浅いコード注入のみを有するROMセルを示す。従って、セル13の領域21はVT 調節注入と協同して浅いコード注入に相当する。
セル4は、本発明によるマスクROMの第4のセル構造に相当する。第4のセル構造において、浅いコード注入と深いコード注入の組み合わせが利用される。従って、チャネル領域の浅い部分におけるコード注入21はVT 調節注入と浅い注入の組み合わせを有する。浅いコード注入21より深いコード注入20はセル4にも含まれる。
【0015】
セル1−4において、電流がトランジスタに流れるゲート11とソース13間の電圧であるスレッショルド電圧VT は、セルのチャネルにおけるドープ濃度によって主に決められる。しかし、それはチャネルウエル14に与えられる基板バイアス電位17によっても決められる。
図2は、スレッショルド電圧VT と基板バイアス電圧VSBの関係を示す簡略化したグラフである。セル1に対して、点50におけるスレッショルド電圧VT01 は、スレッショルド電圧VT によって主に決められる。基板バイアス電位VSBが上昇するにつれて、セル1のスレッショルドも上昇する。臨界基板バイアス電位VSBC において、セル1のスレッショルドは点51に見られる。
セル2に対して、スレッショルド電圧VT02 は、点52に見られ、基板バイアス電位VSBC において、スレッショルド電圧は点53に見出される。図示されるように、増加した基板バイアス電位によって生じるスレッショルド電圧のシフトは、深い注入20により、それがセル1におけるよりもセル2において大きい。
【0016】
セル3は、臨界基板バイアス電位VSBC における点55へ基板バイアス電位とともに上昇する点54における初期のスレッショルド電圧を有する。セル4はセル3のそれよりもやや高い点56に初期のスレッショルド電圧を有し、基板バイアス電位と共に点57へ上昇する。図示されるように、セル4のスレッショルド電圧は、基板バイアス電位に応答して、セル3のスレッショルド電圧をシフトするより大きくシフトする。
従って、図2に示されるように、読み取り回路は、点60の近くのワードライン電圧VWLA によってセル1とセル2、およびセル3とセル4間で識別することができる。
臨界基板バイアス電位VSBC を加えた後、読み取り回路は点61におけるワードライン電位VWL4 によって、セル4とセル3間で識別することができる。同様に、臨界基板バイアス電位を加えた後、読み取り回路は点62におけるワードライン電位VWL3 によって、セル3とセル2間で識別することができる。読み取り回路は、点63の近くでワードラインVWL2 を用いてセル2とセル1間で臨界基板バイアス電位を識別することができる。
【0017】
図2の基板バイアス電位VSBは、図1のセル1−セル4のようなnチャネルデバイスに対して負である。pチャネルデバイスに対して、基板電位は正である。
他の装置において、セルは、コード注入はエンハンスメントモードの動作を生じるドーピングプロフィールを変化する、コード注入前のデプレッションモードの装置を有する。
図3(A)−図3(B)は本発明によるコード注入を実現するためのプロセスを示す。図3(A)は、コード注入前の断面における代表的なマスクROMアレイを示す。従って、このアレイはp型基板100に形成される。n型分離ウエル101は基板100に形成される。p型チャネルウエル102が分離ウエルに形成される。埋め込まれた拡散ビットライン103−108がチャネルウエルに形成される。誘電体層110が半導体基板上に形成される。この誘電体層110は、拡散自体上よりビットライン拡散間のセルのチャネル領域上で薄く、セルに対するゲート誘電体を形成する。ポリシリコンのワードライン111が誘電体110上に形成されて、ROMセルの行を作る。例えばホウ素リン珪酸ガラス(BPSG)のような不活性層112がワードライン上に形成される。
【0018】
深いn型分離ウエル110は、n型分離ウエルがパターン化される集積回路の製造プロセスにおける初期のステップとして1つの実施の形態において形成され、例えば6×1012/cm2のリンの注入が約120keVで行われ、生産が約1050℃で、約12時間行われる。この実施の形態においては、p型チャネルウエル102はp型ウエルをパーターン化し、約100keVで7×1012/cm2のホウ素の注入を行い、続いて約3時間10分の間1050℃でアニールすることによって実現される。この処理によって、n型ウエルにおいて約6ミクロンの深さを有する選択された領域、および約3ミクロンの深さを有するn型ウエルの選択された領域内にp型ウエルを生じる。特定の設計ニーズを満足させるために、n型ウエルとp型ウエルを形成するためのプロセルパラメータは実施の形態毎に変わるであろう。図3(A)のマスクROM製造ステップは、同様にいろいろな技術によってなされる。例えば、米国特許第 5,117,389号のTom D.H. Yiuによって発明された“Flat Cell Read Only Memory Integrated Circuit" を参照されたい。これはあたかもここに完全に述べられたように参照によって取り込まれる。
【0019】
本発明によるコード注入を実現するために、図3(B)に示された第1の浅い注入ステップに続いて、図3(C)に示された第2の深い注入が行われる。
図3(B)は不活性層112上のホトレジストマスク120の具現化を示す。ホトレジストマスクは、アレイにおける選択されたセルのチャネル領域121、122を露光するために用いられる。この実施の形態における浅いホウ素の注入は、例えば100−200keVの範囲、好ましくは、150−185keVの範囲にあるエネルギーを有するイオン注入プロセスで実現される。
図3(B)に示されたステップのコード注入後に、深い注入が図3(C)に示されるように実行される。従って、不活性層112が再構成され、ホトレジストマスクが具現化される。ホトレジストマスク125は深い注入のためのチャネル領域126を露光するために用いられる。チャネル領域122は、浅い注入のために図3において露光されたと同じ領域であることに留意されたい。深いホウ素の注入は175−500keVの範囲、好ましくは、200−500keVの範囲にあるエネルギーでイオン注入プロセスを用いて実現される。図3(C)に見られるように、2つのコード注入ステップは2ビットの4つの異なるパターンを蓄積するセルを生じる。例えば、セル130はビットパターン(0,0)を蓄積する。セル131はビットパターン(0,1)を蓄積する。セル132はビットバターン(1,0)を蓄積する。セル133はビットバターン(1,1)を蓄積する。
【0020】
図4は、本発明による2つの型式のコード注入を有するアレイの上面の簡略した図面である。従って、アレイは、基板バイアス電位VSBがアレイにおけるセルのチャネル領域に与えられるチャネルウエル200を含む。埋め込まれた拡散ビットライン201、202、203、204がアレイ内に形成される。ポリシリコンのワードライン205、206、207がビットライン上に横たわり、ビットライン間にメモリセルのトランジスタを形成する。
図4において、セル210は浅い、または深い注入のないデバイスを表す。セル211は深い注入のみを有するデバイスを表す。セル212は浅い注入のみを有するデバイスを表す。セル213は深い、および浅い注入の双方を有するデバイスを表す。それぞれの型式のセルのアレイにおけるパターンは、アレイに蓄積されているデータを決定する。アレイ当たりに2ビットを蓄積することによって、単位面積当たりに蓄積されるデータの密度は、1/2だけ減少する。
【0021】
読み取り状態マシン305の動作は図6と図7に示された2つの、何れかの手法を参照することによって理解されるであろう。
図6に示された技術によると、状態マシンは、チャネルウエルを、例えば接地(ステップ400)のような第1のレベルに先ず設定するプロセスを実行するためにプログラムされる。ワードランインデコーダーはワードラインを選択するために用いられ、それを第1の読み取り電圧(ステップ401)へセットする。第1の読み取り電圧は、図2の電圧VWLA に相当する。次のステップにおいて、列デコーダーは選択されたセルが導通している否か(ステップ402)を決めるために実行される。もし、セルが導通しているなら、第1の読み取り電圧がスレッショルドより高く決定され、セルはデータ値(0,0)またはデータ値(0,1)の何れかを保持する(ステップ403)。もし、セルがステップ402において導通していないならば、セルがデータ値(1,0)またはデータ値(1,1)を保持する(ステップ404)。
【0022】
もし、セルが(0,0)または(0,1)を保持することが決定されるなら、チャネルウエルは、例えば−2ボルトのような第2のレベルにセットされる(ステップ405)。次に、選択されたワードラインが第2の読み取り電圧にセットされる(ステップ406)。この第2の読み取り電圧は、例えば、図2のレベルVWL2 63のような電位にセットされる。次に、選択されたセルが導通か否かが決められる(ステップ407)。もし、それが導通なら、第2の読み取り電圧はセルのスレッショルドより大きく、セルはデータ値(0,0)を保持する(ステップ408)。もし、ステップ407で、セルが非導通なら、セルはデータ値(0,1)を保持する(ステップ409)。
もし、ステップ402において、セルがステップ404に示された(1,0)または(1,1)の何れかを保持するなら、チャネルウエルは第2のレベルにセットされるか、さもなければ、スレッショルドシフトを生じるように調整される(ステップ410)。第3の読み取り電圧は、図2のレベルVWL4 にある電圧に相当する。次に、セルは導通であるか否かが決定される(ステップ413)。もし、セルが導通なら、セルにおけるデータ値は(1,0)である(ステップ413)。もし、セルがステップ412において導通でないなら、セルはデータ値(1,1)を保持する(ステップ414)。従って、図6による状態マシンは、全てのセルに対して2つのステップ読み取りを必要とするバイナリーサーチ技術を行うようにプログラムされる。
【0023】
図7に他の手法が示されている。この手法において、多数レベルのセルを読み取るプロセスは、チャネルウエルを第2のレベルにセットすること(ステップ500)によって開始する。図5に示されたようなpチャネルROM装置に対して、第2のレベルは、例えば約−2ボルトである。次に、選択されたワードラインが第1の読み取り電圧にセットされる(ステップ501)。この実施形態において、第1の読み取り電圧は、図2の点61における電圧VWL4 に相当する。その後、プロセスは、セルが導通しているか否かを決める(ステップ502)。もし、セルが導通していないなら、セルはデータ値(1,1)を保持していることが決められる(ステップ503)。もし、セルが導通しているなら、選択されたワードラインは第2の読み取り電圧にセットされる(ステップ504)。
【0024】
ステップ504の後、セルが導通しているか否かが決められる(ステップ505)。もし、セルが導通していないなら、セルはデータ値(1,0)を保持する(ステップ506)。もし、ステップ505において、セルが導通しているなら、選択されたワードラインは第3の読み取り電圧にセットされる(ステップ507)。第3の読み取り電圧は図2の点63におけるレベルVWL2 に相当する。
次に、セルが第3の読み取り電圧において導通するか否かが決定される(ステップ508)。もし、セルが導通していないなら、セルはデータ値(0,1)を保持していることが決められる(ステップ509)。もし、ステップ508において、セルが導通しているなら、セルは値(0,0)を保持していることが決められる(ステップ510)。
【0025】
従って、図7において、セルに保持されているデータ値を決めるために、線形サーチが行われる。線形サーチ技術の利点は、セルの内容をデコードするために必要な時間量は、セルの内容に依存して1から3サイクルまで変化することである。これは、あるセッティングには有利である。しかし、図6の予想できる、ツーステップバイナリーサーチ(two step binary search)が、他の環境においては好ましい。
図8と図9は、本発明によって実現される多数レベルのマスクROMに対する例示的なスレッショルド電圧データと垂直ドーピングプロフィールデータを示す。図8は、本発明の多数レベルのマスクROMのスレッショルド電圧への効果を示す。特に、4つのセルが具現化された。第1のセル、即ちセル00は注入がなく、初期の低いスレッショルド電圧のセルである。初期のスレッショルド電圧は点800に示され、バックゲートバイアスが対応する負のチャネルバイアスによって3ボルトまで増加するに従って、スレッショルドは点801へ増加する。第2のセル、即ちセル01は、ホウ素イオンの150keV注入エネルギーで、2×1014cm-2の濃度にある単一の浅い注入を有する。バックバイアスのないこのセルに対する初期のスレッショルドはポイント802で示される。3ボルドのバックバイアスでは、スレッショルドは点803まで上昇した。第3のセル、即ちセル10は、200keVの注入エネルギーで9.3×1014cm-2濃度のホウ素イオンの単一の深い注入を有している。セル10に対する初期のスレッショルドは点804に示されている。3ボルトのバックバイアスでは、スレッショルドは点805へ増加する。最後のセル、即ちセル11は浅い注入と深い注入の組み合わせを有する。セル11に対する初期のスレッショルドはグラフの点806に示されており、また3ボルトのバックバイアスを有するするスレッショルドは点807に示されている。図8に示されているように、優れたレベル毎の差異が4つのタイプのセルに対して得られている。4つのレベルのマスクROMセル上のバックゲートバイアスの効果は明らかである。2ボルトのバックゲートバイアスを与えることによって、レベル毎の差異は、セル当たり1ボルト以下から約2ボルトへ増幅される。スレッショルドがこのようにシフトする主な理由は、注入によって変えられた多数レベルのマスクROMセルのバルクドーピングプロフィールにあると考えられる。
【0026】
ドーピングプロフィールは、図9にこの例の注入エネルギーの組み合わせに対して示されている。セル00に対して、垂直ドーピングプロフィールがライン900に示されている。セル01に対して、垂直ドーピングプロフィールがライン901に示されている。セル10に対して、垂直ドーピングプロフィールがライン902に示されている。セル11に対して、垂直ドーピングプロフィールがライン903に示されている。セル11の高い表面ドーピング濃度はゼロバックゲートバイアスにおいて高いスレッショルド電圧を導く。また、表面ドーピング濃度における差異はこれらのセルにおける基板効果上に重要なインパクトを有する。従って、バックゲートバイアスは4つのタイプのセルに対してレベル毎の大きな相違を生じる。
【0027】
従って、イオン注入のドーズ量とエネルギーを調節することによって、4つのレベルのマスクROMセルは、2つのマスクのみを用いて実現される。更に、バックゲートバイアスを加えることによって、4つのセルの各々によって遭遇される基板効果の異なる量のために、雑音マージンは増大される。
説明された実施の形態において、臨界基板バイアス電位は、他のシステムにおいて浅い注入の存在の無関係に、単一の値として示したが、基板バイアス電位は、浅い注入の有る場合、および無い場合に、最適性能のために調節することができる。従って、各々の読み取りサイクルは、最良の結果のためにワードラインをセットすると共に、基板バイアス電位を特定の値にセットすることを含む。
従って、安いコストで、しかも多数レベルのROMデバイスを製造するのが簡単なデバイスが、ドーピング濃度、特に深い注入の存在する基板効果の非線形の利点を与える。
【0028】
本発明の好適な実施形態の説明が例示のためになされた。開示された正確な形状に本発明を限定することを意図するものではない。明らかに、この分野の当業者にとって、多くの変更や変形は明らかであろう。本発明の範囲は、請求項およびその均等物によって規定されることが意図される。
【図面の簡単な説明】
【図1】本発明による4つのコーディング状態の各々におけるマスクROMセルを示す。
【図2】基板バイアスを増加することによって生じたスレッショルド電圧のシフトを示すグラフである。
【図3】(A)−(C)はマスクROMデバイスのための、本発明によるコード注入プロセスを示す。
【図4】本発明によるマスクROMメモリアレイの簡略化したレイアウト図である。
【図5】本発明によるマルチレベルのROMセルのアレイを含む集積回路メモリの簡略化したブロック図である。
【図6】図5の集積回路メモリのための第1の手法による読み取りプロセスのフローチャートである。
【図7】図5の集積回路メモリのための第2の手法による読み取りプロセスのフローチャートである。
【図8】本発明の1つの実施形態によるマルチレベルのマスクROMのためのスレッショルド電圧を示すグラフである。
【図9】本発明の1例のマルチレベルのマスクROMのための垂直ドーピングプロフィールを示すグラフである。
Claims (10)
- 集積回路メモリであって、
メモリセルのアレイと、
前記メモリセルは、半導体基板のチャネル領域におけるチャネルを有し、前記チャネル領域におけるドープ濃度に依存するスレッショルド電圧を有するトランジスタを有し、前記アレイは前記チャネル領域におけるベースドープ濃度を有する第1セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する第1の注入を有する、アレイにおける第2セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する前記第1の注入より深い第2の注入を有する、アレイにおける第3セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する前記第1と第2の注入の組み合わせを有する、アレイにおける第4セットのメモリセルを含み、
前記アレイに蓄積されたデータを読み取るために、前記アレイにおけるメモリセルの行と列にそれぞれ結合した複数のワードラインとビットラインと、
を備え、
前記メモリセルのトランジスタが前記ベースドープ濃度に依存する特定のスレッショルド電圧を有するように前記メモリセルのトランジスタのチャネル領域に第1のバイアス電位を与え、且つ前記第1および第2の注入による前記メモリセルのトランジスタにおけるスレッショルド電圧のシフトを生じるように、前記第1のバイアス電位を変更して、前記メモリセルのトランジスタのチャネル領域に第2のバイアス電位を与える手段を有することを特徴とする集積回路メモリ。 - 選択されたメモリセルが前記第2又は第4セットのメモリセルのメンバーであるか、或いは前記第1又は第3セットのメモリセルのメンバーであるかを決めるために、前記第1のバイアス電位を前記チャネル領域に、且つ選択された前記ワードラインに第1の読み取り電位を与えることによって、そして、もし、前記選択されたメモリセルが前記第1又は第3セットのメモリセルであるならば、前記選択されたメモリセルが前記第1セットのメモリセルのメンバーであるか、前記第3セットのメモリセルのメンバーであるかを決めるために、前記第2のバイアス電位を前記チャネル領域に、且つ第2の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第2又は第4セットのメモリセルであるならば、前記選択されたメモリセルが前記第2セットのメモリセルのメンバーであるか、前記第4セットのメモリセルのメンバーであるかを決めるために、前記第2のバイアス電位を前記チャネル領域に、且つ第3の読み取り電位を選択された前記ワードラインに与えることによって、前記複数のワードラインとビットラインに結合され、前記アレイに蓄積されたデータを読み取る手段を有することを特徴とする請求項1に記載の集積回路メモリ。
- 前記第1および第2の注入による前記メモリセルのトランジスタにおけるスレッショルド電圧のシフトを生じさせるために、前記第2のバイアス電位を前記チャネル領域に、且つ選択されたメモリセルが前記第4セットのメモリセルのメンバーであるか否かを決めるために、第1の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第4セットのメモリセルのメンバーでないなら、前記第2のバイアス電位を前記チャネル領域に、且つ前記選択されたメモリセルが前記第2セットのメモリセルのメンバーであるか否かを決めるために、第2の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第2又は第4セットのメモリセルのメンバーでないなら、前記第2のバイアス電位を前記チャネル領域に、且つ前記選択されたメモリセルが前記第3セットのメモリセルのメンバーであるか、前記第1セットのメモリセルのメンバーであるかを決めるために、第3の読み取り電位を選択された前記ワードラインに与えることによって、前記アレイに蓄積されたデータを読み取る手段を有することを特徴とする請求項1に記載の集積回路メモリ。
- 前記メモリセルはnチャネル電界効果トランジスタを有し、前記第2のバイアス電位は負であることを特徴とする請求項1に記載の集積回路メモリ。
- 前記メモリセルのアレイは前記ベースドープ濃度を確立するためにベース注入を有することを特徴とする請求項1に記載の集積回路メモリ。
- 前記第1および第2の注入はp型ドーパントを有することを特徴とする請求項1に記載の集積回路メモリ。
- 前記バイアス電位の変更によって生じる、前記スレッショルド電圧のシフトは、前記第1セットのメモリセルにおけるよりも前記第3セットのメモリセルにおいて大きく、且つ前記第2の注入により、前記第2セットのメモリセルにおけるよりも前記第3セットのメモリセルにおいて大きいことを特徴とする請求項1に記載の集積回路メモリ。
- マスクROMアレイにおける第1セットないし第4セットのセルにデータをエンコードするための方法であって、
ベースドープ濃度を有する前記第1ないし第4セットのセルを準備するステップ、
前記第2セットのセルおよび前記第4セットのセルにおけるコード注入領域を露出する第1の注入マスクを与え、前記第2セットのセルおよび前記第4セットのセルにおける第1の深さにドーパントを注入するステップ、および
前記第3セットのセルおよび前記第4セットのセルにおけるコード注入領域を露出する第2の注入マスクを与え、前記第3セットのセルおよび前記第4セットのセルにおける第2の深さにドーパントを注入するステップ、
を有し、
前記第2の深さは前記第1の深さよりも深いことを特徴とする方法。 - 前記マスクROMアレイは、nチャネルROMセルを含み、前記第1の深さにドーパントを注入するステップは、100−200keVの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップ、および前記第2の深さにドーパントを注入するステップは、175−500keVの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップを有することを特徴とする請求項8に記載の方法。
- 前記マスクROMアレイは、nチャネルROMセルを含み、
前記第1の深さにドーパントを注入するステップは、150−185keVの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップ、および前記第2の深さにドーパントを注入するステップは、200−500keVの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップを有することを特徴とする請求項8に記載の方法。
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