KR20000073002A - Ｔａｔ를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치 - Google Patents

Ｔａｔ를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치 Download PDF

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Abstract

TAT를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치가 개시된다. 본 발명은 소정의 데이터를 저장하는 읽기 전용 메모리 장치에 있어서, 서로 나란하게 확장되는 복수개의 비트라인들과, 비트라인과 교차하는 방향으로 서로 나란하게 확장되는 복수개의 워드라인들과, 비트라인들 사이에 배치되고 워드라인과 연결되는 복수개의 셀 트랜지스터들을 구비하며, 셀 트랜지스터에 저장되는 데이터가 "로우"값이면 셀 트랜지스터는 비트라인과 연결되고, 셀 트랜지스터에 저장되는 데이터가 "하이"값이면 셀 트랜지스터는 비트라인과 연결되지 않는다.

Description

ＴＡＴ를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치{ROM programmed with metal patterning to shorten TAT}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 TAT를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치에 관한 것이다.
반도체 메모리 장치는 마이크로컴퓨터나 마이크로프로세서 시스템과 같은 디디털 장비내에 널리 사용된다. 이들 시스템 내의 고정된 프로그램의 저장수단으로서 읽기 전용 메모리 장치(Read Only Memory: 이하 "ROM"이라 칭함)가 일반적으로 사용된다. ROMs은 주문자에 의하여 특정되는 프로그램 코드(code)의 특별주문에 따라 반도체 제조업자에 의하여 제조된다. 이러한 제조공정에는 많은 단계를 거쳐서 진행되고 각 단계마다는 물질, 온도, 시간등의 공정조건에 맞추어 진행되는 데 있어서 불가피하게 많은 시간이 걸리게 된다.
주문자들은 롬 코드의 주문과 롬의 완성품 사이의 턴-어라운드 타임(Turn Around Time: 이하 "TAT"라 칭함) 또는 사이클 타임(cycle time)이 가능하면 짧게 지켜지는 것을 요구한다. 이 TAT를 줄이는 하나의 방법이 미국 특허 제 4,059,826에 개시되어 있다.
상기 미국 특허 제 4,059,826에 의하면, 게이트나 소스/드레인 영역을 형성하기 전에 메모리 셀의 N채널 트랜지스터에 선택적으로 이온 주입하여, 이 이온주입된 N채널 트랜지스터는 0V의 문턱전압을 갖게 된다. 그리하여 이 N채널 트랜지스터는 논리적으로 "턴-오프"되지 않는다. 따라서, 롬 코드에 따라 메모리 셀 트랜지스터들이 디플리션(depletion) 트랜지스트와 인헨스먼트(enhancement) 트랜지스터로 구성되도록 프로그램된다.
그런데, 상기 미국 특허 제 4,059,826의 이온 주입 방법으로 프로그래밍하는 단계는 전체 제조 공정상 게이트공정 보다 앞 공정 단계에 있기 때문에 TAT를 줄이는 데에는 충분치 못하다. 이와 같은 이유로 메모리 셀 프로그래밍 단계는 제조공정중 메탈공정 이후의 후공정 단계에 있을 필요성이 커진다.
본 발명의 목적은 롬 코드의 프로그래밍 단계를 메탈공정으로 수행하여 TAT를 줄일 수 있는 읽기 전용 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예인 메탈 패터닝으로 프로그램된 읽기 전용 메모리 장치를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 소정의 데이터를 저장하는 읽기 전용 메모리 장치에 있어서, 서로 나란하게 확장되는 복수개의 비트라인들과 비트라인과 교차하는 방향으로 서로 나란하게 확장되는 복수개의 워드라인들과, 비트라인들 사이에 배치되고 워드라인과 연결되는 복수개의 셀 트랜지스터들을 구비하며, 셀 트랜지스터에 저장되는 데이터가 "로우"값이면 셀 트랜지스터는 비트라인과 연결되고, 셀 트랜지스터에 저장되는 데이터가 "하이"이면 셀 트랜지스터는 비트라인과 연결되지 않는다.
이와 같은 읽기 전용 메모리 장치는 메모리 셀들에 롬 코드를 프로그래밍하는 단계를 메탈공정시 진행함으로써 TAT를 단축시킬 수 있고, 가상 접지 라인 디코딩부에 의하여 비트라인들 중 선택되는 셀 트랜지스터의 소오스와 연결되는 비트라인을 접지전압으로 연결시켜 가상 접지라인으로 함으로써 메모리 셀의 데이터를 읽는 동작에서 데이터를 오판별하는 문제가 없다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 읽기 전용 메모리 장치를 나타내는 도면이다. 이를 참조하면, 읽기 전용 메모리 장치(2)는 메모리 셀 블락(10) 및 메모리 셀 선택부(15)를 구비한다. 메모리 셀 블락(10)은 노아(NOR)형 메모리 셀 구조로 구성되는 데, 서로 나란하게 확장되는 비트라인들(BLi,i=0~4), 비트라인(BLi,i=0~4)과 교차하는 방향으로 서로 나란하게 확장되는 워드라인들(WLi,i=0,1) 및 비트라인들(BLi,i=0~4) 사이에 배치되고 워드라인(WLi,i=0,1)과 연결되는 메모리 셀들(MCi,i=0~7)을 구비한다. 셀들(MCi,i=0~7)은 행들과 열들로 배열되는 복수개의 메모리 셀들로 다양하게 구성될 수 있는 데, 본 명세서에서는 예로서 8개의 셀들로 구성되는 단위 셀 블락에 대하여 기술된다.
메모리 셀 블락(10) 내 비트라인들(BLi,i=0~4) 중 홀수번째에 해당하는 비트라인들(BLi,i=0,2,4)은 메모리 셀의 데이터를 읽는 동작시 접지전원과 연결되는 가상 접지라인(Vgnd)이 된다. 각 셀(MCi,i=0~7)은 트랜지스터로 구성되고 셀 트랜지스터(MCi,i=0~7)의 소오스는 가상 접지라인(Vgnd)에 연결되고 게이트는 공통의 워드라인들(WLi,i=0,1)에 연결된다. 셀들(MCi,i=0~7)에는 메탈 패터닝을 통하여 소정의 데이터들이 프로그램되어 저장된다. 셀(MCi,i=0,1,3,4)에 저장되는 데이터가 "로우"값이면 셀 트랜지스터(MCi,i=0~7)의 드레인은 비트라인(BLi,i=0~4)과 연결되고 셀(MCi,i=0~7)에 저장되는 데이터가 "하이"이면 셀(MCi,i=2,5,6,7) 트랜지스터의 드레인은 비트라인(BLi,i=0~4)과 연결되지 않는다.
메모리 셀 선택부(15)는 비트라인 프리차아지부(20), 가상 접지라인 디코딩부(30) 및 비트라인 선택부(40)로 구성된다. 비트라인 프리차아지부(20)는 메모리 셀 블락(10) 내 비트라인들(BLi,i=0~4)을 전원전압(VCC) 레벨로의 프리차아징을 지시하는 프리차아지 신호(precharge)의 "로우레벨"에 응답하여 비트라인들(BLi,i=0~4)을 전원전압(VCC) 레벨로 프리차아지시킨다. 가상 접지라인 디코딩부(30)는 홀수번의 비트라인들(BLi,i=0,2,4)에 해당하는 비트라인 어드레스(A2A3) 및 이 홀수번의 비트라인들(BLi,i=0,2,4)을 접지전원과 연결시키는 "하이레벨"의 가상 접지 인에이블 신호(Vgnd_en)에 응답하여 이에 대응되는 홀수번의 비트라인들(BLi,i=0,2,4)을 접지전원과 연결시킨다. 비트라인 어드레스(A2A3)를 나타내는 어드레스(A2) 및 어드레스(A3)은 3개의 홀수번의 비트라인들(BLi,i=0,2,4)을 어드레싱하기 위하여 사용되는 어드레스이다. 비트라인 선택부(40)는 가상 접지라인들(BLi,i=0,2,4) 사이의 비트라인들(BLi,i=1,3)을 선택하는 소정의 어드레스(A3)에 응답하여 비트라인들(BLi,i=1,3)을 데이터 라인(DL)으로 연결시킨다. 즉, "로우레벨"의 어드레스(A3)에 응답하여 전송게이트(TG1)가 "턴-온"되어 비트라인(BL1)이 데이터 라인(이)으로 연결된다. 데이터 라인(DL)은 읽기 전용 메모리 장치(2) 내 칼럼 디코더(미도시)에서 제공되는 칼럼 어드레스에 응답하여 데이터 출력 버퍼(미도시)를 통하여 출력 패드로 연결된다.
이러한 읽기 전용 메모리 장치(2)의 각 메모리 셀(MCi,i=0~7)의 데이터를 읽는 동작을 살펴보면 다음과 같다. 우선, 읽기 동작에 앞서서 가상 접지라인(Vgndi,i=0~2)을 포함한 비트라인들(BLi,i=0~4)은 프리차아지 신호(precharge)에 응답하여 전원전압(VCC) 레벨로 프리차아지된다.
첫번째로, 제1 셀 트랜지스터(MC0)의 데이터를 읽기 위하여 비트라인들(BLi,i=0~4)의 전원전압(VCC) 레벨로의 프리차아지가 해제되고 어드레스(A2) 및 어드레스(A3) 둘다 "로우레벨"일 때 활성화되는 비트라인 어드레스(A2A3="LL")에 응답하여 비트라인들(BLi,i=0~4) 중 제1 가상 접지라인(Vgnd0)에만 접지전압(VSS)이 인가된다. 이 후, 제1 워드라인(WL0)에는 전원전압(VCC)이 인가되어 셀 트랜지스터(MC0)는 "턴-온"된다. 비트라인(BL1)은 제1 셀 트랜지스터(MC0)를 통하여 접지전압(VSS)의 제1 가상 접지라인(Vgnd0)과 연결되어 접지전압(VSS)이 된다. 따라서, 제1 셀 트랜지스터(MC0)의 "로우", 즉 "0" 데이터가 비트라인(BL1)으로 전달된다. 이 때, 비트라인(BL1)을 공유하는 제2 셀 트랜지스터(MC1)도 공통의 제1 워드라인(WL0)에 연결되어 있기 때문에 제2 셀 트랜지스터(MC1)가 "턴-온"되어 제2 가상 접지라인(Vgnd1)의 이전에 프리차아징되었던 전원전압(VCC) 레벨이 제1 셀 트랜지스터(MC1)를 통하여 비트라인(BL1)으로 전달된다. 그리하여 비트라인(BL1)은 제1 셀 트랜지스터(MC0)의 "로우"값, 즉 접지전압 보다 높은 전압레벨을 갖는다. 그러나, 이렇게 어느정도 높아지는 비트라인(BL0)의 전압레벨은 비트라인(BLi,i=1,3)의 전압레벨을 판정하는 기준전압(미도시) 보다는 낮게 나타나기 때문에, 비록 인접한 제2 셀 트랜지스터(MC1)에 의하여 비트라인(BL1)으로 전하가 공급되더라도 제1 셀 트랜지스터(MC0)의 "0" 데이터 값을 판별하는 데에는 별 문제가 없다.
두 번째로, 제2 셀 트랜지스터(MC1)의 데이터를 읽는 동작을 설명하면, 제2 셀 트랜지스터(MC1)의 데이터를 읽는 동작에 앞서서 가상 접지라인(Vgndi,i=0~2)을 포함한 비트라인들(BLi,i=0~4)은 프리차아지 신호(precharge)에 응답하여 전원전압(VCC) 레벨로 프리차아지된다. 제2 셀 트랜지스터(MC1)의 데이터를 읽는 동작은 앞서 설명한 제1 셀 트랜지스터(MC0)의 데이터를 읽는 동작과 거의 동일하기 때문에 설명의 중복을 피하고자 생략하고자 한다. 간단히 말하면, 제2 셀 트랜지스터(MC1)의 데이터를 읽기 위하여 비트라인들(BLi,i=0~4)의 전원전압(VCC) 레벨로의 프리차아지가 해제되고 비트라인 어드레스(A2A3="HL")에 응답하여 비트라인들(BLi,i=0~4) 중 제2 가상 접지라인(Vgnd1)에만 접지전압(VSS)이 인가된다. 제1 워드라인(WL0)에 전원전압(VCC)이 인가된 후 제2 셀 트랜지스터(MC1)의 "0" 데이터가 비트라인(BL0)으로 전달된다. 이때에도 비트라인(BL0)에는 제1 셀 트랜지스터(MC0)를 통하여 제1 가상 접지라인(Vgnd0)의 이전에 프리차아징되었던 전원전압(VCC)으로부터 비트라인(BL1)으로 전하가 공급되지만, 비트라인(BL1)의 전압레벨이 기준전압(미도시) 보다는 낮기 때문에 제2 셀 트랜지스터(MC1)의 "0" 데이터 값을 판별하는 데에는 별 문제가 없다.
세 번째로, 제3 셀 트랜지스터(MC2)의 데이터를 읽는 동작을 설명하면, 제3 셀 트랜지스터(MC2)의 데이터를 읽는 동작에 앞서 가상 접지라인(Vgndi,i=0~2)을 포함한 비트라인들(BLi,i=0~4)은 전원전압(VCC) 레벨로 프리차아지된다. 제3 셀 트랜지스터(MC2)의 데이터를 읽기 위하여 비트라인들(BLi,i=0~4)의 전원전압(VCC) 레벨로의 프리차아지가 해제되고 비트라인 어드레스(A2A3="LH")에 응답하여 비트라인들(BLi,i=0~4) 중 제2 가상 접지라인(Vgnd1)에 접지전압(VSS)이 인가된다. 이 후, 제1 워드라인(WL0)에는 전원전압(VCC)이 인가되어 제3 셀 트랜지스터(MC2)는 "턴-온"되지만 제3 셀 트랜지스터(MC3)의 드레인이 비트라인(BL3)에 연결되어있지 않기 때문에 비트라인(BL3)은 이전에 프리차아징되었던 전원전압(VCC) 레벨이 된다. 따라서, 제3 셀 트랜지스터(MC3)의 "하이", 즉 "1" 데이터가 비트라인(BL3)으로 전달된다. 이 때, 비트라인(BL3)을 공유하는 제4 셀 트랜지스터(MC3)도 공통의 제1 워드라인(WL0)에 연결되어 있기 때문에 제4 셀 트랜지스터(MC3)가 "턴-온"되어 제3 가상 접지라인(Vgnd2)의 이전에 프리차아징되었던 전원전압(VCC) 레벨이 제4 셀 트랜지스터(MC3)를 통하여 비트라인(BL3)으로 전달된다. 그렇지만, 제4 셀 트랜지스터(MC3)를 통하여 전달되는 전원전압(VCC) 레벨은 제3 셀 트랜지스터(MC2)의 "하이"값과 동일하기 때문에 비트라인(BL3)은 제3 셀 트랜지스터(MC3)의 "하이", 즉 "1" 데이터를 유지한다.
네 번째로, 제4 셀 트랜지스터(MC3)의 데이터를 읽는 동작을 설명하면, 제4 셀 트랜지스터(MC3)의 데이터를 읽는 동작에 앞서 가상 접지라인(Vgndi,i=0~2)을 포함한 비트라인들(BLi,i=0~4)은 전원전압(VCC) 레벨로 프리차아지된다. 제4 셀 트랜지스터(MC3)의 데이터를 읽기 위하여 비트라인들(BLi,i=0~4)의 전원전압(VCC) 레벨로의 프리차아지가 해제되고 비트라인 어드레스(A2A3="HH")에 응답하여 비트라인들(BLi,i=0~4) 중 제3 가상 접지라인(Vgnd2)에만 접지전압(VSS)이 인가된다. 이 후, 제1 워드라인(WL0)에는 전원전압(VCC)이 인가되어 제4 셀 트랜지스터(MC3)는 "턴-온"된다. 비트라인(BL3)은 제4 셀 트랜지스터(MC4)를 통하여 접지전압(VSS)의 제3 가상 접지라인(Vgnd2)과 연결되어 접지전압(VSS)이 된다. 따라서, 제4 셀 트랜지스터(MC3)의 "로우", 즉 "0" 데이터가 비트라인(BL3)으로 전달된다. 이 때, 비트라인(BL3)을 공유하는 제3 셀 트랜지스터(MC3)도 공통의 제1 워드라인(WL0)에 연결되어 있기 때문에 제3 셀 트랜지스터(MC2)가 "턴-온"되지만 제3 셀 트랜지스터(MC2)의 드레인이 비트라인(BL3)에 연결되어있지 않기 때문에 비트라인(BL3)은 제4 셀 트랜지스터(MC3)의 "로우", 즉 "0" 데이터를 유지한다.
다섯 번째로, 제5 셀 트랜지스터(MC4)의 데이터를 읽는 동작은 제4 셀 트랜지스터(MC3)의 데이터를 읽는 동작과 거의 동일하다. 다만, 제1 워드라인(WL0) 대신에 제2 워드라인(WL1)에 의하여 제5 셀 트랜지스터(MC4)가 "턴-온"되는 차이만이 있을 뿐이다. 따라서, 설명의 중복을 피하고자 제5 셀 트랜지스터(MC4)의 데이터를 읽는 동작설명을 생략하고자 한다.
여섯 번째로, 제6 셀 트랜지스터(MC5)의 데이터를 읽는 동작은 제3 셀 트랜지스터(MC2)의 데이터를 읽는 동작과 거의 동일하다. 다만, 제1 워드라인(WL0) 대신에 제2 워드라인(WL1)에 의하여 제6 셀 트랜지스터(MC5)가 "턴-온"되는 차이만이 있을 뿐이다. 따라서, 설명의 중복을 피하고자 제6 셀 트랜지스터(MC5)의 데이터를 읽는 동작설명을 생략하고자 한다.
일곱 번째로, 제7 셀 트랜지스터(MC6)의 데이터를 읽는 동작을 설명하면, 제7 셀 트랜지스터(MC6)의 데이터를 읽는 동작에 앞서 가상 접지라인(Vgndi,i=0~2)을 포함한 비트라인들(BLi,i=0~4)은 전원전압(VCC) 레벨로 프리차아지된다. 제7 셀 트랜지스터(MC6)의 데이터를 읽기 위하여 비트라인들(BLi,i=0~4)의 전원전압(VCC) 레벨로의 프리차아지가 해제되고 비트라인 어드레스(A2A3="LH")에 응답하여 비트라인들(BLi,i=0~4) 중 제2 가상 접지라인(Vgnd1)에 접지전압(VSS)이 인가된다. 이 후, 제2 워드라인(WL0)에는 전원전압(VCC)이 인가되어 제7 셀 트랜지스터(MC6)는 "턴-온"되지만 제7 셀 트랜지스터(MC6)의 드레인이 비트라인(BL3)에 연결되어있지 않기 때문에 비트라인(BL3)은 이전에 프리차아징되었던 전원전압(VCC) 레벨이 된다. 따라서, 제7 셀 트랜지스터(MC6)의 "하이", 즉 "1" 데이터가 비트라인(BL3)으로 전달된다. 이 때, 비트라인(BL3)을 공유하는 제4 셀 트랜지스터(MC3)도 공통의 워드라인(WL0)에 연결되어 있기 때문에 제4 셀 트랜지스터(MC3)가 "턴-온"되지만 제8 셀 트랜지스터(MC7)의 드레인이 비트라인(BL3)에 연결되어있지 않기 때문에 비트라인(BL3)은 제7 셀 트랜지스터(MC6)의 "하이", 즉 "1" 데이터를 유지한다.
여덟 번째로, 제8 셀 트랜지스터(MC7)의 데이터를 읽는 동작은 제7 셀 트랜지스터(MC6)의 데이터를 읽는 동작과 거의 동일하다. 따라서, 설명의 중복을 피하고자 제8 셀 트랜지스터(MC7)의 데이터를 읽는 동작설명을 생략하고자 한다.
최종적으로, 비트라인(BL1)으로 전달되는 셀 트랜지스터들(MCi,i=0,1,4,5)의 데이터는 "로우레벨"의 어드레스(A3)에 응답하여 전송게이트(TG1)가 "턴-온"되어 데이터 라인(DL)으로 전달되고, 비트라인(BL3)으로 전달되는 셀 트랜지스터들(MCi,i=2,3,6,7)의 데이터는 "하이레벨"의 어드레스(A3)에 응답하여 전송게이트(TG2)가 "턴-온"되어 데이터 라인(DL)으로 전달된다.
이와 같은 읽기 전용 메모리 장치는 메모리 셀(MCi,i=0~7)에 데이터를 저장하는 방법으로 셀 트랜지스터의 드레인을 비트라인과 연결시키거나 연결시키지 않음으로 메모리 셀(MCi,i=0~7)에 "로우" 또는 "하이"값의 데이터를 저장한다. 이렇게 메모리 셀들에 롬 코드를 프로그래밍하는 단계를 메탈공정시 진행함으로써 TAT를 단축시킬 수 있다.
그리고, 가상 접지 라인 디코딩부(30)에 의하여 비트라인들(BLi,i=0~4) 중 선택되는 셀 트랜지스터의 소오스와 연결되는 비트라인을 접지전압으로 연결시켜 가상 접지라인(Vgndi,i=0~2)으로 하기 때문에, 메모리 셀(MCi,i=0~7)의 데이터를 읽는 동작에서 메모리 셀(MCi,i=0~7)의 데이터를 오판별하는 문제가 없다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 읽기 전용 메모리 장치는 메모리 셀들에 데이터를 저장하는 방법으로 셀 트랜지스터의 드레인을 비트라인과 연결시키거나 연결시키지 않음으로 메모리 셀들에 "로우" 또는 "하이"값의 데이터를 저장한다. 이렇게 메모리 셀들에 롬 코드를 프로그래밍하는 단계를 메탈공정시 진행함으로써 TAT를 단축시킬 수 있다.
그리고, 가상 접지 라인 디코딩부에 의하여 비트라인들 중 선택되는 셀 트랜지스터의 소오스와 연결되는 비트라인을 접지전압으로 연결시켜 가상 접지라인으로 하기 때문에, 메모리 셀의 데이터를 읽는 동작에서 데이터를 오판별하는 문제가 없다.

Claims (3)

  1. 소정의 데이터를 저장하는 읽기 전용 메모리 장치에 있어서,
    서로 나란하게 확장되는 복수개의 비트라인들;
    상기 비트라인과 교차하는 방향으로 서로 나란하게 확장되는 복수개의 워드라인들; 및
    상기 비트라인들 사이에 배치되고 상기 워드라인과 연결되는 복수개의 셀 트랜지스터들을 구비하며,
    상기 셀 트랜지스터에 저장되는 데이터가 "로우"값이면 상기 셀 트랜지스터는 상기 비트라인과 연결되고, 상기 셀 트랜지스터에 저장되는 데이터가 "하이"이면 상기 셀 트랜지스터는 상기 비트라인과 연결되지 않는 것을 특징으로 하는 읽기 전용 메모리 장치.
  2. 제1 항에 있어서, 상기 읽기 전용 메모리 장치는
    상기 비트라인들 중 선택되는 상기 셀 트랜지스터의 소오스와 연결되는 상기 비트라인을 접지전압으로 연결시키는 가상 접지라인 디코딩부를 구비하는 것을 특징으로 하는 읽기 전용 메모리 장치.
  3. 제1 항에 있어서, 상기 읽기 전용 메모리 장치는
    상기 셀 트랜지스터에 저장되는 "로우" 또는 "하이" 데이터는 메탈 패터닝으로 상기 셀 트랜지스터가 상기 비트라인과 연결된건지 아닌지에 의하여 결정되는 것을 특징으로 하는 읽기 전용 메모리 장치.
KR1019990016005A 1999-05-04 1999-05-04 Ｔａｔ를 단축하기 위하여 메탈 패터닝으로 프로그래밍하는 읽기 전용 메모리 장치 KR20000073002A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648594A (en) * 1987-06-30 1989-01-12 Nec Corp Read only memory
JPH06196661A (ja) * 1992-12-24 1994-07-15 Nippon Steel Corp 拡散層書換え方式のｎｏｒ−ｘ型マスクｒｏｍ
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KR20000062527A (ko) * 1999-02-08 2000-10-25 카네코 히사시 다치 마스크 롬

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