JP2975532B2

JP2975532B2 - 半導体記憶装置およびその製造方法

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Publication number: JP2975532B2
Application number: JP16227694A
Authority: JP
Inventors: 哲士肥川; 明高田; 孝司澤田
Original assignee: MEGA CHITSUPUSU KK
Current assignee: MEGA CHITSUPUSU KK
Priority date: 1994-02-10
Filing date: 1994-07-14
Publication date: 1999-11-10
Anticipated expiration: 2014-11-10
Also published as: JPH07273299A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高度集積化、低価格な
読み出し専用の半導体装置（ＲＯＭ）半導体記憶装置お
よびその製造方法に関する。

【０００２】

【従来の技術】不揮発性メモリの一種であるマスクＲＯ
Ｍは製造段階でマスクパターンに応じてデータが書き込
まれ、各メモリセルの基本構成が、１ビット１トランジ
スタからなるので他の書換可能なメモリに比べ１ビット
当たりの占有面積が小さく、大容量、大量生産に適した
特徴を持っている。この特徴を活かし、近年、固定デー
タを大量に扱うＯＡ機器およびゲームを中心としたマス
クＲＯＭの応用分野において、製品の高機能化・高性能
化のため、大容量化、高速化、および製品サイクルの関
係から短納期の要望が強く、このような要求に対応すべ
く、開発が進められている。

【０００３】現在、大容量化においては、８メガビット
が本格的な量産体制に入り、１６メガビットについても
立ち上がりつつある。さらに、３２メガビットについて
は、開発の終盤を迎えつつある。基本構成が１ビット１
トランジスタからなるマスクＲＯＭのメモリセルは、メ
モリセルサイズ、動作速度、ＴＡＴ（ＴｕｒｎＡｒｏ
ｕｎｄＴｉｍｅ）を考慮した上で、現在製品化されて
いる２メガビット以上の大容量ＲＯＭにおいては、図４
０に示すようなＮＯＲ型フラットメモリセル方式のもの
（第１の従来例）と、図４３に示すようなＮＡＮＤ型方
式のもの（第２の従来例）の２種類がある。

【０００４】［第１の従来例］図４０乃至図４２に示す
第１の従来例は、ＮＯＲ型フラットメモリセル方式のも
ので、１ビット当たりのコンタクト数を減らして（コン
タクトレス構造）メモリセル面積を大幅に削減し集積度
を上げるために、図４０乃至図４２の如く、ビット線と
なるＮ⁺型拡散層１を形成し、その後ワード線となるポ
リサイドゲート２をそれに直交するように形成したもの
である。各メモリセルについては、ポリサイドゲート２
とＮ⁺型拡散層１の交差部がソース・ドレイン３とな
り、近接する一対のソース・ドレイン３同士の間のスペ
ース部にチャネル（活性領域）４が形成される。かかる
構成では、各メモリセルのゲート長は近接するＮ⁺型拡
散層１同士の間のスペース長で規定され、ゲート幅はポ
リサイドゲート２の幅で規定される。第１の従来例にお
いては、データ書き込み作業（プログラム注入工程）を
ゲート電極形成後に行うため、ゲート電極形成後のメモ
リセル中間品を準備さえしておけば、どのようなデータ
書き込みにも比較的短納期の対応が可能となる。

【０００５】［第２の従来例］図４３乃至図４５に示す
第２の従来例は、ＮＡＮＤ型方式のＲＯＭである。図４
３乃至図４５中の１１はビット線となるＮ⁺型拡散層、
１２はワード線となるポリサイドゲート、１３はソース
・ドレイン、１４はチャネルである。第２の従来例で
は、複数個のメモリセルを縦積みにして、Ｎ⁺型拡散層
１１（ビット線）に対しＮＡＮＤを形成しており、微細
加工、プロセス技術により、ゲート長を縮小し、さらに
メモリセル１６段積みとすることにより、高集積化を図
っている。Ｎ⁺型拡散層１１（ビット線）に対しメモリ
セル１６段積みにしているため、メモリセルの読み出し
電流が小さく、高速化、低電圧化を図るには、回路設計
に工夫が必要となる。なお、第２の従来例では、データ
書き込み工程がポリサイドゲート１２の形成前に行われ
るため、データ書き込み工程後の工程が増し、故に第１
の従来例に比べて短納期対応は困難である。

【０００６】［第３の従来例］図４６は第３の従来例の
半導体記憶装置（シーケンシャルアクセスメモリ）の概
略を示す平面図である。図４６中のＷＬはワード線、Ｂ
Ｌはビット線、ＤＸｃはワード線ＷＬのデコード用のＸ
アドレスデコーダ、ＤＹｃはビット線ＢＬのデコード用
のＹアドレスデコーダ、Ｄｃは各アドレスデコーダＤＸ
ｃ，ＤＹｃ内でワード線ＷＬまたはビット線ＢＬを選択
するための素子、ＰＬはプリデコード線である。また、
図４７は第３の従来例の半導体記憶装置のデコーダ部周
辺の概略を示す回路図である。図４７中のＤｃ０１，Ｄ
ｃ０２，・・・はデコーダ部、Ｐｄ０１，・・・はプリ
デコーダ部、ＰＬ０１，ＰＬ０２，ＰＬ０３はプリデコ
ード線、Ｃｎｔはカウンタ、Ｌαはデコーダ部Ｄｃ０
１，Ｄｃ０２，・・・とプリデコード線ＰＬ０１，ＰＬ
０２，ＰＬ０３とを結線する配線である。

【０００７】第３の従来例では、図４７に示すように、
カウンタＣｎｔの出力をプリデコーダ部Ｐｄ０１，・・
・とデコーダ部Ｄｃ０１，Ｄｃ０２，・・・の２段階で
デコードして、ビット線ＢＬおよびワード線ＷＬに接続
されたいずれかのメモリセルを選択している。すなわ
ち、プリデコーダ部Ｐｄ０１，・・・で一旦デコードし
た信号を図４７のようにプリデコード線ＰＬ０１，ＰＬ
０２，ＰＬ０３でメモリセルアレイのＸ方向（ワード線
ＷＬ）およびＹ方向（ビット線ＢＬ）に通し、それぞれ
ＸアドレスデコーダＤＸｃおよびＹアドレスデコーダＤ
Ｙｃで再度デコードしてから最終的にワード線ＷＬおよ
びビット線ＢＬに選択信号を送信している。そして、第
３の従来例ではワード線ＷＬおよびビット線ＢＬとプリ
デコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とは、図４７
の如く、複数のプリデコード線ＰＬ０１，ＰＬ０２，Ｐ
Ｌ０３を母線とする多重バス方式で接続されている。

【０００８】［第４の従来例］一般的なメモリセルアレ
イの概略を図５２に示す。通常、データの読み出し時に
は、横方向に１段のブロックの組が選択される。図５２
において、例えば、ブロック（０，０），ブロック
（１，０）…の１段部分が選択されてデータの読み出し
を行う。第４の従来例のメモリセルアレイのブロック構
成を図５３に、同じくメモリセルの種類を判断するため
の基準値を設定するリファレンス回路（リファレンス用
トランジスタアレイ）構成を図５４に夫々示す。図５３
中のｍ０〜ｍ７はメモリセルトランジスタ、ｎ０〜ｎ９
は前記メモリセルトランジスタｍ０〜ｍ７の各ソース・
ドレインに接続するノード、ｍ８〜ｍ１７はブロック選
択トランジスタ、２０１はアルミニウム製等の主ビット
線、２０２はアルミニウム製等の仮想ＧＮＤ線、２０３
は拡散層からなるローカルビット線、ＢＷＬ０はブロッ
ク選択トランジスタｍ８〜ｍ１２にゲート入力するブロ
ック選択用ワード線、ＢＷＬ１は同じく前記ブロック選
択トランジスタｍ１３〜ｍ１７にゲート入力するブロッ
ク選択用ワード線、ＳＷＬ０〜ＳＷＬｎは各メモリセル
トランジスタ選択用スイッチングワード線である。ま
た、図５４中のＭＡはメモリセルアレイ、ＳＡは差動型
センスアンプ、ＲＡはリファレンス用トランジスタミニ
アレイである。

【０００９】図５３において、例えば、ｍ５のメモリセ
ルトランジスタのデータを読む場合、ＢＷＬ０を
“Ｈ”，ＢＷＬ１を“Ｌ”，ＳＷＬｎを“Ｈ”，他のＳ
ＷＬを“Ｌ”に設定する。このとき、主ビット線２０１
から仮想ＧＮＤ線２０２までの電流径路を考えると、ま
ず（１）主ビット線２０１から、（２）メモリセルトラ
ンジスタｍ１０、（３）ノードｎ７、（４）メモリセル
トランジスタｍ５、（５）ノードｎ６、（６）メモリセ
ルトランジスタｍ９を経て、（７）仮想ＧＮＤ線２０２
に電流が流れ込む。そして、第４の従来例では、リファ
レンス用トランジスタミニアレイＲＡをメモリセルアレ
イＭＡの外部に配置していた。

【００１０】

【発明が解決しようとする課題】

［第１の従来例および第２の従来例の課題］前述した第
１の従来例および第２の従来例のメモリセルでは、図４
８に示すように、いずれも、データ読み出しの対象とな
る１個のメモリセル、すなわち１トランジスタのソース
／ドレイン間に電流が流れるか否かによって、データが
“０”であるか“１”であるかを判定している。つま
り、従来のメモリセルでは、メモリセル１個で１ビット
のデータに対応していた。なお、図４８中の（０）はオ
ン時に電流が流れないメモリセルの場合、（ｉ）はオン
時に電流が流れるメモリセルの場合を夫々示している。

【００１１】しかしながら、かかる構成でＲＯＭのチッ
プサイズを小さくしようとすると限界があり、特に例え
ば３２メガビットのＲＯＭではチップ面積のほぼ９０％
がメモリセルアレイで占められているため、同程度の微
細化技術で、格段にチップサイズを小さくする、いいか
えると、従来例と同面積でデータ集積度を高めるために
は、このメモリセルの構成自体を変える必要がある。

【００１２】［第４の従来例の課題］第４の従来例にお
いても、第１の従来例および第２の従来例と同様、デー
タ読み出しの対象となる１個のメモリセル、すなわち１
トランジスタのソース／ドレイン間に電流が流れるか否
かによって、データが“０”であるか“１”であるかを
判定している。かかる構成で大容量ＲＯＭを実現するた
めには、第１の従来例および第２の従来例と同様、製造
プロセスの微細化を進めないかぎり、格段のチップサイ
ズの縮小は望めない。

【００１３】本発明は、上記課題に鑑み、セルの微細化
に関しては上記各従来例と同程度でありながら、ＲＯＭ
のチップサイズを小さくしてデータ集積度を高め得る半
導体記憶装置およびその製造方法を提供することを目的
とする。

【００１４】また、第４の従来例において、例えばメモ
リセルｍ５を読み出す場合を考える。このとき、ワード
線は、ＢＷＬ０とＳＷＬｎを“Ｈ”に、他のワード線Ｓ
ＷＬ０…，ＢＷＬ１を“Ｌ”に設定することで、メモリ
セルｍ５が選択される。

【００１５】ここで主ビット線２０１から、仮想ＧＮＤ
線２０２までの電流径路を考えると、主ビット線２０１
→ｍ１０→ｎ７→ｍ５→ｎ６→ｍ９→仮想ＧＮＤ線２０
２といった電流経路が発生する。

【００１６】ところが、ここで、ｍ６が“ＯＮ”トラン
ジスタの場合、主ビット線から→ｍ１１→ｎ８→ｍ６→
ｎ７という径路ができる。また、ｍ４が“ＯＮ”トラン
ジスタの場合、ｎ６→ｍ４→ｎ５→ｍ８→仮想ＧＮＤと
いう径路ができる。このように、ターゲットとなるメモ
リセルｍ５の両隣のトランジスタｍ４，ｍ６のプログラ
ム状態が“ＯＮ”であるか“ＯＦＦ”であるかによっ
て、第４の従来例では、主ビット線２０１から仮想ＧＮ
Ｄ線２０２までの系全体の抵抗値が大きく異なり、見か
け上のメモリセルのＯＮ電流値がこれにともなって変動
する。したがって、メモリセルアレイの外に設けられた
リファレンス回路にてメモリセルデータをリファレンス
する際に、電流誤差が生じるという課題があった。

【００１７】本発明は、上記課題に鑑み、メモリセルの
データをリファレンス回路でリファレンスする際に、メ
モリセルに至る電流経路の抵抗による電流誤差を補正し
得る半導体記憶装置およびその製造方法を提供すること
をも目的とする。

【００１８】［第３の従来例の課題］第３の従来例の半
導体記憶装置では、図４７の如く、メモリセルアレイと
同じ長さのプリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，
ＰＬ０３）を駆動し、ワード線ＷＬ、ビット線ＢＬの数
だけのデコーダ部Ｄｃ０１，Ｄｃ０２，・・・が必要で
ある。このため、大容量化が進むにつれプリデコード線
ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長くなり、本
数が増えるにしたがって図４６中のＷｘ，Ｗｙが増大し
て各アドレスデコーダＤＸｃ，ＤＹｃの面積が増大す
る。なお、図４７では、プリデコーダ部Ｐｄ０１，・・
・を３個に限定し、カウンタからのデータを２ビットに
限定して図示しているため、各プリデコード線ＰＬ０
１，ＰＬ０２，ＰＬ０３内の配線は４本で済み、プリデ
コード線ＰＬ全体で１２本で済む。また、図４７の如
く、デコーダ部Ｄｃ０１，Ｄｃ０２，・・・とプリデコ
ード線ＰＬ０１，ＰＬ０２，ＰＬ０３とを結線する配線
Ｌαの個数は、多重バス方式のため２⁶個である。しか
し、例えば実際の約１６メガ（２²⁴）ビット等に適用す
る場合、プリデコード線ＰＬ全体で２８本が個必要とな
る。さらに、前記配線Ｌαの個数はＸアドレスデコーダ
ＤＸｃで２¹¹、ＹアドレスデコーダでＤＹｃで２¹³程度
となるため、１本当たりのプリデコード線ＰＬ０１，Ｐ
Ｌ０２，ＰＬ０３の長さは大とならざるを得ない。プリ
デコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長
くなることにより、処理速度が低下し、さらに消費電流
が増大するという問題がある。また面積が増大するため
チップ価格が増大する。

【００１９】本発明は、上記課題に鑑み、メモリセルア
レイの周辺回路のレイアウト面積を小さくして、低コス
ト、高速、低消費電流を実現し得るの半導体記憶装置を
提供することをも目的とする。

【００２０】

【００２１】

【００２２】

【課題を解決するための手段】本発明請求項１に係る課
題解決手段は、ゲート、ゲート絶縁膜、活性領域、ソー
スおよびドレインを有する複数個のメモリセルが配列さ
れた半導体記憶装置であって、半導体基板と、該半導体
基板の上層部の一部に前記ソースおよび前記ドレインを
形成するための複数の平行な帯状のビット線と、前記半
導体基板の上側で前記メモリセルごとに前記ゲートを形
成するため前記ビット線に直交する方向に形成される複
数の平行な帯状のワード線とを備え、前記ワード線の直
下で前記ソースおよび前記ドレインに挟まれる領域に活
性領域が形成され、近接する前記ワード線の間の領域で
異なるメモリセルの活性領域同士を分離する分離帯が形
成され、複数の前記ワード線の幅は互いに同寸法に設定
され、複数の前記ワード線のうち一部のワード線の幅方
向片側面にサイドウォールが形成され、複数の前記ワー
ド線のうち他の一部のワード線の幅方向両側面にサイド
ウォールが形成され、前記分離帯は、前記ワード線およ
び前記サイドウォールをマスクとしてアイソレーション
注入されて形成され、前記サイドウォールの有無によっ
て一対の前記分離帯に挟まれる活性領域の幅が設定され
る。

【００２３】本発明請求項２に係る課題解決手段は、前
記メモリセルは、前記活性領域のしきい値が他のメモリ
セルと異なって設定された第０類のメモリセル、前記活
性領域に第１の抵抗値を有せしめられた第１類のメモリ
セル、および前記活性領域に第２の抵抗値を有せしめら
れた第２類のメモリセルのうちのいずれかに設定され、
前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類の
メモリセルの前記サイドウォールは対応する前記ワード
線の幅方向側面の少なくとも片側に形成され、前記第０
類のメモリセル、前記第１類のメモリセル、および前記
第２類のメモリセルが全体として１組となってメモリセ
ルとして用いられる。

【００２４】本発明請求項３に係る課題解決手段は、前
記各メモリセルは、前記活性領域のしきい値が他のメモ
リセルと異なって設定された第０類のメモリセル、前記
活性領域に第１の抵抗値を有せしめられた第１類のメモ
リセル、前記活性領域に第２の抵抗値を有せしめられた
第２類のメモリセル、および前記活性領域に第３の抵抗
値を有せしめられた第３類のメモリセルのうちのいずれ
かに設定され、前記第１類のメモリセルに対応する前記
ワード線の幅方向側面は前記サイドウォールが省略さ
れ、前記第２類のメモリセルの前記サイドウォールは対
応する前記ワード線の幅方向側面の片側のみに形成さ
れ、前記第３類のメモリセルの前記サイドウォールは対
応する前記ワード線の幅方向側面の両側に形成される。

【００２５】本発明請求項４に係る課題解決手段は、ゲ
ート、ゲート絶縁膜、活性領域、ソースおよびドレイン
を有する複数個のメモリセルが配列された半導体記憶装
置であって、前記メモリセルは、前記活性領域のしきい
値が他のメモリセルと異なって設定された第０類のメモ
リセル、前記活性領域に第１の抵抗値を有せしめられた
第１類のメモリセル、および前記活性領域に第２の抵抗
値を有せしめられた第２類のメモリセルのうちのいずれ
かに設定され、前記第０類のメモリセル、前記第１類の
メモリセル、および前記第２類のメモリセルが全体とし
て１組となってメモリセルとして用いられ、前記第１類
のメモリセルの活性領域長と前記第２類のメモリセルの
活性領域長は互いに異なるよう設定される。

【００２６】本発明請求項５に係る課題解決手段は、半
導体基板と、該半導体基板の上層部にメモリセルごとに
形成されるソースおよびドレインと、前記メモリセルご
とに前記ソースおよび前記ドレインに挟まれる活性領域
と、少なくとも前記活性領域の上面に形成されるゲート
絶縁膜と、該ゲート絶縁膜の上面で前記活性領域の直上
領域にゲートを形成するための複数の平行な帯状のワー
ド線とを備え、複数の前記ワード線の幅は互いに同寸法
に設定され、複数の前記ワード線のうち一部のワード線
の幅方向片側面にサイドウォールが形成され、複数の前
記ワード線のうち他の一部のワード線の幅方向両側面に
サイドウォールが形成され、前記サイドウォールの有無
によって前記ソースおよび前記ドレインに挟まれる前記
活性領域の長さが設定される。

【００２７】本発明請求項６に係る課題解決手段は、前
記メモリセルは、前記活性領域のしきい値が他のメモリ
セルと異なって設定された第０類のメモリセル、前記活
性領域に第１の抵抗値を有せしめられた第１類のメモリ
セル、および前記活性領域に第２の抵抗値を有せしめら
れた第２類のメモリセルのうちのいずれかに設定され、
前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類の
メモリセルの前記サイドウォールは対応する前記ワード
線の幅方向側面の少なくとも片側に形成され、前記第０
類のメモリセル、前記第１類のメモリセル、および前記
第２類のメモリセルが全体として１組となってメモリセ
ルとして用いられる。

【００２８】本発明請求項７に係る課題解決手段は、前
記各メモリセルは、前記活性領域のしきい値が他のメモ
リセルと異なって設定された第０類のメモリセル、前記
活性領域に第１の抵抗値を有せしめられた第１類のメモ
リセル、前記活性領域に第２の抵抗値を有せしめられた
第２類のメモリセル、および前記活性領域に第３の抵抗
値を有せしめられた第３類のメモリセルのうちのいずれ
かに設定され、前記第１類のメモリセルに対応する前記
ワード線の幅方向側面は前記サイドウォールが省略さ
れ、前記第２類のメモリセルの前記サイドウォールは対
応する前記ワード線の幅方向側面の片側のみに形成さ
れ、前記第３類のメモリセルの前記サイドウォールは対
応する前記ワード線の幅方向側面の両側に形成される。

【００２９】

【００３０】

【００３１】本発明請求項８に係る課題解決手段は、半
導体基板と、該半導体基板の上層部にメモリセルごとに
形成されるソースおよびドレインと、前記メモリセルご
とに前記ソースおよび前記ドレインに挟まれる活性領域
と、少なくとも前記活性領域の上面に形成されるゲート
絶縁膜と、該ゲート絶縁膜の上面で前記活性領域の直上
領域にゲートを形成するための複数の平行な帯状のワー
ド線とを備え、前記メモリセルは、前記活性領域に第０
のしきい値特性を有せしめられた第０類のメモリセル、
前記活性領域に第１のしきい値特性を有せしめられた第
１類のメモリセル、前記活性領域に第２のしきい値特性
を有せしめられた第２類のメモリセル、および前記活性
領域に第３のしきい値特性を有せしめられた第３類のメ
モリセルのうちのいずれかに設定され、近接する前記ワ
ード線の間の領域で異なるメモリセルの活性領域同士を
分離する分離帯が形成され、前記ワード線の幅方向側面
の少なくとも片側にサイドウォールが形成され、前記分
離帯は、ワード線および前記サイドウォールをマスクと
してアイソレーション注入されて形成される。

【００３２】本発明請求項９に係る課題解決手段は、ゲ
ート、ゲート絶縁膜、活性領域、ソースおよびドレイン
を有する複数個のメモリセルが配列された半導体記憶装
置であって、半導体基板と、該半導体基板の上層部の一
部に前記ソースおよび前記ドレインを形成するための複
数の平行な帯状のビット線と、前記半導体基板の上側で
前記メモリセルごとに前記ゲートを形成するため前記ビ
ット線に直交する方向に形成される複数の平行な帯状の
ワード線とを備え、前記ワード線の直下で前記ソースお
よび前記ドレインに挟まれる領域に活性領域が形成さ
れ、前記メモリセルは、前記活性領域に第０のしきい値
特性を有せしめられた第０類のメモリセル、前記活性領
域に第１のしきい値特性を有せしめられた第１類のメモ
リセル、前記活性領域に第２のしきい値特性を有せしめ
られた第２類のメモリセル、および前記活性領域に第３
のしきい値特性を有せしめられた第３類のメモリセルの
うちのいずれかに設定され、近接する前記ワード線の間
の領域で異なるメモリセルの活性領域同士を分離する分
離帯が形成され、前記ワード線の幅方向側面の少なくと
も片側にサイドウォールが形成され、前記分離帯は、ワ
ード線および前記サイドウォールをマスクとしてアイソ
レーション注入されて形成される。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】本発明請求項１０に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域の特性の違いにより少なくと
も第０類乃至第２類の三種類のメモリセルを配列する半
導体記憶装置の製造方法であって、前記半導体基板の上
面の少なくとも一部に前記ゲート絶縁膜を形成する工程
と、半導体基板の上層部の一部にメモリセルごとに前記
ソースおよび前記ドレインを形成するための複数の平行
な帯状のビット線を形成する工程と、前記ゲート絶縁膜
の上面に前記メモリセルごとに前記ゲートを形成するた
めの複数の平行な帯状のワード線を前記ビット線に直交
する方向に選択的に形成する工程と、複数の前記ワード
線のうち前記第２類のメモリセルのワード線の幅方向側
面の少なくとも片側に選択的にサイドウォールを形成す
る工程と、前記ワード線および前記サイドウォールをマ
スクとして前記半導体基板のセル分離領域にアイソレー
ション注入を行う工程と、複数の前記メモリセルのうち
第０類のメモリセルのみの半導体基板にプログラム注入
して前記活性領域のしきい値を他のメモリセルと異なる
値に設定する工程とを備える。

【００４１】本発明請求項１１に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域の特性の違いにより第０類乃
至第３類の四種類のメモリセルを配列する半導体記憶装
置の製造方法であって、前記半導体基板の上面の少なく
とも一部に前記ゲート絶縁膜を形成する工程と、半導体
基板の上層部の一部にメモリセルごとに前記ソースおよ
び前記ドレインを形成するための複数の平行な帯状のビ
ット線を形成する工程と、前記ゲート絶縁膜の上面に前
記メモリセルごとに前記ゲートを形成するための複数の
平行な帯状のワード線を前記ビット線に直交する方向に
選択的に形成する工程と、複数の前記ワード線のうち前
記第３類のメモリセルのワード線の幅方向側面の両側に
選択的にサイドウォールを形成し、かつ前記第２類のメ
モリセルのワード線の幅方向側面の片側のみに選択的に
サイドウォールを形成する工程と、前記ワード線および
前記サイドウォールをマスクとして前記半導体基板のセ
ル分離領域にアイソレーション注入を行う工程と、複数
の前記メモリセルのうち第０類のメモリセルのみの半導
体基板にプログラム注入して前記活性領域のしきい値を
他のメモリセルと異なる値に設定する工程とを備える。

【００４２】本発明請求項１２に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域のしきい値特性の違いにより
少なくとも第０類乃至第２類の三種類のメモリセルを配
列する半導体記憶装置の製造方法であって、前記半導体
基板の上面の少なくとも一部に前記ゲート絶縁膜を形成
する工程と、半導体基板の上層部の一部にメモリセルご
とに選択的に前記ソースおよび前記ドレインを形成する
工程と、前記ゲート絶縁膜の上面で前記ソースおよび前
記ドレインに挟まれる前記活性領域の直上領域にゲート
を形成するための複数の平行な帯状のワード線を形成す
る工程と、前記ワード線をマスクとして前記半導体基板
のセル分離領域にアイソレーション注入を行う工程と、
少なくとも一部のメモリセルの前記半導体基板にプログ
ラム注入して前記各活性領域のしきい値特性を設定する
工程とを備え、該しきい値特性を設定する工程は、前記
第２類のメモリセルをマスクして前記第０類のメモリセ
ルおよび前記第１類のメモリセルの前記各半導体基板に
プログラム注入する工程と、前記第１類のメモリセルお
よび前記第２類のメモリセルをマスクして前記第０類の
メモリセルの前記半導体基板にさらにプログラム注入す
る工程とを備える。

【００４３】本発明請求項１３に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域のしきい値特性の違いにより
第０類乃至第３類の四種類のメモリセルを配列する半導
体記憶装置の製造方法であって、前記半導体基板の上面
の少なくとも一部に前記ゲート絶縁膜を形成する工程
と、半導体基板の上層部の一部にメモリセルごとに選択
的に前記ソースおよび前記ドレインを形成する工程と、
前記ゲート絶縁膜の上面で前記ソースおよび前記ドレイ
ンに挟まれる前記活性領域の直上領域にゲートを形成す
るための複数の平行な帯状のワード線を形成する工程
と、前記ワード線をマスクとして前記半導体基板のセル
分離領域にアイソレーション注入を行う工程と、少なく
とも一部のメモリセルの前記半導体基板にプログラム注
入して前記各活性領域のしきい値特性を設定する工程と
を備え、該しきい値特性を設定する工程は、前記第３類
のメモリセルをマスクして前記第０類のメモリセル、前
記第１類のメモリセルおよび前記第２類のメモリセルの
みの前記各半導体基板にプログラム注入する工程と、前
記第２類のメモリセルおよび前記第３類のメモリセルを
マスクして前記第０類のメモリセルおよび前記第１類の
メモリセルのみの前記各半導体基板にさらにプログラム
注入する工程と、前記第１類のメモリセル、前記第２類
のメモリセルおよび前記第３類のメモリセルをマスクし
て前記第０類のメモリセルのみの前記半導体基板にさら
にプログラム注入する工程とを備える。

【００４４】本発明請求項１４に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域の特性の違いにより少なくと
も第０類乃至第２類の三種類のメモリセルを配列する半
導体記憶装置の製造方法であって、前記半導体基板の上
面の少なくとも一部に前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上面にメモリセルごとにゲート
を形成するための複数の平行な帯状のワード線を形成す
る工程と、複数の前記ワード線のうち前記第２類のメモ
リセルのワード線の幅方向側面の少なくとも片側に選択
的にサイドウォールを形成する工程と、前記ワード線お
よび前記サイドウォールをマスクとして前記半導体基板
の上層部の一部に不純物拡散を行いメモリセルごとにソ
ースおよびドレインを形成する工程と、複数の前記メモ
リセルのうち第０類のメモリセルのみの半導体基板にプ
ログラム注入して前記活性領域のしきい値を他のメモリ
セルと異なる値に設定する工程とを備える。

【００４５】本発明請求項１５に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域の特性の違いにより第０類乃
至第３類の四種類のメモリセルを配列する半導体記憶装
置の製造方法であって、前記半導体基板の上面の少なく
とも一部に前記ゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜の上面にメモリセルごとにゲートを形成する
ための複数の平行な帯状のワード線を形成する工程と、
複数の前記ワード線のうち前記第３類のメモリセルのワ
ード線の幅方向側面の両側に選択的にサイドウォールを
形成し、かつ前記第２類のメモリセルのワード線の幅方
向側面の片側のみに選択的にサイドウォールを形成する
工程と、前記ワード線および前記サイドウォールをマス
クとして前記半導体基板の上層部の一部に不純物拡散を
行いメモリセルごとにソースおよびドレインを形成する
工程と、複数の前記メモリセルのうち第０類のメモリセ
ルのみの半導体基板にプログラム注入して前記活性領域
のしきい値を他のメモリセルと異なる値に設定する工程
とを備える。

【００４６】本発明請求項１６に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域のしきい値特性の違いにより
少なくとも第０類乃至第２類の三種類のメモリセルを配
列する半導体記憶装置の製造方法であって、前記半導体
基板の上面の少なくとも一部に前記ゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上面にメモリセルごと
にゲートを形成するための複数の平行な帯状のワード線
を形成する工程と、前記ワード線をマスクとして前記半
導体基板の上層部の一部に不純物拡散を行いメモリセル
ごとにソースおよびドレインを形成する工程と、少なく
とも一部のメモリセルの前記半導体基板にプログラム注
入して前記各活性領域のしきい値特性を設定する工程と
を備え、該しきい値特性を設定する工程は、前記第２類
のメモリセルをマスクして前記第０類のメモリセルおよ
び前記第１類のメモリセルの前記各半導体基板にプログ
ラム注入する工程と、前記第１類のメモリセルおよび前
記第２類のメモリセルをマスクして前記第０類のメモリ
セルの前記半導体基板にさらにプログラム注入する工程
とを備える。

【００４７】本発明請求項１７に係る課題解決手段は、
ゲート、ゲート絶縁膜、活性領域、ソースおよびドレイ
ンを有しかつ前記活性領域のしきい値特性の違いにより
第０類乃至第３類の四種類のメモリセルを配列する半導
体記憶装置の製造方法であって、前記半導体基板の上面
の少なくとも一部に前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上面にメモリセルごとにゲート
を形成するための複数の平行な帯状のワード線を形成す
る工程と、前記ワード線をマスクとして前記半導体基板
の上層部の一部に不純物拡散を行いメモリセルごとにソ
ースおよびドレインを形成する工程と、少なくとも一部
のメモリセルの前記半導体基板にプログラム注入して前
記各活性領域のしきい値特性を設定する工程とを備え、
該しきい値特性を設定する工程は、前記第３類のメモリ
セルをマスクして前記第０類のメモリセル、前記第１類
のメモリセルおよび前記第２類のメモリセルのみの前記
各半導体基板にプログラム注入する工程と、前記第２類
のメモリセルおよび前記第３類のメモリセルをマスクし
て前記第０類のメモリセルおよび前記第１類のメモリセ
ルのみの前記各半導体基板にさらにプログラム注入する
工程と、前記第１類のメモリセル、前記第２類のメモリ
セルおよび前記第３類のメモリセルをマスクして前記第
０類のメモリセルのみの前記半導体基板にさらにプログ
ラム注入する工程とを備える。

【００４８】本発明請求項１８に係る課題解決手段は、
前記各メモリセルに接続される前記ワード線ごとに設け
られ前記各メモリセルの種類を判断するための基準値を
設定するリファレンス素子と、該リファレンス素子およ
び前記各メモリセルの電流または電圧を比較する比較回
路とをさらに備える。

【００４９】本発明請求項１９に係る課題解決手段は、
前記ビット線に電流を供給する主ビット線が設けられ、
該主ビット線から前記ビット線を通じて各メモリセルま
で電流を供給する複数のメモリセル用電流経路が形成さ
れ、前記ワード線ごとに設けられた複数個の前記リファ
レンス素子に接続されるリファレンス用ビット線が形成
され、前記主ビット線から前記リファレンス用ビット線
を通じて各メモリセルまで電流を供給するリファレンス
用電流経路が形成され、一の前記メモリセル当たりの前
記メモリセル用電流経路の個数は、一の前記リファレン
ス素子当たりの前記リファレンス用電流経路の個数より
大とされる。

【００５０】本発明請求項２０に係る課題解決手段は、
前記ビット線に電流を供給する主ビット線が設けられ、
該主ビット線から前記ビット線を通じて各メモリセルま
で電流を供給するメモリセル用電流経路が形成され、前
記ワード線ごとに設けられた複数個の前記リファレンス
素子に接続されるリファレンス用ビット線が形成され、
前記主ビット線から前記リファレンス用ビット線を通じ
て各メモリセルまで電流を供給するリファレンス用電流
経路が形成され、一の前記メモリセル当たりの前記メモ
リセル用電流経路と、一の前記リファレンス素子当たり
の前記リファレンス用電流経路とは、互いに同一個数か
つ同一形状に形成され、前記各メモリセル用電流経路に
は前記メモリセルのいずれかのブロックを選択するメモ
リセル用ブロック選択トランジスタが接続され、前記各
リファレンス用電流経路には前記リファレンス素子のい
ずれかのブロックを選択するリファレンス用ブロック選
択トランジスタが接続され、前記各電流経路当たりのブ
ロック選択トランジスタの個数は互いに同数に設定され
る。

【００５１】

【００５２】

【００５３】

【００５４】

【作用】本発明の請求項１、請求項２および請求項３に
係る半導体記憶装置では、一部のワード線の側部にサイ
ドウォールを選択的に形成するだけで活性領域幅を設定
でき、これにより、第１類のメモリセルと第２類のメモ
リセルの両チャネル抵抗値を互いに異なるよう設定でき
るので、容易な方法でチャネル抵抗値を正確に設定でき
る。

【００５５】本発明の請求項４に係る半導体記憶装置で
は、第１類のメモリセルと第２類のメモリセルの両チャ
ネル抵抗値を互いに異なるよう設定するに当たって、両
活性領域の長さを互いに異ならせるだけでよいため、両
メモリセルのチャネル抵抗値を正確に設定でき、読み出
し時の誤動作を防止できる。特に本発明の請求項５、請
求項６および請求項７に係る半導体記憶装置では、一部
のワード線の側部にサイドウォールを選択的に形成する
だけで活性領域長を設定しているので、容易な方法でチ
ャネル抵抗値を正確に設定できる。

【００５６】また、本発明の請求項３および請求項７に
係る半導体記憶装置では、読み出し時に、外部のセンス
回路でメモリセルを流れる電流値を検出し、このときの
活性領域のしきい値およびチャネル抵抗値を判定する。
そして、判定した活性領域のしきい値およびチャネル抵
抗値の組み合わせから、対象となるメモリセルが第０
類、第１類、第２類および第３類のいずれのメモリセル
であるかを判定する。そうすると、メモリセルの記憶デ
ータを四値化でき、従来例のような二値のメモリセルと
同面積で従来例における二ビット分のデータ集積度を有
せしめることができ、面積効率をほぼ二倍に高めること
ができる。

【００５７】

【００５８】本発明の請求項８および請求項９に係る半
導体記憶装置では、読み出し時に、外部のセンス回路で
メモリセルを流れる電流値を検出し、このときの活性領
域のしきい値を判定する。そして、判定した活性領域の
しきい値から、対象となるメモリセルが第０類、第１
類、第２類および第３類のいずれのメモリセルであるか
を判定する。そうすると、メモリセルの記憶データを四
値化でき、従来例のような二値のメモリセルと同面積で
従来例における二ビット分のデータ集積度を有せしめる
ことができ、面積効率をほぼ二倍に高めることができ
る。

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】

【００６４】

【００６５】本発明の請求項１０、請求項１２、請求項
１４および請求項１６に係る半導体記憶装置の製造方法
では、記憶データが三値以上に多値化されたメモリセル
を容易に製造でき、データ集積度が極めて高い半導体記
憶装置を製造できる。

【００６６】本発明の請求項１１、請求項１３、請求項
１５および請求項１７に係る半導体記憶装置の製造方法
では、記憶データが四値化されたメモリセルを容易に製
造でき、データ集積度が極めて高い半導体記憶装置を製
造できる。

【００６７】本発明請求項１８に係る半導体記憶装置で
は、まず比較回路にて各メモリセルトランジスタの電流
値（または電圧値）とリファレンス素子の電流値（また
は電圧値）とを比較して、各メモリセルトランジスタの
種類を判定する。この際、メモリセルトランジスタの配
置によって、主ビット線からの電流経路の距離が異な
る。そして、電流経路の距離が大になると経路内に抵抗
が発生し、電気的特性に誤差が生じてしまい、電流経路
の短いメモリセルトランジスタと同一の基準で比較する
ことは困難になる。ここで、メモリセルトランジスタを
多種類に設定する多値ＲＯＭの場合、各メモリセルトラ
ンジスタのしきい値の差を判断する際には良好な精度を
要求されるが、上記の理由から精度良い判断が困難とな
るおそれがある。しかしながら、複数のリファレンス素
子のうち個々のリファレンス素子を各メモリセルトラン
ジスタと同一のワード線に接続しているので、各メモリ
セルトランジスタについて、主ビット線からの電流経路
の距離がほぼ同一のリファレンス素子が存在することに
なり、互いに対応するメモリセルトランジスタとリファ
レンス素子の電流値（または電圧値）を比較すること
で、電流経路の距離差に基づく電気的特性のばらつきを
吸収できる。

【００６８】本発明請求項１９に係る半導体記憶装置で
は、一のメモリセル当たりのメモリセル用電流経路の個
数を、一のリファレンス素子当たりのリファレンス用電
流経路の個数より大としているので、各メモリセルトラ
ンジスタに至る電圧降下をリファレンス素子に至る電圧
降下より低く抑えることができる。したがって、各メモ
リセルトランジスタの端子電位を可及的に高く維持で
き、隣合うメモリセルトランジスタ等からの他の電流経
路からの漏れ電流を低減でき、電気的特性の精度を保ち
得る。

【００６９】本発明請求項２０に係る半導体記憶装置で
は、一のメモリセル当たりのメモリセル用電流経路の個
数を、一のリファレンス素子当たりのリファレンス用電
流経路の個数に等しく設定し、各メモリセル用電流経路
および各リファレンス用電流経路に互いに同数のブロッ
ク選択トランジスタを接続しているので、メモリセル
と、該メモリセルに対応するリファレンス素子に電流を
流す際、電流経路に生じる抵抗値は常に同値となり、し
たがって、両素子に流れる電流値の差を可及的に縮小で
きる。したがって、各メモリセルの種類判断精度を可及
的に向上できる。

【００７０】

【００７１】

【実施例】

［第１の実施例］＜構成＞図１は本発明の第１の実施例の半導体記憶装置
を示す平面図、図２は同じくそのＡ−Ａ断面図、図３は
同じくそのＢ−Ｂ断面図である。本実施例の半導体記憶
装置は、複数個のメモリセルが配列された不揮発性のＮ
ＯＲ型フラットセル方式の半導体記憶装置（ＲＯＭ）で
あって、チャネル幅制御としきい値制御を組み合わせて
四値のメモリセルを実現したものである。図１乃至図３
中のＭ０〜Ｍ３はメモリセル、２１はＳｉ等からなるｐ
型半導体基板、２２はメモリセルごとにゲートを構成す
るためのポリサイド等からなるワード線、２３はＳｉ酸
化膜等からなるゲート絶縁膜、２４はｐ型半導体基板の
上層部の一部で構成されるチャネル（活性領域）、２
５，２６は前記メモリセルごとにソースおよびドレイン
を構成するためのｎ⁺型拡散層としてのビット線、２７
は近接する前記ワード線２２の間の領域で異なるメモリ
セルの前記チャネル２４同士を分離する分離帯（アイソ
レーション領域）、２８は層間絶縁膜、２９はメタル配
線、３１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜
（パッシベーション）、３２は複数のワード線２２のう
ち一部のワード線２２の幅方向側面の少なくとも片側に
形成されるサイドウォールである。

【００７２】前記ワード線２２は前記ゲート絶縁膜２３
の上面で前記ビット線２５，２６に直交する方向に延び
た帯状に形成され、複数本が平行に形成される。該複数
のワード線２２の幅は、該ワード線２２の形成後の中間
製品を標準化するため、互いに同寸法に設定される。前
記チャネル２４は前記ワード線２２の直下で前記ビット
線２５，２６に挟まれる領域に形成される。前記ビット
線２５，２６は帯状に形成され、複数本が平行に配置さ
れる。前記分離帯２７は前記ワード線２２およびサイド
ウォール３２をマスクとしてアイソレーション注入され
て形成される。

【００７３】前記メモリセルＭ０〜Ｍ３はエンハンスメ
ント型で構成されている。そして、前記メモリセルＭ０
〜Ｍ３のうち、メモリセルＭ０（第０類のメモリセル）
のチャネル２４のしきい値は他のメモリセルＭ１〜Ｍ３
より大幅に高く設定されている。また、メモリセルＭ１
（第１類のメモリセル）のチャネル２４の抵抗値（チャ
ネル抵抗値）は相対的に大きく（第１の抵抗値）設定さ
れ、メモリセルＭ２（第２類のメモリセル）のチャネル
抵抗値は中程度（第２の抵抗値）に設定され、さらにメ
モリセルＭ３（第３類のメモリセル）のチャネル抵抗値
は相対的に小さく（第３の抵抗値）設定されている。な
お、メモリセルＭ０（第０類のメモリセル）のチャネル
抵抗値は第１の抵抗値と同様に大きく設定されている。
かかるチャネル抵抗値の違いは、夫々のチャネル２４の
幅（チャネル幅）を違えることで設定する。すなわち、
チャネル幅が大きければチャネル抵抗値は低減され、逆
にチャネル幅が小さければチャネル抵抗値は増大され
る。上記チャネル幅は、前記ワード線２２の幅方向側面
にサイドウォール３２が形成されるか否かによって設定
される。すなわち、前記サイドウォール３２の有無によ
って、ワード線２２と前記分離帯２７との重なり量が異
なってくるが、前記分離帯２７では外部機器により当該
ワード線２２が選択されても電流が流れないため、チャ
ネルがサイドウォール３２の幅だけ広がることになる。

【００７４】具体的には、前記第１類のメモリセルＭ１
に対応するワード線２２の幅方向側面はサイドウォール
が省略されることで、そのチャネル幅は小さく設定さ
れ、故にチャネル抵抗値は大に設定される。前記第２類
のメモリセルＭ２のサイドウォール３２は対応するワー
ド線２２の幅方向側面の片側のみに形成されることで、
そのチャネル幅は中程度に設定され、故にチャネル抵抗
値は中程度に設定される。前記第３類のメモリセルＭ３
のサイドウォール３２は対応するワード線２２の幅方向
側面の両側に形成されることで、そのチャネル幅は大き
く設定され、故にチャネル抵抗値は小に設定される。

【００７５】このように、ワード線２２の側壁両側にサ
イドウォール３２を形成するもの（第３類のメモリセル
Ｍ３）、片側に形成するもの（第２類のメモリセルＭ
２）、形成しないもの（第１類のメモリセルＭ１および
第０類のメモリセルＭ０）の三種類を形成し、さらにサ
イドウォールを形成しないもののうちの一方（第０類の
メモリセルＭ０）のチャネル２４にプログラム注入して
そのチャネルしきい値を高く設定することで、下記のよ
うに四種類のメモリセルトランジスタを構成できる。

【００７６】第０類のメモリセルＭ０：チャネル幅＝
小，しきい値＝高い（トランジスタはＯＮしない）第１類のメモリセルＭ１：チャネル幅＝小、しきい値＝
エンハンスメント第２類のメモリセルＭ２：チャネル幅＝中、しきい値＝
エンハンスメント第３類のメモリセルＭ３：チャネル幅＝大、しきい値＝
エンハンスメント。

【００７７】なお、前記各ビット線２５，２６は、図４
の如く、ビット線選択トランジスタ３５を介して外部の
センス回路３６に接続されている。一般に、ＲＯＭデー
タの読み出しはセンス回路が用いられるが、本実施例で
使用するセンス回路３６もメモリセルＭ０〜Ｍ３を流れ
る電流値を検出するものである点で既存のものと全く変
わりがない。すなわち、該センス回路３６は、選択され
たメモリセルのオン電流値がどの範囲に入っているかを
検出し、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変
換するものである。ただし、該センス回路３６は、３種
の電流値を判別できるしきい値、すなわち、図６中の
（０）と（ｉ）の間、（ｉ）と（ｉｉ）の間、（ｉｉ）
と（ｉｉｉ）の間に夫々設定されたしきい値を有してい
る。ここで、図５は前記メモリセルＭ０〜Ｍ３で構成さ
れるメモリセルアレイの内部回路図、図６は前記各メモ
リセルＭ０〜Ｍ３のワード線２２（ゲート）に所定の電
圧を印加しかつ所定のドレイン電圧を印加した場合に流
れる電流値（オン電流値）を示したものである。図６の
ように、各メモリセルＭ０〜Ｍ３のオン電流値は（０）
〜（ｉｉｉ）というように異なって設定される。該セン
ス回路３６は、図４の如く、前記３次元データ
｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの
出力線を介して判定回路３７に接続される。該判定回路
３７は、図７の如く、前記センス回路３６からの３次元
データ｛（Ａ），（Ｂ），（Ｃ）｝に基づいて、選択さ
れたメモリセルが第０類から第３類のいずれのメモリセ
ルＭ０〜Ｍ３であるかを判定し、前記３次元データ
｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（，
）に変換する機能を有する。

【００７８】なお、図８、図９および図１０は前記ビッ
ト線選択トランジスタ３５等の周辺トランジスタを示す
図であって、図８は平面図、図９は図８のＣ−Ｃ断面
図、図１０は同じくそのＤ−Ｄ断面図である。該周辺ト
ランジスタは、前記各メモリセルＭ０〜Ｍ３を形成する
のと同一のｐ型半導体基板２１の上面に形成される。図
８乃至図１０中の４０ａはＬＯＣＯＳフィールド酸化
膜、４０ｂはソースおよびドレインを形成するｎ⁺型拡
散層、４０ｃはゲート絶縁膜、４０ｄはゲート、４０ｅ
はソースおよびドレインをＬＤＤ構造とするためのｎ^-
型拡散領域、４０ｆはサイドウォール、４０ｇは層間絶
縁膜、４０ｈはメタル配線、４０ｉはＳｉ酸化膜または
Ｓｉ窒化膜等の表面保護膜（パッシベーション）、４０
ｊはコンタクト領域である。なお、図４中のＭＡはメモ
リセルアレイである。

【００７９】＜使用方法＞上記構成の半導体記憶装置の
使用時には、ワード線２２を通じて読み出し対象となる
メモリセルＭ０〜Ｍ３のワード線２２（ゲート）に所定
の電圧を印加すると同時に、ビット線選択トランジスタ
３５のゲート４０ｄに所定の電圧を印加して当該メモリ
セルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６
に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ
３のオン電流値は、図６に示すようになる。すなわち、
第０類のメモリセルＭ０の場合、チャネル２４のしきい
値が高いため、トランジスタはオンせず、故に電流値は
（０）＝０のままである。第１類のメモリセルＭ１の場
合、チャネル抵抗値が高いためにオン電流値（ｉ）は低
くなる。第２類のメモリセルＭ２の場合、チャネル抵抗
値は中程度であるためにオン電流値（ｉｉ）は中程度と
なる。第３類のメモリセルＭ３の場合、チャネル抵抗値
は低いためにオン電流値（ｉｉｉ）は高くなる。そし
て、センス回路３６にて、上記メモリセルＭ０〜Ｍ３の
オン電流値がどの範囲に入っているかを検出し、図７の
如く、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換
する。具体的には、第０類のメモリセルＭ０の場合は
｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”
Ｈ”｝とし、第１類のメモリセルＭ１の場合は｛”
Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメモリセルＭ２
の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝とし、第３類のメ
モリセルＭ３の場合は｛”Ｌ”，”Ｌ”，”Ｌ”｝とす
る。該データ｛（Ａ），（Ｂ），（Ｃ）｝は判定回路３
７に送信される。判定回路３７は、センス回路３６から
の３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビット
のデータ（，）に変換する。具体的には、図７の如
く、｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”
Ｈ”，”Ｈ”｝の場合（すなわち第０類のメモリセルＭ
０が選択された場合）は（，）＝（Ｈ，Ｈ）とし、
｛”Ｌ”，”Ｈ”，”Ｈ”｝の場合（すなわち第１類の
メモリセルＭ１が選択された場合）は（，）＝
（Ｈ，Ｌ）とし、｛”Ｌ”，”Ｌ”，”Ｈ”｝の場合
（すなわち第２類のメモリセルＭ２が選択された場合）
は（，）＝（Ｌ，Ｈ）とし、｛”Ｌ”，”Ｌ”，”
Ｌ”｝の場合（すなわち第３類のメモリセルＭ３が選択
された場合）は（，）＝（Ｌ，Ｌ）とする。

【００８０】このように、各メモリセルＭ０〜Ｍ３が夫
々単独で２ビットデータ（，）としての多値特性を
有しているので、従来例では１個のメモリセルトランジ
スタで１ビットデータに対応するのに比べて、セルアレ
イのメモリセルトランジスタ数を従来の１／２に減らす
ことができるため、セルアレイ部分だけを見ればその面
積を半減できる。言い変えれば、従来例と同じ面積で二
倍の記憶容量を有せしめることが可能となる。したがっ
て、各微細化に関しては従来例と同程度でありながら、
ＲＯＭのチップサイズを格段に小さくしてデータ集積度
を高めることができ、低コスト化および大容量化が可能
となる。具体的には、例えば３２メガビットのＲＯＭの
場合、従来約３２メガ個のメモリセルが必要であったの
に対し、本発明では、約１６メガ個のメモリセルで良い
ことになる。

【００８１】＜製造方法＞本実施例の製造方法を説明す
る。図１１、図１３、図１５、図１７および図１９はメ
モリセルアレイの製造工程を示す断面図、図１２、図１
４、図１６、図１８および図２０は周辺トランジスタの
製造工程を示す断面図である。まず、ｐ型半導体基板２
１の上面の周囲部に、周辺回路のアイソレーション領域
となるＬＯＣＯＳフィールド酸化膜４０ａを形成する。
そして、図１１および図１２の如く、ＣＶＤ法等にてゲ
ート絶縁膜２３，４０ｃを形成し、ｐ型半導体基板２１
の上面の一部をマスキンクし、各メモリセルのｐ型半導
体基板２１の上層部の一部にｎ⁺不純物の注入を行い、
これを拡散してビット線２５，２６（ソースおよびドレ
イン）を形成する。なお、ビット線２５，２６の形成は
ゲート絶縁膜２３の形成の前に行ってもよい。

【００８２】次に、ポリシリコンまたは高融点金属ポリ
サイド等を用いたＣＶＤ法にて、ワード線２２（ゲー
ト）および周辺トランジスタのゲート４０ｄを積層した
後、さらにワード線２２およびゲート４０ｄの上面等に
Ｓｉ酸化膜４１およびＳｉ窒化膜４２をリソグラフィー
処理にて形順次成する。そして、図１３および図１４の
如く、Ｓｉ酸化膜４１およびＳｉ窒化膜４２をエッチン
グ除去した後、周辺トランジスタの所定領域にＰ（リ
ン）等のｎ^-型不純物を注入して拡散しｎ^-型拡散領域４
０ｅを形成する。そして、ＣＶＤ法にて酸化膜を積層し
た後、全面異方性エッチング処理を施して全メモリセル
Ｍ０〜Ｍ３のワード線２２および周囲トランジスタのゲ
ート４０ｄの幅方向側面の両側にサイドウォール３２，
４０ｆを形成する。該サイドウォール３２，４０ｆは、
例えばＣＶＤ酸化膜あるいはポリシリコン等を用いて形
成する。なお、ここまでの製造工程は、各メモリセルの
種類が如何なるものであっても共通しているため、各メ
モリセルの種類の決定前に予め中間製品として大量に生
産しておくことが可能である。また、前記サイドウォー
ル３２は、ビット線選択用等の周辺トランジスタのＬＤ
Ｄ構成用等のサイドウォール４０ｆと同時に形成すれ
ば、製造工程上での工程追加等を防止できる。

【００８３】そして、ＲＯＭの設計に基づいて、第２類
のメモリセルＭ２の約半分、第３類のメモリセルＭ３の
全部および周囲トランジスタの全部をフォトレジスト４
３で被覆し（フォトリソグラフィー工程）、図１５およ
び図１６の如く、所定のサイドウォール３２，４０ｆを
残す。その後、フォトレジスト４３をエッチング除去す
る。

【００８４】次に、図１７および図１８の如く、近接す
るメモリセルの間に、ボロン（Ｂ）あるいはＢＦ₂等の
不純物をイオン注入し、分離帯２７を形成する。ここ
で、ワード線２２とサイドウォール３２が注入マスクと
なり、分離帯２７と、ワード線２２との重なり量がサイ
ドウォール３２の幅だけずれてくる。これによって、各
メモリセルＭ０〜Ｍ３のチャネル幅を調整できる。

【００８５】この後、図１９のように第０類のメモリセ
ルＭ０を除く全領域にレジスト４４を形成し、プログラ
ム注入によって第０類のメモリセルＭ０のチャネル２４
のしきい値を十分高く設定する。そして、層間絶縁膜２
８，４０ｇ、メタル配線２９，４０ｈおよび表面保護膜
３１，４０ｉを形成して、図１乃至図３に示す半導体記
憶装置が形成される。

【００８６】このように、全メモリセルＭ０〜Ｍ３およ
び周囲トランジスタの全部のゲートにサイドウォール３
２，４０ｆを形成する工程までを、ＲＯＭの設計に拘ら
ずに標準的な中間製品として予め大量生産しておき、後
工程においてチャネル抵抗値およびチャネルしきい値を
違えているので、初期段階から各メモリセルの特性を変
えるのに比べて、ＲＯＭの設計後の製造期間を大幅に短
縮できる。

【００８７】［第２の実施例］＜構成＞図２１は本発明の第２の実施例の半導体記憶装
置を示す図である。本実施例の半導体記憶装置（ＲＯ
Ｍ）は、四値のメモリセルを有する不揮発性のＮＯＲ型
フラットセル方式のものである点は第１の実施例と同様
であるが、チャネルの電気的特性をしきい値の違いのみ
によって達成している点で第１の実施例と異なる。図２
１中のＭ０〜Ｍ３はメモリセル、５１はＳｉ等からなる
ｐ型半導体基板、５２はメモリセルごとにゲートを構成
するためのポリサイド等からなるワード線、５３はＳｉ
酸化膜等からなるゲート絶縁膜、５４はｐ型半導体基板
の上層部の一部で構成されるチャネル（活性領域）、５
７は近接する前記ワード線５２の間の領域で異なるメモ
リセルの前記チャネル５４同士を分離する分離帯（アイ
ソレーション領域）、５８は層間絶縁膜、６１はＳｉ酸
化膜またはＳｉ窒化膜等の表面保護膜（パッシベーショ
ン）、６２は各ワード線５２の幅方向側面の両側に形成
されるサイドウォールである。

【００８８】前記ワード線５２は、図１に示した第１の
実施例と同様、図示しないビット線に直交する方向に形
成される。前記チャネル５４は前記ワード線５２の直下
でビット線に挟まれる領域に形成される。そして、該各
チャネル５４のしきい値は、プログラム注入の注入量を
調整することで夫々設定される。具体的には、各メモリ
セルＭ０〜Ｍ３のしきい値は下記のように設定される。

【００８９】第０類のメモリセルＭ０：しきい値Ｄ０＝
極めて高い（トランジスタはＯＮしない）第１類のメモリセルＭ１：しきい値Ｄ１＝やや高い第２類のメモリセルＭ２：しきい値Ｄ２＝やや低い第３類のメモリセルＭ３：しきい値Ｄ３＝極めて低い。

【００９０】このように、各類のメモリセルＭ０〜Ｍ３
のチャネル５４のしきい値を変えていることで、上記の
ように四種類のメモリセルトランジスタを構成できる。

【００９１】また、前記分離帯５７は、ワード線５２お
よび前記サイドウォール６２をマスクとしてアイソレー
ション注入されて形成される。これにより、分離帯５７
の幅を狭めることができる。すなわち、各メモリセルＭ
０〜Ｍ３のチャネル幅を広げることができ、チャネル抵
抗値を容易に低減でき、電流効率を増すことで各メモリ
セルＭ０〜Ｍ３のしきい値特性の差を明確にできる。

【００９２】なお、前記ワード線５２に直交するビット
線２５，２６は、図４に示した第１の実施例と同様、ビ
ット線選択トランジスタ３５を介して外部のセンス回路
３６に接続されている。該センス回路３６は、該
｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの
出力線を介して判定回路３７に接続される。なお、前記
ビット線選択トランジスタ３５、前記センス回路３６お
よび前記判定回路３７の構成は第１の実施例と夫々同様
であるため、その説明は省略する。

【００９３】＜使用方法＞上記構成の半導体記憶装置の
使用時には、ワード線５２を通じて読み出し対象となる
メモリセルＭ０〜Ｍ３のワード線５２（ゲート）に所定
の電圧を印加すると同時に、ビット線選択トランジスタ
３５のゲート４０ｄに所定の電圧を印加して当該メモリ
セルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６
に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ
３のオン電流値は、図６に示した第１の実施例と同様に
なる。すなわち、第０類のメモリセルＭ０の場合、チャ
ネル５４のしきい値Ｄ０は極めて高いため、上記電圧に
よってはオンせず、オン電流値（０）は０となる。第１
類のメモリセルＭ１の場合はしきい値Ｄ１はやや高いた
め、オン電流値（ｉ）は低くなる。第２類のメモリセル
Ｍ２の場合はしきい値Ｄ２はやや低いため、オン電流値
（ｉｉ）はやや高くなる。第３類のメモリセルＭ３の場
合はしきい値Ｄ３は極めて低いため、オン電流値（ｉｉ
ｉ）は極めて高くなる。そして、センス回路３６にて、
上記メモリセルＭ０〜Ｍ３のチャネル５４のしきい値が
どの範囲に入っているかを検出し、図７に示した第１の
実施例と同様、３次元データ｛（Ａ），（Ｂ），
（Ｃ）｝に変換する。具体的には、第０類のメモリセル
Ｍ０の場合は｛（Ａ），（Ｂ），（Ｃ）｝＝｛”
Ｈ”，”Ｈ”，”Ｈ”｝とし、第１類のメモリセルＭ１
の場合は｛”Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメ
モリセルＭ２の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝と
し、第３類のメモリセルＭ３の場合は｛”Ｌ”，”
Ｌ”，”Ｌ”｝とする。該データ｛（Ａ），（Ｂ），
（Ｃ）｝は判定回路３７に送信される。判定回路３７
は、センス回路３６からの３次元データ｛（Ａ），
（Ｂ），（Ｃ）｝を２ビットのデータ（，）に変換
する。具体的には、図７に示した第１の実施例と同様、
｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”
Ｈ”｝の場合（すなわち第０類のメモリセルＭ０が選択
された場合）は（，）＝（Ｈ，Ｈ）とし、｛”
Ｌ”，”Ｈ”，”Ｈ”｝の場合（すなわち第１類のメモ
リセルＭ１が選択された場合）は（，）＝（Ｈ，
Ｌ）とし、｛”Ｌ”，”Ｌ”，”Ｈ”｝の場合（すなわ
ち第２類のメモリセルＭ２が選択された場合）は（，
）＝（Ｌ，Ｈ）とし、｛”Ｌ”，”Ｌ”，”Ｌ”｝の
場合（すなわち第３類のメモリセルＭ３が選択された場
合）は（，）＝（Ｌ，Ｌ）とする。

【００９４】このように、各メモリセルＭ０〜Ｍ３が夫
々単独で２ビットデータ（，）としての特性を有し
ているので、第１の実施例と同様、各微細化に関しては
従来例と同程度でありながら、ＲＯＭのチップサイズを
小さくしてデータ集積度を高めることができる。

【００９５】＜製造方法＞本実施例の製造方法を説明す
る。まず、第１の実施例と同様の手順にしたがって、ｐ
型半導体基板５１の上面の周囲部に、周辺回路のアイソ
レーション領域となるＬＯＣＯＳフィールド酸化膜を形
成する。そして、ＣＶＤ法等にてゲート絶縁膜５３、ビ
ット線、ワード線５２（ゲート）および周辺トランジス
タのゲートを順次形成した後、周辺トランジスタについ
てＬＤＤ注入を行ってｎ^-型拡散領域を形成し、全面異
方性エッチング処理を施して全メモリセルＭ０〜Ｍ３の
ワード線５２および周囲トランジスタのゲートの幅方向
側面の両側にサイドウォール６２を形成する。その後、
分離帯５７の領域に、Ｂ⁺，ＢＦ₂ ⁺等のアイソレーショ
ン注入を行う。

【００９６】そして、図２２の如く、メモリセルＭ３の
みフォトレジスト６３にてマスキングを施した後、他の
メモリセルＭ０〜Ｍ２のしきい値を上げるため、メモリ
セルＭ０〜Ｍ２の上からＢ（ボロン）等を用いてプログ
ラム注入を行なう。

【００９７】次に、図２３の如く、メモリセルＭ２，Ｍ
３についてフォトレジスト６４にてマスキングを施した
後、他のメモリセルＭ０，Ｍ１のしきい値を上げるた
め、これらの各メモリセルＭ０，Ｍ１の半導体基板５１
上にＢ（ボロン）等を用いてプログラム注入を行なう。

【００９８】最後に、図２４の如く、メモリセルＭ０の
みにプログラム注入を行なって、しきい値の異なる四種
類のメモリセルトランジスタを形成する。この後は、一
般的なＭＯＳ工程によってメタル配線を形成する。そし
て、層間絶縁膜５８、メタル配線および表面保護膜６１
を形成して、図２１に示す半導体記憶装置が形成され
る。

【００９９】［第３の実施例］図２５は本発明の第３の
実施例の半導体記憶装置を示す平面図、図２６は図２５
のＥ−Ｅ断面図、図２７は同じくＦ−Ｆ断面図、図２８
はメモリセルアレイの内部回路図である。本実施例は、
チャネル長制御としきい値制御を組み合わせて四値のメ
モリセルを実現した点で第１の実施例と同様であるが、
ＮＡＮＤ型方式の構造である点で第１の実施例と異な
る。図２５乃至図２７中のＭ０〜Ｍ３はメモリセル、７
１はＳｉ等からなるｐ型半導体基板、７２はメモリセル
ごとにゲートを構成するためのポリサイド等からなるワ
ード線、７３はＳｉ酸化膜等からなるゲート絶縁膜、７
４はｐ型半導体基板の上層部の一部で構成されるチャネ
ル（活性領域）、７５，７６はｎ⁺型拡散層として前記
メモリセルごとに形成されるソースおよびドレイン、７
７は近接する前記ワード線７２の間の領域で異なるメモ
リセルの前記チャネル７４同士を分離する分離帯（ＬＯ
ＣＯＳ酸化膜）、７８は層間絶縁膜、８１はＳｉ酸化膜
またはＳｉ窒化膜等の表面保護膜（パッシベーショ
ン）、８２は複数のワード線７２のうち一部のワード線
７２の幅方向側面の少なくとも片側に形成されるサイド
ウォールである。前記全ワード線７２の幅は同寸法に設
定される。

【０１００】そして、本実施例の半導体記憶装置では、
前記ソースおよびドレイン７５，７６は前記ワード線７
２および前記サイドウォール８２をマスクとして形成さ
れる。したがって、前記サイドウォール８２の有無によ
って前記ソースおよびドレイン７５，７６に挟まれる前
記チャネル７４の長さ（チャネル長）が設定される。

【０１０１】ここで、前記第０類のメモリセルＭ０のチ
ャネル７４はエンハンスメント型とされている。また他
のメモリセルＭ１〜Ｍ３はデプレッション型とされてい
る。また、第１類のメモリセルＭ１のチャネル抵抗値は
相対的に大きく（第１の抵抗値）設定され、第２類のメ
モリセルＭ２のチャネル抵抗値は中程度（第２の抵抗
値）に設定され、さらに第３類のメモリセルＭ３のチャ
ネル抵抗値は相対的に小さく（第３の抵抗値）設定され
ている。なお、第０類のメモリセルＭ０のチャネル抵抗
値は第１の抵抗値と同様に大きく設定されている。かか
るチャネル抵抗値の違いは、夫々のチャネル長を違える
ことで設定される。すなわち、チャネル長が大きければ
チャネル抵抗値は増大され、逆にチャネル長が小さけれ
ばチャネル抵抗値は低減される。上記チャネル長は、前
記ワード線７２の幅方向側面にサイドウォール８２が形
成されるか否かによって設定される。すなわち、前記サ
イドウォール８２の有無によって、ワード線７２と前記
ソースおよびドレイン７５，７６との重なり量が異な
り、故にチャネル７４がサイドウォール８２の幅だけ長
くなることになる。

【０１０２】具体的には、前記第１類のメモリセルＭ１
に対応するワード線７２の幅方向側面の両側にサイドウ
ォール８２が形成されることで、そのチャネル長は大き
く設定され、故にチャネル抵抗値は大に設定される。前
記第２類のメモリセルＭ２のサイドウォール８２は対応
するワード線７２の幅方向側面の片側のみに形成される
ことで、そのチャネル長は中程度に設定され、故にチャ
ネル抵抗値は中程度に設定される。前記第３類のメモリ
セルＭ３のサイドウォール８２は対応するワード線７２
の幅方向側面に省略されることで、そのチャネル長は小
さく設定され、故にチャネル抵抗値は小に設定される。
なお、前記第０類のメモリセルＭ０に対応するワード線
７２の幅方向側面には、第１類のメモリセルＭ１と同様
にその両側にサイドウォール８２が形成され、故にその
チャネル長は大きく設定され、チャネル抵抗値は大に設
定される。

【０１０３】このように、ワード線７２の側壁両側にサ
イドウォール８２を形成するもの（第１類のメモリセル
Ｍ１および第０類のメモリセルＭ０）、片側に形成する
もの（第２類のメモリセルＭ２）、形成しないもの（第
３類のメモリセルＭ３）の三種類を形成し、さらにサイ
ドウォールを両側に形成するもののうちの一方（第０類
のメモリセルＭ０）のチャネル７４にプログラム注入し
てそのチャネルしきい値を高く設定することで、下記の
ように四種類のメモリセルトランジスタを構成できる。

【０１０４】第０類のメモリセルＭ０：チャネル長＝
長、しきい値＝エンハンスメント第１類のメモリセルＭ１：チャネル長＝長、しきい値＝
デプレッション第２類のメモリセルＭ２：チャネル長＝中、しきい値＝
デプレッション第３類のメモリセルＭ３：チャネル長＝短、しきい値＝
デプレッション。

【０１０５】本実施例でも、１メモリセルトランジスタ
で二ビット分のデータ（四値）を記憶できる。

【０１０６】本実施例の製造時には、第１の実施例と同
様、まず全てのメモリセルＭ０〜Ｍ３のワード線７２の
側面にサイドウォール８２を形成した後、必要な部分に
フォトレジスト等でマスクを形成し、第３類のメモリセ
ルＭ３の両側および第２類のメモリセルＭ２の片側のサ
イドウォールを選択的にエッチング除去すればよい。本
実施例によっても、第１の実施例と同様の効果を奏し得
る。

【０１０７】［第４の実施例］図２９は本発明の第４の
実施例の半導体記憶装置を示す断面図である。本実施例
は、チャネルの電気的特性をしきい値の違いのみによっ
て達成している点で第２の実施例と同様であるが、ＮＡ
ＮＤ型方式である点で第２の実施例と異なる。図２９中
のＭ０〜Ｍ３はメモリセル、９１はＳｉ等からなるｐ型
半導体基板、９２はメモリセルごとにゲートを構成する
ためのポリサイド等からなるワード線、９３はＳｉ酸化
膜等からなるゲート絶縁膜、９４はｐ型半導体基板の上
層部の一部で構成されるチャネル（活性領域）、９５，
９６はｎ⁺型拡散層として前記メモリセルごとに形成さ
れるソースおよびドレイン、９８は層間絶縁膜、９９は
Ｓｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベ
ーション）である。

【０１０８】前記チャネル９４は前記ワード線９２の直
下で前記ソースおよびドレイン９５，９６に挟まれる領
域に形成される。そして、該各チャネル９４のしきい値
は、プログラム注入の注入量を調整することで夫々設定
される。具体的には、各メモリセルＭ０〜Ｍ３のしきい
値は下記のように設定される。

【０１０９】第０類のメモリセルＭ０：しきい値Ｄ０＝
エンハンスメント第１類のメモリセルＭ１：しきい値Ｄ１＝高いデプレッ
ション第２類のメモリセルＭ２：しきい値Ｄ２＝中程度のデプ
レッション第３類のメモリセルＭ３：しきい値Ｄ３＝低いデプレッ
ション。

【０１１０】本実施例でも、第３の実施例と同様、１メ
モリセルトランジスタで二ビット分のデータ（四値）を
記憶できる。

【０１１１】［第５の実施例］＜構成＞本発明の第５の実施例は、第１の実施例や第３
の実施例よりもさらにセルの微細化を行う場合に上記の
ように四値のメモリセルアレイを構成しようとすると、
例えば図１５のように第２類のメモリセルＭ２のサイド
ウォール３２をワード線２２の幅方向側面の片側のみに
形成する工程で、第２類のメモリセルＭ２の中間部まで
正確にフォトレジストを形成するのが困難となるおそれ
がある。本実施例の半導体記憶装置は、かかる困難性に
鑑み、三値のメモリセルアレイで構成されるものであ
る。本実施例の半導体記憶装置（ＲＯＭ）はＮＯＲ型フ
ラットセル方式のものであって、具体的には、メモリセ
ルアレイが、図３０の如く、チャネル２４のしきい値が
他のメモリセルＭ１，Ｍ２と異なって設定された第０類
のメモリセルＭ０と、サイドウォールが全く形成されな
い（すなわちチャネル抵抗値が高い）第１類のメモリセ
ルＭ１と、両側にサイドウォール３２が形成される第２
類のメモリセルＭ２の三種類のメモリセルで構成され
る。なお、本実施例はＮＯＲ型フラットセル方式を採用
しているため、第０類のメモリセルＭ０にはサイドウォ
ールが形成されていない。これにより、図１５に示した
第１の実施例のようにメモリセル（図１５中のＭ２）の
中間部まで正確にフォトレジストを形成する必要がなく
なる。その他の構成は第１の実施例と同様であり、同一
機能を有する部材には同一符号を付している。

【０１１２】＜使用方法＞次に、記憶データの具体的な
読み出し方法を説明する。図３１に１個のメモリセルで
三値記憶させる場合の出力データ例（オン電流値）、図
３２にメモリセルアレイの読み出し回路（センス回路
等）のブロック図を示す。本実施例では、図３２の如
く、２個のメモリセルＭａ，Ｍｂを選択し、各メモリセ
ルＭａ，Ｍｂのオン電流値をセンス回路３６ａ，３６ｂ
で検出し、判定回路３７での判定により３ビットデータ
を読み出す。具体的には、図３１の如く、各メモリセル
Ｍａ，Ｍｂのオン電流値は、図３１の（０）（ｉ）（ｉ
ｉ）のように互いに異なる。そして、図３３の如く、メ
モリセルＭａの類が第０類（Ｍ０）であるときセンス回
路３６ａの出力信号｛（Ａ），（Ｂ）｝は｛”Ｈ”，”
Ｈ”｝となり、メモリセルＭａの類が第１類（Ｍ１）で
あるとき前記出力信号｛（Ａ），（Ｂ）｝は｛”
Ｌ”，”Ｈ”｝となり、メモリセルＭａの類が第２類
（Ｍ２）であるとき前記出力信号｛（Ａ），（Ｂ）｝は
｛”Ｌ”，”Ｌ”｝となる。同様に、メモリセルＭｂの
類が第０類（Ｍ０）であるときセンス回路３６ｂの出力
信号｛（Ｃ），（Ｄ）｝は｛”Ｈ”，”Ｈ”｝となり、
メモリセルＭｂの類が第１類（Ｍ１）であるとき前記出
力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｈ”｝とな
り、メモリセルＭｂの類が第２類（Ｍ２）であるとき前
記出力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｌ”｝と
なる。

【０１１３】このようにして得られたセンス回路３６
ａ，３６ｂの出力信号｛（Ａ），（Ｂ），（Ｃ），
（Ｄ）｝に基づいて、判定回路３７は３ビットのデータ
（，，）に変換する。具体的には、図３３の如
く、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”
Ｌ”，”Ｌ”，”Ｌ”，”Ｌ”｝の場合（すなわちＭ
ａ，ＭｂがいずれもＭ２の場合）は（，，）＝
（Ｌ，Ｌ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），
（Ｄ）｝＝｛”Ｌ”，”Ｌ”，”Ｌ”，”Ｈ”｝の場合
（すなわちＭａがＭ２、ＭｂがＭ１の場合）は（，
，）＝（Ｌ，Ｌ，Ｈ）とし、｛（Ａ），（Ｂ），
（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｌ”，”Ｈ”，”
Ｈ”｝の場合（すなわちＭａがＭ２、ＭｂがＭ０の場
合）は（，，）＝（Ｌ，Ｈ，Ｌ）とし、
｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”
Ｈ”，”Ｌ”，”Ｌ”｝の場合（すなわちＭａがＭ１、
ＭｂがＭ２の場合）は（，，）＝（Ｌ，Ｈ，Ｈ）
とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”
Ｌ”，”Ｈ”，”Ｌ”，”Ｈ”｝の場合（すなわちＭａ
がＭ１、ＭｂがＭ１の場合）は（，，）＝（Ｈ，
Ｌ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝
｛”Ｌ”，”Ｈ”，”Ｈ”，”Ｈ”｝の場合（すなわち
ＭａがＭ１、ＭｂがＭ０の場合）は（，，）＝
（Ｈ，Ｌ，Ｈ）とし、｛（Ａ），（Ｂ），（Ｃ），
（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”Ｌ”，”Ｌ”｝の場合
（すなわちＭａがＭ０、ＭｂがＭ２の場合）は（，
，）＝（Ｈ，Ｈ，Ｌ）とし、｛（Ａ），（Ｂ），
（Ｃ），（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”Ｌ”，”
Ｈ”｝の場合（すなわちＭａがＭ０、ＭｂがＭ１の場
合）は（，，）＝（Ｈ，Ｈ，Ｈ）とする。なお、
本実施例の場合、一対のセンス回路３６ａ，３６ｂの出
力の組合わせは３²＝９種類に対して、判定回路３７の
出力の組合わせは２³＝８種であるので、センス回路３
６ａ，３６ｂの出力の残り一種、すなわち｛（Ａ），
（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”
Ｈ”，”Ｈ”｝の場合（すなわちＭａおよびＭｂのいず
れもがＭ０の場合）はエラー検出用データとして用い
る。

【０１１４】このように、メモリセルを構成するトラン
ジスタに対して記憶データを多値化することができるた
め、従来例では１個のメモリセルトランジスタで１ビッ
トデータに対応するのに対して、三値のメモリセルの場
合、それぞれ１個のメモリセルトランジスタで１．５ビ
ット分のデータを記憶でき、同じ容量の記憶装置（ＲＯ
Ｍ）を構成する場合にメモリセルトランジスタ数を従来
の２／３に減らすことができる。したがって、チップサ
イズを格段に小さくでき、低コスト化，大容量化が可能
となる。

【０１１５】＜製造方法＞本実施例の製造方法を説明す
る。まず、図１１および図１３に示した第１の実施例と
同様、ｐ型半導体基板２１上にビット線２５，２６およ
びワード線２２を積層した後、全メモリセルＭ０〜Ｍ３
のワード線２２の幅方向側面の両側にサイドウォール３
２を形成する。そして、ＲＯＭの設計に基づいて、第２
類のメモリセルＭ２の全領域をフォトレジストで被覆し
（フォトリソグラフィー工程）表面酸化膜をエッチング
除去して、第２類のメモリセルＭ２のサイドウォール３
２を残す。この際、第１の実施例のように、メモリセル
の中間まで精度良くフォトレジスト被覆を行う必要がな
くなるので、極めて微細なメモリセルアレイにも対応で
きる。しかる後、ワード線２２およびサイドウォール３
２を注入マスクとしてボロン（Ｂ）あるいはＢＦ₂等の
不純物をイオン注入し、分離帯２７を形成する。ここ
で、分離帯２７と、ワード線２２との重なり量がサイド
ウォール３２の幅だけずれてくる。これによって、各メ
モリセルＭ０〜Ｍ２のチャネル幅を調整できる。この
後、プログラム注入によって第０類のメモリセルＭ０の
しきい値を十分高く設定し、層間絶縁膜２８、メタル配
線２９および表面保護膜３１を形成して、図３０に示す
半導体記憶装置が形成される。

【０１１６】［第６の実施例］上記第１乃至第５の実施例の半導体記憶装置（マスクＲ
ＯＭ）を、例えばＣＤ−ＲＯＭ装置の代用として使用す
るためには、大容量、低速かつ低価格であることが必要
となる。なお、特にＣＤ−ＲＯＭ装置の代用であるた
め、マスクＲＯＭはシーケンシャルアクセスで十分機能
を果たす。本発明の第６の実施例の半導体記憶装置は、
上記第１乃至第５の実施例の半導体記憶装置を現実に適
用する際の適用例としてのシーケンシャルアクセスメモ
リ（ＲＯＭ）であって、図３４の如く、複数個のメモリ
セルが縦横に配列されたメモリセルアレイ１０１と、該
メモリセルアレイ１０１内の複数個の前記メモリセルが
接続され一方向に並設される複数の接続線１０２と、該
複数の接続線１０２を選定するためのアドレスデコーダ
１０４とを備える。

【０１１７】前記メモリセルアレイ１０１は、前記第１
の実施例乃至第５の実施例のようなＲＯＭアレイでもよ
いし、あるいはＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ
メモリ、またはＲＡＭのように書き換え可能なメモリア
レイであってもよい。

【０１１８】前記接続線１０２は、前記メモリセルアレ
イ１０１内の各メモリセルのゲート入力用のワード線
と、ドレイン信号入力用のビット線のいずれをも含み、
該ワード線およびビット線は互いに直交するよう形成さ
れる。該接続線１０２には、各ビット出力を増幅し前記
各メモリセルへ選択信号を送信するバッファ１０５が有
せしめられている。

【０１１９】前記アドレスデコーダ１０４は、前記複数
のワード線を選定するための第１のアドレスデコーダ
（Ｘアドレスデコーダ）と、前記複数のビット線を選定
するための第２のアドレスデコーダ（Ｙアドレスデコー
ダ）のいずれをも含む。そして、該アドレスデコーダ１
０４は、前記各接続線１０２に対応するフリップフロッ
プＦＦ０〜ＦＦ３が列状に配されてなるシフトレジスタ
１０６と、該シフトレジスタ１０６の各フリップフロッ
プＦＦ０〜ＦＦ３のクロック入力端子（ＣＫ）に単一バ
ス方式に接続されるクロック信号入力用の第１の母線１
０７（クロック線）と、前記シフトレジスタ１０６の各
フリップフロップＦＦ０〜ＦＦ３のリセット入力端子
（バーＲ）に単一バス方式に接続されるリセット信号入
力用の第２の母線１０８（セット・リセット線）とを備
える。また、前記各シフトレジスタ１０６の各フリップ
フロップＦＦ０〜ＦＦ２のデータ出力端子（Ｑ）と、こ
れに隣合うフリップフロップＦＦ１〜ＦＦ３のデータ入
力端子（Ｄ）とは互いに接続され、さらに、最先端（１
番目）のフリップフロップＦＦ０のデータ入力端子
（Ｄ）と最後端のフリップフロップＦＦ３のデータ出力
端子（Ｑ）は互いに接続されている。そして、各フリッ
プフロップＦＦ０〜ＦＦ３のデータ入力端子（Ｄ）は前
記接続線１０２のバッファ１０５に接続されている。こ
のように構成することで、各アドレスデコーダ１０４の
必要面積は、シフトレジスタ１０６、第１の母線１０７
および第２の母線１０８を形成するに足りる面積で済
み、多重バス方式に配線を張り巡らせていた第３の従来
例に比べて面積を十分に縮小でき、低価格化を達成でき
る。

【０１２０】上記構成において、まず電源投入時および
チップのリセット時には、第２の母線１０８からリセッ
ト信号を与えてシフトレジスタ１０６をリセットする。
このとき、メモリセルは非選択の状態である。

【０１２１】また、シーケンシャルアクセスの開始時に
は、最先端（１番目）のフリップフロップＦＦ０のデー
タ入力端子（Ｄ）に“１”データを入力する。そうする
と、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）のデータ配列
は（１，０，０，０）となり、最先端（１番目）のフリ
ップフロップＦＦ０に対応する接続線１０２のバッファ
１０５のみがオンし、他のフリップフロップＦＦ１〜Ｆ
Ｆ３に対応する接続線１０２のバッファ１０５はオフす
る。次に、第１の母線１０７からクロック信号を送信し
てシフトレジスタ１０６を動作させると、“１”データ
はシフトレジスタ１０６を伝搬して後続するフリップフ
ロップに遷移する。この際、最先端（１番目）のフリッ
プフロップＦＦ０のデータ入力端子（Ｄ）に“０”デー
タを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ
２，ＦＦ３）＝（０，１，０，０）となり、２番目のフ
リップフロップＦＦ１に対応する接続線１０２のバッフ
ァ１０５のみがオンする。以後、第１の母線１０７から
クロック信号を送信するごとに最先端（１番目）のフリ
ップフロップＦＦ０のデータ入力端子（Ｄ）に“０”デ
ータを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ
２，ＦＦ３）は（０，０，１，０）、（０，０，０，
１）と変化し、夫々、フリップフロップＦＦ２，ＦＦ３
に対応する接続線１０２のバッファ１０５のみが順次オ
ンしていく。その後、セクターアドレスが変わる際に、
再び最先端（１番目）のフリップフロップＦＦ０のデー
タ入力端子（Ｄ）に“１”データを入力する。このよう
にして上記作業を繰り返せば、シフトレジスタ１０６の
各フリップフロップＦＦ０〜ＦＦ３の出力はバッファに
より増幅され、接続線１０２（ワード線またはビット
線）に選択信号を順番に送信していくので、シーケンシ
ャルにメモリセルをアクセスすることができる。

【０１２２】本実施例では、各アドレスデコーダの面積
を前述のように縮小しながらも、第３の従来例と同様の
動作を実現でき、面積縮小にて配線数を減らしたことに
より消費電力の低減を図り得、同時に処理速度を向上さ
せ得る。具体的には、例えば２メガワード×１６ビット
［＝３２メガビット］や４メガワード×１６ビット［＝
６４メガビット］の構成で、各部のアクセス時間は、セ
クターアクセスｔａｓが最大２．０μｓ、セクター内ア
クセスｔａａが最大５００μｓ、サイクルタイムｔｃｙ
ｃが最小５００μｓ（２ＭＨｚ）、チップセレクトアク
セスｔｃｅが最大２．０μｓ、ＯＥアクセスｔｏｅが最
大１００μｓとなる。なお、ＣＤ−ＲＯＭのアクセス時
間（シーク時間を除き、連続読み出し時）は６．７μｓ
／バイト＝１３．４μｓ／ワードであり、４倍速ＣＤ−
ＲＯＭで３．３５μｓ／ワードであるから、ＣＤ−ＲＯ
Ｍに比べてアクセス時間を大幅に短縮できる。

【０１２３】［第７の実施例］本発明の第７の実施例の
半導体記憶装置は第６の実施例と同様のシーケンシャル
アクセスマスクＲＯＭであるが、アドレスデコーダ１０
４内のシフトレジスタ１０６の構成が第６の実施例と異
なるものである。

【０１２４】すなわち、本実施例の半導体記憶装置は、
図３５の如く、大容量シーケンシャルアクセスマスクＲ
ＯＭであって、前記シフトレジスタ１０６の各フリップ
フロップＦＦ０〜ＦＦｎのうち、最先端（１番目）のフ
リップフロップＦＦ０のセツト入力端子（バーＳ）に第
２の母線１０８が接属される。その他のフリップフロッ
プＦＦ１〜ＦＦｎのリセット入力端子（バーＲ）に第２
の母線１０８が接続される。そして、第２の母線１０８
は、セクターアドレス（Ｘアドレス）のアドレス遷移時
にＳＡＴＤ信号としてのＬＯＷパルスを出力するパルス
装置（バーＳＡＴＤ）に接続される。その他の構成は第
６の実施例と同様である。なお、図３６はクロック信号
（ｃｋ）、セクターアドレス（ｓａ）および選択される
ビット線（ｐｓ）とパルス装置（バーＳＡＴＤ）からの
パルス（ＳＡＴＤ）との関係を示す図である。このよう
に、セクターアドレスの遷移時にパルス装置（バーＳＡ
ＴＤ）にてＬＯＷパルスを発生させ、この信号でシフト
レジスタ１０６の最先端（１番目）のフリップフロップ
ＦＦ０をセットし、それ以外のフリップフロップＦＦ１
〜ＦＦｎをリセットする。以後の動作は第６の実施例と
同様である。本実施例によっても、第６の実施例と同様
の効果を得ることができる。

【０１２５】［第８の実施例］上記第６の実施例および
第７の実施例のシーケンシャルアクセスマスクＲＯＭ
（半導体記憶装置）では、シフトレジスタ１０６の内の
隣合うフリップフロップの受け渡しはクロック信号の入
力を待って行っていたので、仮にランダムアクセスマス
クＲＯＭに第６の実施例および第７の実施例の技術を適
用しようとすると、大容量メモリの場合にシフトレジス
タ１０６のフリップフロップの数が多いと、全てのビッ
トを選択し終えるまでにクロック時間（通常約１μｓ）
×フリップフロップ数だけ時間がかかり、処理スピード
の向上に限界がある。そこで、本発明の第８の実施例で
は、図３７の如く、シフトレジスタ１０６に高速クロッ
ク発生回路１１１を接続し、シフトレジスタ１０６のデ
ータの遷移速度を速めるものである。なお、図３７中の
ｃｔはカウンタ、ＡＮＤはＡＮＤ回路である。

【０１２６】読み出し時には、図３７の如く、セクター
アドレスをバーＳＡＴＤ信号に同期してカウンタに入力
する。高速クロック発生回路１１１では、外部からのク
ロックに関係なく、シフトレジスタ１０６が動作するの
に十分でかつ可及的に高速のクロックを発生させる。具
体的には、高速クロック発生回路１１１の高速クロック
時間としては、約１０ｎｓ程度に設定しておく。このク
ロックで、カウンタをデクリメントし０になるまでの
間、シフトレジスタ１０６を動作させる。この速度は、
このマスクＲＯＭのアクセス時間に対して十分短いた
め、アクセス時間には影響を与えない。本発明を用いる
ことによりＸアドレスデコーダの面積が減少し低価格化
できる。なお、アドレスデコーダ内部の構成は第６の実
施例または第７の実施例と同様であり、さらにアドレス
デコーダ内部の動作、例えば本実施例のシフトレジスタ
１０６の具体的なデータ伝搬動作は、第６の実施例およ
び第７の実施例で説明したのと同様の手順で行う。

【０１２７】本実施例では、クロック時間を第６の実施
例および第７の実施例の１μｓに比べて約１／１０００
に短縮しているので、シフトレジスタ１０６のデータ遷
移速度を飛躍的に速めることができ、したがってランダ
ムアクセスマスクＲＯＭでも処理速度を低下させずに、
かつ第６の実施例および第７の実施例と同様の効果を奏
し得る。特に、セクターアドレスを指定するＸアドレス
デコーダがランダムアクセス方式を採る場合、Ｘアドレ
スデコーダとＹアドレスデコーダを同様の構成にすれば
両者の処理速度はバランスを欠くものとなるが、Ｙアド
レスデコーダについて第６の実施例または第７の実施例
と同様の構成にし、Ｘアドレスデコーダについて本実施
例のようにカウンタと高速クロック信号を用いれば、Ｘ
アドレスデコーダをＹアドレスデコーダと同程度の処理
速度で処理できる。また、シーケンシャルアクセスマス
クＲＯＭに適用する場合は、全体的な処理速度を大幅に
速めることができる。

【０１２８】［第９の実施例］本発明の第９の実施例の
半導体記憶装置は、シーケンシャルアクセスメモリのう
ち高速ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕ
ｔＭｅｍｏｒｙ）に適用したものである。図３８は本
実施例の半導体記憶装置を示す平面図である。本実施例
の半導体記憶装置は、第６の実施例と同様、複数個のメ
モリセルが縦横に配列されたメモリセルアレイ１０１
と、該メモリセルアレイ１０１内の複数個の前記メモリ
セルが接続され一方向に並設される複数の接続線１０２
と、該複数の接続線１０２を選定するためのアドレスデ
コーダ１０４とを備え、該メモリセルアレイ１０１、接
続線１０２およびアドレスデコーダ１０４の各構成も第
６の実施例と同様であるが、本実施例のＦＩＦＯでは、
Ｘアドレスデコーダ（第１のアドレスデコーダ）および
Ｙアドレスデコーダ（第２のアドレスデコーダ）の両方
にＲＥＡＤ用アドレスデコーダ１１３，１１４およびＷ
ＲＩＴＥ用アドレスデコーダ１１５，１１６が夫々必要
であり、そのいずれにも第６の実施例と同様の構成を採
用している。ただし、ＲＥＡＤ用Ｙアドレスデコーダ１
１４のシフトレジスタ１０６の最後端（最終）のフリッ
プフロップＦＦｎのデータ出力端子（Ｑ）とＲＥＡＤ用
Ｘアドレスデコーダ１１３のシフトレジスタ１０６の最
先端（１番目）のフリップフロップＦＦ０のデータ入力
端子（Ｄ）とは互いに直列に接続されている。同様に、
ＷＲＩＴＥ用Ｙアドレスデコーダ１１６のシフトレジス
タ１０６の最後端（最終）のフリップフロップＦＦｎの
データ出力端子（Ｑ）とＷＲＩＴＥ用Ｘアドレスデコー
ダ１１５のシフトレジスタ１０６の最先端（１番目）の
フリップフロップＦＦ０のデータ入力端子（Ｄ）とは互
いに直列に接続されている。なお、各Ｙアドレスデコー
ダ１１４，１１６においてシフトレジスタ１０６の最後
端（最終）のフリップフロップＦＦｎのデータ出力端子
（Ｑ）と最先端（１番目）のフリップフロップＦＦ０の
データ入力端子（Ｄ）とは互いに直列に接続されてい
る。そして、各Ｙアドレスデコーダ１１４，１１６のシ
フトレジスタ１０６内でパルスを順番に遷移させる際、
シフトレジスタ１０６の最後端のフリップフロップＦＦ
ｎからの出力を最先端のフリップフロップＦＦ０に入力
すると同時に、対応するＸアドレスデコーダ１１３，１
１５のシフトレジスタ１０６にクロックと同時に入力す
る。各Ｘアドレスデコーダ１１３，１１５のシフトレジ
スタ１０６の最後端のフリップフロップＦＦｎの出力は
同じシフトレジスタ１０６の最先端のフリップフロップ
ＦＦ０に入力する。これらの動作は、ＲＥＡＤ側および
ＷＲＩＴＥ側のいずれについても同様である。これによ
り、ＲＥＡＤおよびＷＲＩＴＥのそれぞれのパルスで全
メモリセルを順番にアクセスできる。ＦＩＦＯではフル
フラグやエンプティフラグが必要だが、これは従来通り
のカウンタ（ＲＥＡＤおよびＷＲＩＴＥのポインタ）を
比較して発生させる。本発明を用いることにより接続線
（ワード線およびビット線）１０２の選択が高速にな
り、高速ＦＩＦＯが実現できる。さらに低消費電流化、
低価格化も同時に実現できる。

【０１２９】［第１０の実施例］例えば第１の実施例乃
至第５の実施例のような多値ＲＯＭのメモリセルを例え
ば図５３に示した第４の従来例に類似した構成のものに
適用する場合を考える。まず、（１）主ビット線２０１
から、（２）メモリセルトランジスタｍ１０、（３）ノ
ードｎ７、（４）メモリセルトランジスタｍ５、（５）
ノードｎ６、（６）メモリセルトランジスタｍ９を経
て、（７）仮想ＧＮＤ線２０２に電流が流れ込む、とい
った電流経路は、メモリセルトランジスタｍ４，ｍ６が
“ＯＦＦ”トランジスタの場合のみ実現できるのであっ
て、メモリセルトランジスタｍ４，ｍ６が“ＯＮ”トラ
ンジスタの場合には、電流径路として、まず前述の
（１）の主ビット線２０１から、メモリセルトランジス
タｍ１１、ノードｎ８、メモリセルトランジスタｍ６、
ノードｎ７の順に流れる経路と、前述の（５）のノード
ｎ６から、メモリセルトランジスタｍ４、ノードｎ５、
メモリセルトランジスタｍ８、仮想ＧＮＤ線２０２の順
に流れる経路が付加される。

【０１３０】また、図５３中のメモリセルトランジスタ
ｍ１とメモリセルトランジスタｍ５を比較すると、メモ
リセルトランジスタｍ１については主ビット線２０１か
らメモリセルトランジスタｍ１に達するまでのローカル
ビット線２０３が短く、したがって、抵抗値が数百Ω程
度と低いのに対し、メモリセルトランジスタｍ５につい
ては主ビット線２０１からのローカルビット線２０３が
最長で抵抗値が数ＫΩ〜数十ＫΩ）と高くなる。

【０１３１】このように、電流径路が複雑であったり、
選択するメモリセルトランジスタの場所によって、ロー
カルビット線２０３の長さが大きく異なる場合等では、
例えば第１の実施例乃至第５の実施例のようにメモリセ
ルを多値化した場合、見かけ上のＯＮ電流値が大きく変
化し、誤動作が発生するおそれがある。

【０１３２】また、図５４に示すように、メモリセルの
種類を判断するための基準値を設定するリファレンス回
路をメモリセルアレイとは独立にミニアレイで構成する
と、プロセスバラツキに起因してメモリセルのＯＮ電流
値とリファレンス用トランジスタのＯＮ電流値がばらつ
いてしまい、誤動作の原因となるし、前述のように選択
するメモリセルトランジスタの位置によって、ローカル
ビット線２０３の抵抗値が大きく異なり、見かけ上、Ｏ
Ｎ電流値に大きな差が出てくる。そして、図５４の構成
ではこの差を吸収することは不可能である。

【０１３３】そこで、本発明の第１０の実施例では、図
４９の如く、複数のリファレンス用トランジスタｍｒ
２，ｍｒ３（リファレンス素子）をメモリセルトランジ
スタアレイ２１０内に採り込んで各メモリセルトランジ
スタｍ１２，ｍ１３とほぼ同条件とすることにより、上
述のＯＮ電流値のばらつきを吸収している。図４９中の
ｍ１６，ｍ１７はブロック選択トランジスタ、ｍ１２，
ｍ１３はメモリセルトランジスタ、２１１は主ビット
線、ＳＡはメモリセルトランジスタｍ１２，ｍ１３およ
びリファレンス用トランジスタｍｒ２，ｍｒ３の電流値
を比較する比較回路としての差動型センスアンプであ
る。

【０１３４】本実施例のメモリセルアレイ２１０のブロ
ック回路を図５０に示す。本実施例の半導体記憶装置の
メモリセルアレイ２１０内には、図３０に示した第５の
実施例と同様の三種のメモリセルトランジスタが含まれ
る三値ＲＯＭである。図５０中のＢＷＬはブロック選択
ワード線、ｍ１０，ｍ１１，ｍ１６，ｍ１７はブロック
選択トランジスタ、ｎ０，ｎ１，ｎ２は前記メモリセル
トランジスタｍ１２，ｍ１３のソース・ドレインに接続
されるノード、ＳＷＬ０〜ＳＷＬｎは前記メモリセルト
ランジスタｍ１２，ｍ１３にゲート入力するメモリセル
トランジスタ選択用スイッチングワード線、ｍ１４ａ，
ｍ１４ｂ，ｍ１５はメモリセルトランジスタｍ１２，ｍ
１３のうちいずれのトランジスタを選択するかを決定す
るトランジスタ、ｎ３，ｎ４は前記トランジスタｍ１５
のソース・ドレインに接続されるノード、ＲＷＬ，ＬＷ
Ｌは前記トランジスタｍ１４ａ，ｍ１４ｂ，ｍ１５にゲ
ート入力されるワード線、２１１はアルミニウム製等の
主ビット線、２１２はアルミニウム製等の仮想ＧＮＤ
線、２１３はローカルビット線である。また、図５０中
のゲートが太線で描かれたトランジスタはＯＦＦトラン
ジスタ、ゲートが細線で描かれたトランジスタはＯＮト
ランジスタである。

【０１３５】前記メモリセルトランジスタｍ１２，ｍ１
３は、前述の通り三種のメモリセルトランジスタが含ま
れる。このため、各メモリセルトランジスタｍ１２，ｍ
１３がいずれの種類かを判断するための基準値となるリ
ファレンス用トランジスタとして、図５１に示すような
リファレンス回路が必要となる。そして、図５１の如
く、リファレンス用トランジスタｍｒ２，ｍｒ３は、前
記メモリセルアレイ２１０内の各メモリセルトランジス
タ選択用スイッチングワード線ＳＷＬ０〜ＳＷＬｎ毎に
配置される。ここで、図５１は、図５０に示したメモリ
セルアレイＭＡの側方に配された領域を示す図であり、
図５１および図５０の中で示された各配線ＢＷＬ、ＲＷ
Ｌ、ＬＷＬ、ＳＷＬ０〜ＳＷＬｎは同一のものである。
なお、図５１中のゲートが太線で描かれたトランジスタ
はＯＦＦトランジスタ、ゲートが細線で描かれたトラン
ジスタはＯＮトランジスタである。また、図５１に示す
リファレンス回路において、リファレンス用トランジス
タｍｒ２，ｍｒ３の夫々隣に位置するトランジスタｍｒ
４，ｍｒ５は、図５１中ではＯＮトランジスタとされて
いるが、ＯＦＦトランジスタとして横からの電流の流れ
込みを防止しておくのが一般的である。また、図５１中
のｍ１０ａ，ｍ１１ａ，ｍ１６ａ，ｍ１７ａはリファレ
ンス用トランジスタｍｒ２，ｍｒ３を選択するためのリ
ファレンス選択トランジスタ、２１１ａはアルミニウム
製等の主ビット線、２１２ａはアルミニウム製等の仮想
ＧＮＤ線、２１３ａはローカルビット線である。そし
て、ＲＷＬおよびＬＷＬにゲート接続された全てのトラ
ンジスタはＯＦＦトランジスタとされている。これによ
り、後述のように、個々のリファレンス用トランジスタ
ｍｒ２，ｍｒ３当たりのリファレンス用電流経路は単一
とされ、個々のメモリセルトランジスタｍ１２，ｍ１３
当たりのメモリセル用電流経路の個数（二個）より少な
く設定される。リファレンス時には、主ビット線２１１
ａが差動型センスアンプＳＡのリファレンス入力とな
る。なお、本実施例では三値ＲＯＭであるため、かかる
三値を区別するために基準値を二値必要としているが、
一般に多値ＲＯＭの場合、“ＯＦＦ”トランジスタを除
いたメモリセルトランジスタの種類分だけリファレンス
用トランジスタを必要とする。例えば、四値の場合は三
個のリファレンス用トランジスタを必要とし、五値の場
合は四個のリファレンス用トランジスタを必要とする。
したがって、これらの個数のリファレンス用トランジス
タ分だけデータ記憶用として用いる代わりにをそれぞれ
の種類のリファレンス用のトランジスタに置き換えて用
いればよい。具体的には、三値（０，１，ＯＦＦ）のと
れるＲＯＭの場合、図５１のｍｒ２，ｍｒ３がともに
“０”トランジスタと、ｍｒ２，ｍｒ３がともに“１”
トランジスタの２種のリファレンス回路を構成すれば良
い。４値の場合も同様に、３種のリファレンス回路が構
成される。

【０１３６】上記構成の半導体記憶装置の動作を、例と
して、図５０中のｍ１３を選択する場合について説明す
る。本実施例の動作時には、図４９に示した差動型セン
スアンプＳＡにてメモリセルトランジスタｍ１３の値を
読み込み、次いで当該メモリセルトランジスタｍ１３と
同一のワード線ＳＷＬ０〜ＳＷＬｎに接続されたリファ
レンス用トランジスタｍｒ２，ｍｒ３の値を読み込む。
なお、リファレンス用トランジスタｍｒ２，ｍｒ３の値
を先に読み込んで、メモリセルトランジスタｍ１３の値
を後から読み込んでもよい。いずれの場合にも、メモリ
セルトランジスタｍ１３のＢＷＬを“Ｈ”，ＲＷＬを
“Ｌ”，ＬＷＬを“Ｈ”，ＳＷＬ０を“Ｈ”，他のＳＷ
Ｌを“Ｌ”の設定する。このときの主ビット線２１１か
ら仮想ＧＮＤ線２１２までの電流径路を考える。まず、
主ビット線２１１からメモリセルトランジスタｍ１３ま
での径路としては、メモリセルトランジスタｍ１１→ノ
ードｎ２という経路と、ブロック選択トランジスタｍ１
７→ノードｎ２という経路の二経路となり、メモリセル
トランジスタｍ１３から仮想ＧＮＤ線２１２までの径路
はノードｎ１→メモリセルトランジスタｍ１５ａ→ノー
ドｎ３→ブロック選択トランジスタｍ１０という経路
と、ノードｎ１→メモリセルトランジスタｍ１５ｂ→ノ
ードｎ４→ブロック選択トランジスタｍ１６という経路
の二径路となる。

【０１３７】ここで、ローカルビット線２１３の影響を
考えた場合、図５３の従来例では、１本当たりのローカ
ルビット線２１３の抵抗値をＲとすると、電流経路の抵
抗の最大値はほぼ２Ｒとなるのに対し、図５０に示した
本実施例の場合、二経路が二本生じることからその抵抗
の最大値はほぼ１／２Ｒとなり、ローカルビット線２１
３の抵抗値の影響は従来例と比して、１／４になってい
る。これによって選択するメモリセルトランジスタの位
置による見かけ上のＯＮ電流値の範囲を小さく抑えるこ
とができる。

【０１３８】また図５０においてｍ１３が“ＯＮ”の場
合と“ＯＦＦ”の場合を考えた場合、簡単のために、ロ
ーカルビット線２１３の抵抗値を無視し、下半分（ＳＷ
Ｌｎ以下）を無視し、主ビット線２１１から、仮想ＧＮ
Ｄまでの抵抗値をトランジスタ１個の抵抗をＲとして考
えると、図５０の場合、ｍ１２が“ＯＦＦ”なら、４
Ｒ、ｍ１２が“ＯＮ”なら、７／２Ｒとなり、比は、
１：１．１４となる。同様に図５３の場合、ｍ１０，ｍ
１２がともに“ＯＦＦ”の場合、３Ｒ，“ＯＮ”の場
合、７／３Ｒとなり、比は１：１．２９で、周囲のメモ
リセルトランジスタの状態による影響も本発明で改善さ
れている。

【０１３９】また、本発明では、図５１の如く、リファ
レンス用トランジスタｍｒ２，ｍｒ３をメモリセルアレ
イ２１０の内部に配置しているので、例えば図５０にお
いてｍ１２トランジスタが選択された場合、リファレン
スとして同一のＳＷＬ０がゲートとなっているトランジ
スタ（図５１の中のｍｒ２，ｍｒ３）が選択される。電
流径路として、リファレンス回路ではｍｒ３→ｍｒ２の
一径路に対して図５０の中のｍ１３を読む場合、ｍ１３
→ｍ１５ａ／ｍ１３→ｍ１５ｂ／ｍ１３→ｍ１２／とい
う多（三）径路になるので、リファレンス用トランジス
タｍｒ２，ｍｒ３の方が必ず、ＯＮ電流値が低くなるこ
とを保証しており、これは多値の場合も同様である。こ
のように、あるワード線に接続されたメモリセルトラン
ジスタと他のワード線に接続されたメモリセルトランジ
スタの間に、トランジスタに至るまでの電流経路（ロー
カルビット線２１３）に遠近の差が生じ、電流経路の抵
抗値の差、すなわちメモリセルに流れる電流値に差が生
じたとしても、各メモリセルと同一のワード線にリファ
レンス用トランジスタが接続されているので、データを
読み出すビット線が接続されるセンス回路部分と、リフ
ァレンスのビット線が接続される回路を全く同一のもの
を用いることで、読み出すトランジスタがリファレンス
用トランジスタと同一であれば、必ずリファレンスのＯ
Ｎ電流値が低いことを保証できる。また、一のメモリセ
ル当たりのメモリセル用電流経路の個数を、一のリファ
レンス素子当たりのリファレンス用電流経路の個数より
大としているので、各メモリセルトランジスタに至る電
圧降下をリファレンス用トランジスタに至る電圧降下よ
り低く抑えることができる。したがって、各メモリセル
トランジスタの端子電位を可及的に高く維持でき、隣合
うメモリセルトランジスタ等からの他の電流経路からの
漏れ電流を低減でき、電気的特性の精度を保ち得る。こ
れらのことから、メモリセルトランジスタｍ１２，ｍ１
３のしきい値がリファレンス用トランジスタｍｒ２，ｍ
ｒ３の基準値に対して誤差が生じるのを防止できる。し
たがって、精度良い電気的特性を有する多値ＲＯＭを商
品化することが可能となる。これによって、同程度の微
細プロセスを用いた場合、従来のＲＯＭを比較して、３
値ＲＯＭの場合、チップ面積を約２５％〜３０％縮小で
き、４値の場合、約４０％程度の縮小が可能になる。

【０１４０】ここで、本実施例と第４の従来例とを比較
する。図５３に示した第４の従来例において、メモリセ
ルｍ５のデータを読みだす場合、主ビット線２０１から
仮想ＧＮＤ線２０２までの経路は、ｍ６およびｍ４トラ
ンジスタがＯＦＦの場合、ｍ１０→ｎ７→ｍ５→ｎ６→
ｍ９の１経路である。したがって、ブロック選択トラン
ジスタｍ１０からメモリセルトランジスタｍ５までのロ
ーカルビット線２０３の抵抗値をＲとすると、最大２Ｒ
の抵抗値が付加される。この抵抗値が、メモリの高速動
作の障害となるため、一般に図５２のようにメモリセル
アレイをブロック分割している。第４の従来例の場合、
高速動作のためには、この縦方向のブロック分割数を多
くする必要がある。しかしそうすると、ブロック選択の
ためのトランジスタｍ８〜ｍ１２およびｍ１３〜ｍ１７
のメモリセルアレイ面積全体に占める割合が大きくな
り、チップサイズも大きくなってしまう。

【０１４１】これに対して、図５０に示した本実施例に
おいて、メモリセルトランジスタｍ１３のデータを読み
だす場合、主ビット線２１１からｍ１３までの経路は、
ｍ１１→ｎ２とｍ１７→ｎ２の２経路となり、また、ｍ
１３から仮想ＧＮＤ線２１２までの経路は、ｍ１２トラ
ンジスタがＯＦＦの場合でも、ｎ１→ｍ１５ａ→ｎ３→
ｍ１０とｎ１→ｍ１５ｂ→ｎ４→ｍ１６の２経路とな
る。この場合、前記同様ローカルビット線２１３の抵抗
をＲとすると、最大でもＲ／２の抵抗値が付加されるの
みであり、従来例と比較して、ブロック分割数を１／４
にしても、同程度の高速化が実現できるため。本実施例
の場合、第４の従来例に比べて、メモリセル以外のトラ
ンジスタが１ブロックあたり占める割合が約３倍大きく
なるが、メモリセルアレイ面積全体に占める割合は第４
の従来例よりも小さくできる。したがってチップサイズ
を小さくすることが可能となり、大容量ＲＯＭを高い歩
留で安価に製造できる。

【０１４２】［第１１の実施例］＜構成＞本発明の第１１の実施例のメモリセルアレイを
図５５および図５６に示す。図５５および図５６中の２
２０は第１のブロック選択ワード線、２２１は第２のブ
ロック選択ワード線、ＳＷＬ０〜ＳＷＬｎはセクション
選択ワード線、２２６は第１のメモリセル用主ビット
線、２２７は第２のメモリセル用主ビット線、２２８は
第３のメモリセル用ビット線、２３０は第１のメモリセ
ル用仮想ＧＮＤ線、２３１は第２のメモリセル用仮想Ｇ
ＮＤ線、２３２は第３のメモリセル用仮想ＧＮＤ線、２
２９はメモリセル用ローカルビット線、ｍ２０はメモリ
セル、ｍ２１およびｍ２２は第１のブロック選択ワード
線２２１がゲート入力されるブロック選択トランジス
タ、Ｔｏｆｆ１はオフトランジスタである。また、図５
７および図５８は本実施例のリファレンス回路を示すも
のであって、ｍｒ２０はリファレンス用トランジスタ、
ｍ３１およびｍ３２は図５５中のｍ２１およびｍ２２と
同様に前記第１のブロック選択ワード線２２１がゲート
入力されるブロック選択トランジスタ、２３６は第１の
リファレンス用主ビット線、２３７は第２のリファレン
ス用主ビット線、２３８は第３のリファレンス用ビット
線、２３９はリファレンス用ローカルビット線、２４０
は第１のリファレンス用仮想ＧＮＤ線、２４１は第２の
リファレンス用仮想ＧＮＤ線、２４２は第３のリファレ
ンス用仮想ＧＮＤ線、Ｔｏｆｆ２はオフトランジスタで
ある。

【０１４３】そして、図５５乃至図５８において、前記
メモリセル用主ビット線２２７から前記ローカルビット
線２２９を通じてメモリセルｍ２０まで電流を供給する
メモリセル用電流経路が形成され、また、リファレンス
用主ビット線２３７から前記ローカルビット線２３９を
通じてリファレンス用トランジスタｍｒ２０まで電流を
供給するメモリセル用電流経路が形成されている。そし
て、一のメモリセルｍ２０に接続されるメモリセル用電
流経路、および一のリファレンス用トランジスタｍｒ２
０に接続されるリファレンス用電流経路は、いずれも単
一経路とされ、また互いに同一形状に形成されている。
各メモリセル用電流経路および前記各リファレンス用電
流経路には互いに同数のブロック選択トランジスタが接
続される。なお、本実施例では各メモリセルｍ２０およ
び各リファレンス用トランジスタｍｒ２０について電流
経路を単一に設けていたが、各電流経路の形状および個
数が互いに等しく設定され、かつ各電流経路当たりのブ
ロック選択トランジスタｍ２１，ｍ２２，ｍ３１，ｍ３
２の個数が互いに同数に設定されれば、各メモリセルｍ
２０および各リファレンス用トランジスタｍｒ２０につ
いて電流経路を複数個設けても良い。

【０１４４】＜使用方法＞上記構成において、図５５の
メモリセルｍ２０のデータ読み出しを考えると、第２の
メモリセル用主ビット線２２７をセンス回路に接続し、
第２のメモリセル用仮想ＧＮＤ線２３２をＧＮＤに接続
する。また、一方のブロック選択ワード線２２１を
“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを“Ｈ”
とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”とす
る。ここで、第２のメモリセル用主ビット線２２７から
第２のメモリセル用仮想ＧＮＤ線２３２までの電流径路
は主ビット線２２７→ｍ２１→ｎ１０→ｍ２０→ｎ１１
→ｍ２２→第２のメモリセル用仮想ＧＮＤ線２３２の単
一径路に限定される。

【０１４５】また、図５７のリファレンス用トランジス
タｍｒ２０のリファレンスデータ読み出しを考えると、
第２のリファレンス用主ビット線２３７をセンス回路に
接続し、第２のリファレンス用仮想ＧＮＤ線２４２をＧ
ＮＤに接続する。また、一方のブロック選択ワード線２
２１を“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを
“Ｈ”とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”
とする。ここで、第２のリファレンス用主ビット線２３
７から第２のリファレンス用仮想ＧＮＤ線２４２までの
電流径路は主ビット線２３７→ｍ３１→ｎ２０→ｍｒ２
０→ｎ２１→ｍ３２→第２のリファレンス用仮想ＧＮＤ
線２４２の単一径路に限定される。

【０１４６】このように、メモリセルｍ２０に至る電流
経路と、リファレンス用トランジスタｍｒ２０に至る電
流経路とを、互いに同一個数かつ同一形状に形成し、し
かも経過するブロック選択トランジスタの個数も一致し
ているので、メモリセル用電流経路とリファレンス用電
流経路の夫々に生じる抵抗値はほぼ完全に等しくなる。
したがって、これらの電流値を比較する際の精度を飛躍
的に高めることができる。

【０１４７】なお、上述のように、例として第２のメモ
リセル用主ビット線２２７および第２のリファレンス用
主ビット線２３７をセンス回路に接続し、第２のメモリ
セル用仮想ＧＮＤ線２３２および第２のリファレンス用
仮想ＧＮＤ線２４２をＧＮＤに接続する場合、他の主ビ
ット線２２６，２２８，２３６，２３８にプリチャージ
がかかることがある。この場合、例えばブロック選択ワ
ード線２２１およびｎ番目のセクションワード線ＳＷＬ
ｎを“Ｈ”にすると、ブロック選択ワード線２２１およ
びｎ番目のセクションワード線ＳＷＬｎからゲート入力
されたトランジスタは全てオンし、かかるトランジスタ
を経てプリチャージによる電流がｎ１０，ｎ２０に流れ
込むことがある。したしながら、これらの漏れ電流の経
路においても、メモリセルｍ２０に至る漏れ電流経路
と、リファレンス用トランジスタｍｒ２０に至る漏れ電
流経路とは、互いに同一個数かつ同一形状に形成され、
しかも経過するブロック選択トランジスタの個数も一致
し、故にメモリセル用電流経路とリファレンス用電流経
路の夫々に生じる抵抗値はほぼ完全に等しくなる。した
がって、センス回路からの電流と、プリチャージによる
電流の合計を考えても、リファレンスする際の精度を飛
躍的に高めることができる。

【０１４８】ここで、本実施例と第４の従来例とを比較
する。まず、図５３に示した第４の従来例のメモリセル
アレイ構成において、実際に主ビット線と仮想ＧＮＤ線
を選択して主ビット線をセンス回路に仮想ＧＮＤ線をＧ
ＮＤに接続する場合、例えば、主ビット線２０１をセン
ス回路に、仮想ＧＮＤ線２０２をＧＮＤに接続する。こ
こで、仮想ＧＮＤ線２０２に対して、図には示されてい
ない図中左方向からの電流の流れ込みを防止するため
に、一般には、仮想ＧＮＤ線２０２の左隣の仮想ＧＮＤ
線（図示せず）をＧＮＤに接続して、これにつながるロ
ーカルビット線をＧＮＤに接続する。つまり、隣り合う
仮想ＧＮＤ線と、その仮想ＧＮＤ線ににブロック選択ト
ランジスタを介して接続されるローカルビット線をＧＮ
Ｄに接続して、データの読み出しを行なうのが一般的で
ある。したがって、第４の従来例の主ビット線／仮想Ｇ
ＮＤ線の選択回路２５０は図５９のように構成されるの
が一般的である。図５９中のＤＬ０は選択回路２５０中
の１つのセンス回路に接続されるデータ線、ＤＬ１が選
択回路２５０中の他の１つのセンス回路に接続されるデ
ータ線、Ｂ０〜Ｂ６は主ビット線選択トランジスタのゲ
ート電極、Ｇ０〜Ｇ７は仮想ＧＮＤ線選択トランジスタ
のゲート電極を夫々示す。図５９中の各ゲート電極Ｂ０
〜Ｂ６，Ｇ０〜Ｇ７の入力信号の設定（ＨまたはＬ）を
図６０に示す。なお、図５９および図６０中のＳ０〜Ｓ
７は動作対象のブロック番号を示している。

【０１４９】これに対して、図５５に示した本実施例の
メモリセルアレイ構成の場合、１本の仮想ＧＮＤ線に、
ブロック選択トランジスタを介して２本のローカルビッ
ト線が接続される構成なので、第４の従来例のように、
２本の仮想ＧＮＤ線を選択する必要がない。したがっ
て、本実施例の場合の主ビット線／仮想ＧＮＤ線選択回
路２５０は、図６１に示すような構成となる。また、図
６１に記載した主ビット線選択トランジスタのゲート電
極Ｂ０〜Ｂ６および仮想ＧＮＤ線選択トランジスタのゲ
ート電極Ｇ０〜Ｇ７の入力信号の設定は図６２のように
なる。なお、図６１および図６２中のＳ０〜Ｓ７は動作
対象のブロック番号を示している。

【０１５０】図６０および図６２を比較すればわかるよ
うに、第４の従来例では、２本の仮想ＧＮＤ線とその両
隣の主ビット線を選択し、２本の仮想ＧＮＤ線に挟まれ
た主ビット線、および他の主ビット線、仮想ＧＮＤ線を
非選択にする必要があったのに対し、本実施例では、１
本の仮想ＧＮＤ線とその両隣の主ビット線を選択し、他
の主ビット線、仮想ＧＮＤ線を非選択にすればよく、こ
の主ビット線／仮想ＧＮＤ線のデコード方法が図６０に
示した第４の従来例と比べて単純であるため、デコード
回路の素子数を減らすことができる。したがって、チッ
プサイズを小さくすることが可能となり、大容量ＲＯＭ
を高歩留めで安価に製造できる。

【０１５１】また、メモリの高速動作のために、メモリ
セルアレイの主ビット線は、センス回路のセンスレベル
に近い電圧レベルにあらかじめ設定しておくのが一般的
である。ここで第４の従来例の場合、前述のように、Ｇ
ＮＤに接続される仮想ＧＮＤ線が、１本の主ビット線を
挟んだ構成となるので、この仮想ＧＮＤ線に、ブロック
選択トランジスタとメモリセルトランジスタを介して前
記主ビット線から電流が流れる場合が発生する。したが
って、読み出しを行なうメモリセルトランジスタがＯＮ
トランジスタの場合、センス回路に接続された２本の主
ビット線と、前記仮想ＧＮＤ線に挟まれた主ビット線の
３本の主ビット線から、ブロック選択トランジスタを介
して仮想ＧＮＤ線に接続された２本のローカルビット線
を介して２本の仮想ＧＮＤ線に電流が流れ込む。

【０１５２】これに対して、本実施例の場合、第４の従
来例のようなセンス回路に接続されていない主ビット線
からの電流経路が発生しないので、読み出しを行なうメ
モリセルトランジスタがＯＮトランジスタの場合、セン
ス回路に接続された２本の主ビット線から、ブロック選
択トランジスタを介して仮想ＧＮＤ線に接続された２本
のローカルビット線を介して１本の仮想ＧＮＤ線に電流
が流れ込むことになる。このように、本実施例では、主
ビット線から仮想ＧＮＤ線への電流の流れ込み経路が第
４の従来例と比較して少ないので、仮想ＧＮＤ線が、Ｇ
ＮＤの電位に達するまでの時間が従来より短縮され、高
速動作が可能となる。

【０１５３】ここで、ＧＮＤに接続される仮想ＧＮＤ線
が、従来２本であったのに対して、本実施例では、１本
となっているが、仮想ＧＮＤ線は、通常アルミ等の抵抗
値の十分低い材質で構成しているので、仮想ＧＮＤに接
続されるローカルビット線が同数であれば、動作時間に
は影響しない。

【０１５４】［変形例］（１）第５の実施例において、三値のメモリセルアレイ
をＮＯＲ型フラットセル方式で構成していたが、図３９
のようなＮＡＮＤ型方式のものであってもよい。なお、
図３９中の符号において第３の実施例と同様の機能を奏
する者については同一符号を付している。

【０１５５】（２）第９の実施例において、各アドレス
デコーダ内部の構成を第６の実施例と同様にしていた
が、第７の実施例と同様に構成してもよく、さらに第８
の実施例と同様に構成しても良い。

【０１５６】

【０１５７】

【発明の効果】本発明の請求項１、請求項２および請求
項３に係る半導体記憶装置によると、一部のワード線の
側部にサイドウォールを選択的に形成するだけで活性領
域幅を設定でき、これにより、第１類のメモリセルと第
２類のメモリセルの両チャネル抵抗値を互いに異なるよ
う設定できるので、容易な方法でチャネル抵抗値を正確
に設定できるという効果がある。

【０１５８】本発明請求項４によると、第１類のメモリ
セルと第２類のメモリセルの両チャネル抵抗値を互いに
異なるよう設定するに当たって、両活性領域の長さを互
いに異ならせるだけでよいため、両メモリセルのチャネ
ル抵抗値を正確に設定でき、読み出し時の誤動作を防止
できる。特に本発明の請求項５、請求項６および請求項
７に係る半導体記憶装置では、一部のワード線の側部に
サイドウォールを選択的に形成するだけで活性領域長を
設定しているので、容易な方法でチャネル抵抗値を正確
に設定できるという効果がある。

【０１５９】また、本発明請求項３および請求項７によ
ると、読み出し時に、外部のセンス回路でメモリセルを
流れる電流値を検出し、このときの活性領域のしきい値
およびチャネル抵抗値を判定する。そして、判定した活
性領域のしきい値およびチャネル抵抗値の組み合わせか
ら、対象となるメモリセルが第０類、第１類、第２類お
よび第３類のいずれのメモリセルであるかを判定する。
そうすると、メモリセルの記憶データを四値化でき、従
来例のような二値のメモリセルと同面積で従来例におけ
る二ビット分のデータ集積度を有せしめることができ、
面積効率をほぼ二倍に高めることができるという効果が
ある。

【０１６０】

【０１６１】本発明請求項８および請求項９に係る半導
体記憶装置によると、読み出し時に、外部のセンス回路
でメモリセルを流れる電流値を検出し、このときの活性
領域のしきい値を判定する。そして、判定した活性領域
のしきい値から、対象となるメモリセルが第０類、第１
類、第２類および第３類のいずれのメモリセルであるか
を判定する。そうすると、メモリセルの記憶データを四
値化でき、従来例のような二値のメモリセルと同面積で
従来例における二ビット分のデータ集積度を有せしめる
ことができ、面積効率をほぼ二倍に高めることができ
る。

【０１６２】

【０１６３】

【０１６４】

【０１６５】

【０１６６】

【０１６７】

【０１６８】本発明請求項１０、請求項１２、請求項１
４および請求項１６によると、記憶データが三値以上に
多値化されたメモリセルを容易に製造でき、データ集積
度が極めて高い半導体記憶装置を製造できるという効果
がある。

【０１６９】本発明請求項１１、請求項１３、請求項１
５および請求項１７によると、記憶データが四値化され
たメモリセルを容易に製造でき、データ集積度が極めて
高い半導体記憶装置を製造できるという効果がある。

【０１７０】本発明請求項１８によると、複数のリファ
レンス素子のうち個々のリファレンス素子を各メモリセ
ルトランジスタと同一のワード線に接続しているので、
各メモリセルトランジスタについて、主ビット線からの
電流経路の距離がほぼ同一のリファレンス素子が存在す
ることになり、互いに対応するメモリセルトランジスタ
とリファレンス素子の電流値（または電圧値）を比較す
ることで、電流経路の距離差に基づく電気的特性のばら
つきを吸収できるという効果がある。

【０１７１】本発明請求項１９によると、一のメモリセ
ル当たりのメモリセル用電流経路の個数を、一のリファ
レンス素子当たりのリファレンス用電流経路の個数より
大としているので、各メモリセルトランジスタに至る電
圧降下をリファレンス素子に至る電圧降下より低く抑え
ることができる。したがって、各メモリセルトランジス
タの端子電位を可及的に高く維持でき、隣合うメモリセ
ルトランジスタ等からの他の電流経路からの漏れ電流を
低減でき、電気的特性の精度を保ち得るという効果があ
る。

【０１７２】本発明請求項２０によると、一のメモリセ
ル当たりのメモリセル用電流経路の個数を、一のリファ
レンス素子当たりのリファレンス用電流経路の個数に等
しく設定し、各メモリセル用電流経路および各リファレ
ンス用電流経路に互いに同数のブロック選択トランジス
タを接続しているので、メモリセルと、該メモリセルに
対応するリファレンス素子に電流を流す際、電流経路に
生じる抵抗値は常に同値となり、したがって、両素子に
流れる電流値の差を可及的に縮小できる。したがって、
各メモリセルの種類判断精度を可及的に向上できるとい
う効果がある。

【０１７３】

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置を示す
平面図である。

【図２】図１のＡ−Ａ断面図である。

【図３】図１のＢ−Ｂ断面図である。

【図４】本発明の第１の実施例の半導体記憶装置におけ
る周辺回路を示すブロック図である。

【図５】本発明の第１の実施例の半導体記憶装置のメモ
リセルアレイを示す回路図である。

【図６】本発明の第１の実施例の半導体記憶装置の各メ
モリセルとオン電流値との関係を示す図である。

【図７】本発明の第１の実施例の半導体記憶装置の各部
における出力データを示す図である。

【図８】本発明の第１の実施例の半導体記憶装置の周辺
回路を示す平面図である。

【図９】図８のＣ−Ｃ断面図である。

【図１０】図８のＤ−Ｄ断面図である。

【図１１】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１２】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１３】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１４】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１５】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１６】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１７】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１８】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図１９】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図２０】本発明の第１の実施例の半導体記憶装置の製
造工程を示す図である。

【図２１】本発明の第２の実施例の半導体記憶装置を示
す断面図である。

【図２２】本発明の第２の実施例の半導体記憶装置の製
造工程を示す図である。

【図２３】本発明の第２の実施例の半導体記憶装置の製
造工程を示す図である。

【図２４】本発明の第２の実施例の半導体記憶装置の製
造工程を示す図である。

【図２５】本発明の第３の実施例の半導体記憶装置を示
す平面図である。

【図２６】図２５のＥ−Ｅ断面図である。

【図２７】図２５のＦ−Ｆ断面図である。

【図２８】本発明の第３の実施例の半導体記憶装置のメ
モリセルを示す回路図である。

【図２９】本発明の第４の実施例の半導体記憶装置を示
す断面図である。

【図３０】本発明の第５の実施例の半導体記憶装置を示
す図である。

【図３１】本発明の第５の実施例の半導体記憶装置の各
メモリセルとオン電流値との関係を示す図である。

【図３２】本発明の第５の実施例の半導体記憶装置にお
ける周辺回路を示すブロック図である。

【図３３】本発明の第５の実施例の半導体記憶装置の各
部における出力データを示す図である。

【図３４】本発明の第６の実施例の半導体記憶装置の概
略を示す回路図である。

【図３５】本発明の第７の実施例の半導体記憶装置の概
略を示す回路図である。

【図３６】本発明の第７の実施例の半導体記憶装置の各
部における波形を示す図である。

【図３７】本発明の第８の実施例の半導体記憶装置の一
部の概略を示すブロック図である。

【図３８】本発明の第９の実施例の半導体記憶装置の概
略を示す平面図である。

【図３９】本発明の変形例の半導体記憶装置を示す断面
図である。

【図４０】第１の従来例の半導体記憶装置を示す平面図
である。

【図４１】図４０のＧ−Ｇ断面図である。

【図４２】図４０のＨ−Ｈ断面図である。

【図４３】第２の従来例の半導体記憶装置を示す平面図
である。

【図４４】図４０のＩ−Ｉ断面図である。

【図４５】図４０のＪ−Ｊ断面図である。

【図４６】第３の従来例の半導体記憶装置の概略を示す
平面図である。

【図４７】第３の従来例の半導体記憶装置の周辺回路部
の概略を示す回路図である。

【図４８】第１の従来例および第２の従来例の半導体記
憶装置の各部における出力データを示す図である。

【図４９】本発明の第１０の実施例の半導体記憶装置の
概略を示す回路ブロック図である。

【図５０】本発明の第１０の実施例の半導体記憶装置の
メモリセルアレイを示す回路図である。

【図５１】本発明の第１０の実施例の半導体記憶装置の
リファレンス素子近傍を示す回路図である。

【図５２】第４の従来例のメモリセルアレイを示す概略
図である。

【図５３】第４の従来例のメモリセルアレイを示す回路
図である。

【図５４】第４の従来例の半導体記憶装置の概略を示す
回路ブロック図である。

【図５５】本発明の第１１の実施例の半導体記憶装置の
メモリセルアレイを示す回路図である。

【図５６】本発明の第１１の実施例の半導体記憶装置の
メモリセルアレイの配線形状を示すレイアウト構成図で
ある。

【図５７】本発明の第１１の実施例の半導体記憶装置の
リファレンス素子近傍を示す回路図である。

【図５８】本発明の第１１の実施例の半導体記憶装置の
リファレンス素子近傍の配線形状を示すレイアウト構成
図である。

【図５９】第４の従来例の半導体記憶装置の主ビット線
および仮想ＧＮＤ線の選択回路を示す図である。

【図６０】第４の従来例の半導体記憶装置の主ビット線
および仮想ＧＮＤ線の選択回路における各ゲート電極の
入力信号の設定を示す図である。

【図６１】本発明の第１１の実施例の半導体記憶装置の
主ビット線および仮想ＧＮＤ線の選択回路を示す図であ
る。

【図６２】本発明の第１１の実施例の半導体記憶装置の
主ビット線および仮想ＧＮＤ線の選択回路における各ゲ
ート電極の入力信号の設定を示す図である。

【符号の説明】

Ｍ０第０類のメモリセルＭ１第１類のメモリセルＭ２第２類のメモリセルＭ３第３類のメモリセル２１半導体基板２２ワード線２３ゲート絶縁膜２４活性領域２５，２６ビット線２７分離帯３２サイドウォール５１半導体基板５２ワード線５３ゲート絶縁膜５４活性領域５７分離帯６２サイドウォール７１半導体基板７２ワード線７３ゲート絶縁膜７４活性領域７５，７６ソースおよびドレイン８２サイドウォール９１半導体基板９２ワード線９３ゲート絶縁膜９４活性領域９５，９６ソースおよびドレイン１０１メモリセルアレイ１０２接続線１０４アドレスデコーダＦＦ０〜ＦＦｎフリップフロップ１０６シフトレジスタ１０７第１の母線１０８第２の母線１１１高速クロック発生回路１１３〜１１６アドレスデコーダ２１０メモリセルアレイ２１１主ビット線２１２仮想ＧＮＤ線２１３ローカルビット線２２０，２２１ブロック選択ワード線ＳＷＬ０〜ＳＷＬｎセクション選択ワード線ｍ２０メモリセルｍ２１，ｍ２２ブロック選択トランジスタ２２６〜２２８メモリセル用主ビット線２２９ローカルビット線２３０〜２３２メモリセル用仮想ＧＮＤ線ｍｒ２０リファレンス用トランジスタｍ３１，ｍ３２ブロック選択トランジスタ２３６〜２３８リファレンス用主ビット線２３９ローカルビット線２４０〜２４２リファレンス用仮想ＧＮＤ線

フロントページの続き (72)発明者澤田孝司大阪府吹田市江坂町１丁目12番38号江坂ソリトンビル株式会社メガチップス内 (56)参考文献特開平５−235308（ＪＰ，Ａ) 特開昭59−148360（ＪＰ，Ａ) 特開平６−112440（ＪＰ，Ａ) 特開平７−66302（ＪＰ，Ａ) 特開平６−181296（ＪＰ，Ａ) 特開平７−176635（ＪＰ，Ａ) 特開平２−65176（ＪＰ，Ａ) 特開平６−318683（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/115 G11C 16/04 G11C 17/12

Claims

(57)【特許請求の範囲】

【請求項１】ゲート、ゲート絶縁膜、活性領域、ソー
スおよびドレインを有する複数個のメモリセルが配列さ
れた半導体記憶装置であって、半導体基板と、該半導体基板の上層部の一部に前記ソースおよび前記ド
レインを形成するための複数の平行な帯状のビット線
と、前記半導体基板の上側で前記メモリセルごとに前記ゲー
トを形成するため前記ビット線に直交する方向に形成さ
れる複数の平行な帯状のワード線とを備え、前記ワード線の直下で前記ソースおよび前記ドレインに
挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの
活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側
面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向
両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォール
をマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に
挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項２】前記メモリセルは、前記活性領域のしき
い値が他のメモリセルと異なって設定された第０類のメ
モリセル、前記活性領域に第１の抵抗値を有せしめられ
た第１類のメモリセル、および前記活性領域に第２の抵
抗値を有せしめられた第２類のメモリセルのうちのいず
れかに設定され、前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の少なくとも片側に形成さ
れ、前記第０類のメモリセル、前記第１類のメモリセル、お
よび前記第２類のメモリセルが全体として１組となって
メモリセルとして用いられる、請求項１記載の半導体記
憶装置。
【請求項３】前記メモリセルは、前記活性領域のしき
い値が他のメモリセルと異なって設定された第０類のメ
モリセル、前記活性領域に第１の抵抗値を有せしめられ
た第１類のメモリセル、前記活性領域に第２の抵抗値を
有せしめられた第２類のメモリセル、および前記活性領
域に第３の抵抗値を有せしめられた第３類のメモリセル
のうちのいずれかに設定され、前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の片側のみに形成され、前記第３類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の両側に形成される、請求
項１記載の半導体記憶装置。
【請求項４】ゲート、ゲート絶縁膜、活性領域、ソー
スおよびドレインを有する複数個のメモリセルが配列さ
れた半導体記憶装置であって、前記メモリセルは、前記活性領域のしきい値が他のメモ
リセルと異なって設定された第０類のメモリセル、前記
活性領域に第１の抵抗値を有せしめられた第１類のメモ
リセル、および前記活性領域に第２の抵抗値を有せしめ
られた第２類のメモリセルのうちのいずれかに設定さ
れ、前記第０類のメモリセル、前記第１類のメモリセル、お
よび前記第２類のメモリセルが全体として１組となって
メモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメ
モリセルの活性領域長は互いに異なるよう設定される半
導体記憶装置。
【請求項５】半導体基板と、該半導体基板の上層部にメモリセルごとに形成されるソ
ースおよびドレインと、前記メモリセルごとに前記ソースおよび前記ドレインに
挟まれる活性領域と、少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、該ゲート絶縁膜の上面で前記活性領域の直上領域にゲー
トを形成するための複数の平行な帯状のワード線とを備
え、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側
面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向
両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前
記ドレインに挟まれる前記活性領域の長さが設定される
半導体記憶装置。
【請求項６】前記メモリセルは、前記活性領域のしき
い値が他のメモリセルと異なって設定された第０類のメ
モリセル、前記活性領域に第１の抵抗値を有せしめられ
た第１類のメモリセル、および前記活性領域に第２の抵
抗値を有せしめられた第２類のメモリセルのうちのいず
れかに設定され、前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の少なくとも片側に形成さ
れ、前記第０類のメモリセル、前記第１類のメモリセル、お
よび前記第２類のメモリセルが全体として１組となって
メモリセルとして用いられる、請求項５記載の半導体記
憶装置。
【請求項７】前記メモリセルは、前記活性領域のしき
い値が他のメモリセルと異なって設定された第０類のメ
モリセル、前記活性領域に第１の抵抗値を有せしめられ
た第１類のメモリセル、前記活性領域に第２の抵抗値を
有せしめられた第２類のメモリセル、および前記活性領
域に第３の抵抗値を有せしめられた第３類のメモリセル
のうちのいずれかに設定され、前記第１類のメモリセルに対応する前記ワード線の幅方
向側面は前記サイドウォールが省略され、前記第２類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の片側のみに形成され、前記第３類のメモリセルの前記サイドウォールは対応す
る前記ワード線の幅方向側面の両側に形成される、請求
項５記載の半導体記憶装置。
【請求項８】半導体基板と、該半導体基板の上層部にメモリセルごとに形成されるソ
ースおよびドレインと、前記メモリセルごとに前記ソースおよび前記ドレインに
挟まれる活性領域と、少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、該ゲート絶縁膜の上面で前記活性領域の直上領域にゲー
トを形成するための複数の平行な帯状のワード線とを備
え、前記メモリセルは、前記活性領域に第０のしきい値特性
を有せしめられた第０類のメモリセル、前記活性領域に
第１のしきい値特性を有せしめられた第１類のメモリセ
ル、前記活性領域に第２のしきい値特性を有せしめられ
た第２類のメモリセル、および前記活性領域に第３のし
きい値特性を有せしめられた第３類のメモリセルのうち
のいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの
活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウ
ォールが形成され、前記分離帯は、ワード線および前記サイドウォールをマ
スクとしてアイソレーション注入されて形成される半導
体記憶装置。
【請求項９】ゲート、ゲート絶縁膜、活性領域、ソー
スおよびドレインを有する複数個のメモリセルが配列さ
れた半導体記憶装置であって、半導体基板と、該半導体基板の上層部の一部に前記ソースおよび前記ド
レインを形成するための複数の平行な帯状のビット線
と、前記半導体基板の上側で前記メモリセルごとに前記ゲー
トを形成するため前記ビット線に直交する方向に形成さ
れる複数の平行な帯状のワード線とを備え、前記ワード線の直下で前記ソースおよび前記ドレインに
挟まれる領域に活性領域が形成され、前記メモリセルは、前記活性領域に第０のしきい値特性
を有せしめられた第０類のメモリセル、前記活性領域に
第１のしきい値特性を有せしめられた第１類のメモリセ
ル、前記活性領域に第２のしきい値特性を有せしめられ
た第２類のメモリセル、および前記活性領域に第３のし
きい値特性を有せしめられた第３類のメモリセルのうち
のいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの
活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウ
ォールが形成され、前記分離帯は、ワード線および前記サイドウォールをマ
スクとしてアイソレーション注入されて形成される半導
体記憶装置。
【請求項１０】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域の特性の違
いにより少なくとも第０類乃至第２類の三種類のメモリ
セルを配列する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、半導体基板の上層部の一部にメモリセルごとに前記ソー
スおよび前記ドレインを形成するための複数の平行な帯
状のビット線を形成する工程と、前記ゲート絶縁膜の上面に前記メモリセルごとに前記ゲ
ートを形成するための複数の平行な帯状のワード線を前
記ビット線に直交する方向に選択的に形成する工程と、複数の前記ワード線のうち前記第２類のメモリセルのワ
ード線の幅方向側面の少なくとも片側に選択的にサイド
ウォールを形成する工程と、前記ワード線および前記サイドウォールをマスクとして
前記半導体基板のセル分離領域にアイソレーション注入
を行う工程と、複数の前記メモリセルのうち第０類のメモリセルのみの
半導体基板にプログラム注入して前記活性領域のしきい
値を他のメモリセルと異なる値に設定する工程とを備え
る半導体記憶装置の製造方法。
【請求項１１】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域の特性の違
いにより第０類乃至第３類の四種類のメモリセルを配列
する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、半導体基板の上層部の一部にメモリセルごとに前記ソー
スおよび前記ドレインを形成するための複数の平行な帯
状のビット線を形成する工程と、前記ゲート絶縁膜の上面に前記メモリセルごとに前記ゲ
ートを形成するための複数の平行な帯状のワード線を前
記ビット線に直交する方向に選択的に形成する工程と、複数の前記ワード線のうち前記第３類のメモリセルのワ
ード線の幅方向側面の両側に選択的にサイドウォールを
形成し、かつ前記第２類のメモリセルのワード線の幅方
向側面の片側のみに選択的にサイドウォールを形成する
工程と、前記ワード線および前記サイドウォールをマスクとして
前記半導体基板のセル分離領域にアイソレーション注入
を行う工程と、複数の前記メモリセルのうち第０類のメモリセルのみの
半導体基板にプログラム注入して前記活性領域のしきい
値を他のメモリセルと異なる値に設定する工程とを備え
る半導体記憶装置の製造方法。
【請求項１２】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域のしきい値
特性の違いにより少なくとも第０類乃至第２類の三種類
のメモリセルを配列する半導体記憶装置の製造方法であ
って、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、半導体基板の上層部の一部にメモリセルごとに選択的に
前記ソースおよび前記ドレインを形成する工程と、前記ゲート絶縁膜の上面で前記ソースおよび前記ドレイ
ンに挟まれる前記活性領域の直上領域にゲートを形成す
るための複数の平行な帯状のワード線を形成する工程
と、前記ワード線をマスクとして前記半導体基板のセル分離
領域にアイソレーション注入を行う工程と、少なくとも一部のメモリセルの前記半導体基板にプログ
ラム注入して前記各活性領域のしきい値特性を設定する
工程とを備え、該しきい値特性を設定する工程は、前記第２類のメモリセルをマスクして前記第０類のメモ
リセルおよび前記第１類のメモリセルの前記各半導体基
板にプログラム注入する工程と、前記第１類のメモリセルおよび前記第２類のメモリセル
をマスクして前記第０類のメモリセルの前記半導体基板
にさらにプログラム注入する工程とを備える半導体記憶
装置の製造方法。
【請求項１３】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域のしきい値
特性の違いにより第０類乃至第３類の四種類のメモリセ
ルを配列する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、半導体基板の上層部の一部にメモリセルごとに選択的に
前記ソースおよび前記ドレインを形成する工程と、前記ゲート絶縁膜の上面で前記ソースおよび前記ドレイ
ンに挟まれる前記活性領域の直上領域にゲートを形成す
るための複数の平行な帯状のワード線を形成する工程
と、前記ワード線をマスクとして前記半導体基板のセル分離
領域にアイソレーション注入を行う工程と、少なくとも一部のメモリセルの前記半導体基板にプログ
ラム注入して前記各活性領域のしきい値特性を設定する
工程とを備え、該しきい値特性を設定する工程は、前記第３類のメモリセルをマスクして前記第０類のメモ
リセル、前記第１類のメモリセルおよび前記第２類のメ
モリセルのみの前記各半導体基板にプログラム注入する
工程と、前記第２類のメモリセルおよび前記第３類のメモリセル
をマスクして前記第０類のメモリセルおよび前記第１類
のメモリセルのみの前記各半導体基板にさらにプログラ
ム注入する工程と、前記第１類のメモリセル、前記第２類のメモリセルおよ
び前記第３類のメモリセルをマスクして前記第０類のメ
モリセルのみの前記半導体基板にさらにプログラム注入
する工程とを備える半導体記憶装置の製造方法。
【請求項１４】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域の特性の違
いにより少なくとも第０類乃至第２類の三種類のメモリ
セルを配列する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上面にメモリセルごとにゲートを形
成するための複数の平行な帯状のワード線を形成する工
程と、複数の前記ワード線のうち前記第２類のメモリセルのワ
ード線の幅方向側面の少なくとも片側に選択的にサイド
ウォールを形成する工程と、前記ワード線および前記サイドウォールをマスクとして
前記半導体基板の上層部の一部に不純物拡散を行いメモ
リセルごとにソースおよびドレインを形成する工程と、複数の前記メモリセルのうち第０類のメモリセルのみの
半導体基板にプログラム注入して前記活性領域のしきい
値を他のメモリセルと異なる値に設定する工程とを備え
る半導体記憶装置の製造方法。
【請求項１５】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域の特性の違
いにより第０類乃至第３類の四種類のメモリセルを配列
する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上面にメモリセルごとにゲートを形
成するための複数の平行な帯状のワード線を形成する工
程と、複数の前記ワード線のうち前記第３類のメモリセルのワ
ード線の幅方向側面の両側に選択的にサイドウォールを
形成し、かつ前記第２類のメモリセルのワード線の幅方
向側面の片側のみに選択的にサイドウォールを形成する
工程と、前記ワード線および前記サイドウォールをマスクとして
前記半導体基板の上層部の一部に不純物拡散を行いメモ
リセルごとにソースおよびドレインを形成する工程と、複数の前記メモリセルのうち第０類のメモリセルのみの
半導体基板にプログラム注入して前記活性領域のしきい
値を他のメモリセルと異なる値に設定する工程とを備え
る半導体記憶装置の製造方法。
【請求項１６】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域のしきい値
特性の違いにより少なくとも第０類乃至第２類の三種類
のメモリセルを配列する半導体記憶装置の製造方法であ
って、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上面にメモリセルごとにゲートを形
成するための複数の平行な帯状のワード線を形成する工
程と、前記ワード線をマスクとして前記半導体基板の上層部の
一部に不純物拡散を行いメモリセルごとにソースおよび
ドレインを形成する工程と、少なくとも一部のメモリセルの前記半導体基板にプログ
ラム注入して前記各活性領域のしきい値特性を設定する
工程とを備え、該しきい値特性を設定する工程は、前記第２類のメモリセルをマスクして前記第０類のメモ
リセルおよび前記第１類のメモリセルの前記各半導体基
板にプログラム注入する工程と、前記第１類のメモリセルおよび前記第２類のメモリセル
をマスクして前記第０類のメモリセルの前記半導体基板
にさらにプログラム注入する工程とを備える半導体記憶
装置の製造方法。
【請求項１７】ゲート、ゲート絶縁膜、活性領域、ソ
ースおよびドレインを有しかつ前記活性領域のしきい値
特性の違いにより第０類乃至第３類の四種類のメモリセ
ルを配列する半導体記憶装置の製造方法であって、半導体基板の上面の少なくとも一部に前記ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上面にメモリセルごとにゲートを形
成するための複数の平行な帯状のワード線を形成する工
程と、前記ワード線をマスクとして前記半導体基板の上層部の
一部に不純物拡散を行いメモリセルごとにソースおよび
ドレインを形成する工程と、少なくとも一部のメモリセルの前記半導体基板にプログ
ラム注入して前記各活性領域のしきい値特性を設定する
工程とを備え、該しきい値特性を設定する工程は、前記第３類のメモリセルをマスクして前記第０類のメモ
リセル、前記第１類のメモリセルおよび前記第２類のメ
モリセルのみの前記各半導体基板にプログラム注入する
工程と、前記第２類のメモリセルおよび前記第３類のメモリセル
をマスクして前記第０類のメモリセルおよび前記第１類
のメモリセルのみの前記各半導体基板にさらにプログラ
ム注入する工程と、前記第１類のメモリセル、前記第２類のメモリセルおよ
び前記第３類のメモリセルをマスクして前記第０類のメ
モリセルのみの前記半導体基板にさらにプログラム注入
する工程とを備える半導体記憶装置の製造方法。
【請求項１８】前記各メモリセルに接続される前記ワ
ード線ごとに設けられ前記各メモリセルの種類を判断す
るための基準値を設定するリファレンス素子と、該リファレンス素子および前記各メモリセルの電流また
は電圧を比較する比較回路とをさらに備える、請求項
１、請求項５、請求項８または請求項９記載の半導体記
憶装置。
【請求項１９】前記ビット線に電流を供給する主ビッ
ト線が設けられ、該主ビット線から前記ビット線を通じて各メモリセルま
で電流を供給する複数のメモリセル用電流経路が形成さ
れ、前記ワード線ごとに設けられた複数個の前記リファレン
ス素子に接続されるリファレンス用ビット線が形成さ
れ、前記主ビット線から前記リファレンス用ビット線を通じ
て各メモリセルまで電流を供給するリファレンス用電流
経路が形成され、一の前記メモリセル当たりの前記メモリセル用電流経路
の個数は、一の前記リファレンス素子当たりの前記リフ
ァレンス用電流経路の個数より大とされる、請求項１８
記載の半導体記憶装置。
【請求項２０】前記ビット線に電流を供給する主ビッ
ト線が設けられ、該主ビット線から前記ビット線を通じて各メモリセルま
で電流を供給するメモリセル用電流経路が形成され、前記ワード線ごとに設けられた複数個の前記リファレン
ス素子に接続されるリファレンス用ビット線が形成さ
れ、前記主ビット線から前記リファレンス用ビット線を通じ
て各メモリセルまで電流を供給するリファレンス用電流
経路が形成され、一の前記メモリセル当たりの前記メモリセル用電流経路
と、一の前記リファレンス素子当たりの前記リファレン
ス用電流経路とは、互いに同一個数かつ同一形状に形成
され、前記メモリセル用各電流経路には前記メモリセルのいず
れかのブロックを選択するメモリセル用ブロック選択ト
ランジスタが接続され、前記各リファレンス用電流経路には前記リファレンス素
子のいずれかのブロックを選択するリファレンス用ブロ
ック選択トランジスタが接続され、前記各電流経路当たりのブロック選択トランジスタの個
数は互いに同数に設定される、請求項１８記載の半導体
記憶装置。