JPH0276259A - マスクｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、消費電力が少ない
高速高密度マスクＲＯＭ　（Ｒｅａｄ　ＯｎｌｙＭｅｍ
ｏｒｙ）に関するものである。

〔従来技術〕

従来、マスクＲＯＭで使われるメモリセルは１個のトラ
ンジスタで構成され、各メモリセルに製造工程で記憶情
報を書込む。例えばメモリセルを構成するトランジスタ
のドレインを、コンタクトを介して、ビット線に接続す
るかしないかを情報のｒＯＪ　、ｒｌＪに対応させる。

標準的なマスクＲＯＭは、第３図に示すように、マトリ
ックス上に配置されたＭＸＮ個のセルトランジスタＴａ
ｎ（ｍ、ｎ、Ｎ、Ｍは整数であり、１≦ｍ≦Ｍ、１≦ｎ
≦Ｎである）、ワード線選択回路１、ビット線選択回路
（第３図ではトランスファゲートを使用している）２．
プリチャージ回路３、出力回路４から構成される。セル
トランジスタＴｍｎのゲートは、ワード線ＷＬｍ（ｍ＝
１゜２．３．・＝・ｍ−１，ｍ）に接続され、ソースは
、接地線ＳＬに接続され、ドレインは、記憶情報が［）
Ｊであればビット線ＢＬｎ　（ｎ＝１．２゜３、・・・
ｎ−１，ｎ）に接続される。なお、第３図において、Ｖ
ｃｃはチップ内の電源電圧（例えば、回路の動作電圧５
ボルト）、Φｐはクロック、ＣＤＬは共通データ線（コ
モンデータ線）、ＳＬは接地線である。

次に、第３図に示すマスクＲＯＭの読出し動作を説明す
る。あらかじめ待機時に、全ビット線ＢＬ１〜ＢＬｎお
よび共通データ線ＣＤＬがプリチャージ回路３によりハ
イレベル（Ｈ）に充電される。次にアドレス信号により
指定されたセルトランジスタＴ　ｍ　ｎが指定される。

例えば、セルトランジスタＴ。が指定されると、このセ
ルトランジスタＴ。に接続されるワード線ＷＬ２をハイ
レベル（Ｈ）にし１．ビット線選択回路２ｔｉ−介して
ビット線ＢＬ、と共通データ線ＣＤＬが選択され、セル
トランジスタＴ２□のドレインがビット線ＢＬ。

に接続されていれば、ビット線ＢＬ、および共通データ
線ＣＤＬの電荷は引抜かれロウレベル（Ｌ）になる。ま
た、ドレインがビット線ＢＬ、に接続されていなければ
、ビット線ＢＬ、および共通データ線ＣＤＬはハイレベ
ル（Ｈ）のまま保たれる。

出力回路４では、前記ビット線ＢＬ、および共通データ
線ＣＤＬのレベルから記憶情報を検出して外部へ読出す
。

〔発明が解決しようとする課題〕

しかしながら、従来のマスクＲＯＭでは、前記の様な読
出し動作のため、本来動作させたいのはセルトランジス
タＴ２２のみであるにもかかわらず、選択されたワード
線ＷＬ、に接続された全てのセルトランジスタＴ１２〜
Ｔｍ、が導通状態となる。従がって、それらのセルトラ
ンジスタＴ１□〜Ｔ１１．の内、記憶情報が「０」のセ
ルトランジスタを介して、複数のビット線から電荷が引
抜かれ、以下のような問題点が生じる。

（１）、不必要な電力を消費する。

（２）０通常ビット線ＢＬｎは、アルミニウムで形成さ
れ、セルトランジスタＴ＋＋＋ｎのゲート電極はポリシ
リコンで形成される。接地線ＳＬは拡散層を使って形成
される。これらの材料の内、拡散層のシート抵抗は、ア
ルミニウムの１００〜１０００倍大きい、このため接地
線が長くなると抵抗が増し放電時間が増大する。これは
アクセス時間の増大を招く、この問題を解決するために
は、第４図に示すようにセルアレイ（ビット線）を適当
に組分け（ブロック化）し、各ブロックの境界領域でア
ルミニウムの補強用接地線５に接続して配線抵抗を減ら
せばよい。

しかし、補強用接地線５を付加するとマスクＲＯＭの面
積が増大する。

（３）、共通ワード線ＷＬｍがハイレベル（Ｈ）になっ
てビット線ＢＬｎのレベルが降下する際に、第５図に示
すように、セルトランジスタＴｍｎのゲート電極１１と
ドレイン半導体領域１２間の容量結合Ｃ０によりワード
線の立上がりが妨害され、アクセス時間が増大する。第
５図において、１０はシリコン（Ｓｉ）基板、１３はソ
ース半導体領域、１４は層間絶縁膜、１５はゲート絶縁
膜である。すなわち、第５図かられかるように、ソース
領域、ドレイン半導体領域１２を形成するＮ°拡散層は
、ゲート絶縁膜１５を挟んでゲート電極１１と重なる部
分がある。このためゲート電極１１とソース半導体領域
１３、ゲート電極１１とドレイン半導体領域１２は、容
量Ｃ０で結合されていることになる。

従がって、ゲート電圧が立上って、ハイレベルに設定さ
れていたドレイン電圧が降下すると、容量Ｃ０を介して
ドレイン電圧の変化がゲート電極１１に重畳されゲート
電圧の立上りが妨害される。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、消費電力の少ない高速高密度マスクＲ
ＯＭを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕 前記目的を達成するために１本発明は、ビット線とワー
ド線との交差部にメモリセルが配置され、前記ビット線
がビット線選択回路を介して共通データ線に接続された
マスクＲＯＭにおいて、前記共通データ線の負荷容量を
選択されるビット線の負荷容量に比べて大きくする手段
と、データ読出動作時は、共通データ線を充電し、この
共通データ線を介して選択されたビット線のみを充電す
る手段を設けたことを最も主要な特徴とする。

〔作用〕

前述の手段によれば、本発明は、共通データ線の負荷容
量を選択されるビット線の負荷容量に比べて大きくする
手段と、データ読出動作時は、共通データ線を充電し、
この共通データ線を介して選択されたビット線のみを充
電する手段を設けたことにより、データ読出動作時は、
非選択ビットを動作させず、不要な電流を流さないので
、消費電力の少ない高速高密度マスクＲＯＭを提供する
ことができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。

第１図は、本発明のマスクＲＯＭの一実施例の概略構成
を示すブロック回路図である０、本実施例のマスクＲＯ
Ｍは、第１図に示すように、第３図に示す従来のマスク
ＲＯＭと構成の点において、以下に示す２点が相違して
いる。

（１）、ダミーセルトランジスタ２０Ａ、ダミービット
線２０Ｂ、ダミービット線プリチャージ回路２０Ｃ、ダ
ミービット線用選択回路２０Ｄからなるダミー回路２０
を付加している（第１図）、このダミー回路２０の各部
は、それぞれ第３図に示すセルトランジスタＴ　ｍ　ｎ
、ビット線ＢＬｎ、ビット線チャージ用のプリチャージ
回路３、ビット線選択回路２と同一のものである。また
、ダミーセルトランジスタ２ＯＡの記憶情報は「１」と
する。

（２）、第３図のビット線に対するプリチャージ回路３
を取り除き、リセット回路２１を付加している（第１図
）。

このリセット回路２１を付加した本実施例のマスクＲＯ
Ｍの動作を説明する。

第１図において、待機時にダミービット線２０Ｂ、とデ
ータ線ＷＬ１〜ＷＬｍのみを充電し、全てのビット線Ｂ
Ｌｉ〜ＢＬｎをリセット回路２１によりロウレベル（Ｌ
）に設定する。このリセット回路２１は、レベルをロウ
レベル（Ｌ）に設定することが異っているのみで、機能
としてはプリチャージ回路３と同等である。読み出し動
作時には、ワード線ＷＬ、が立上り、セルトランジスタ
Ｔ２□の記憶情報がｒＯＪなら、ビット線ＢＬ□を介し
てダミービット線２０Ｂおよび共通データ線ＣＤＬに蓄
積されていた電荷は放電され、記憶情報「１」なら放電
されずに保たれる（第２図参照、第２図は共通データ線
ＣＤＬおよびダミービット線２０Ｂの読出し動作時の電
圧特性図である）。

出力回路４では、前記ダミービット線２０Ｂおよび共通
データ線ＣＤＬのレベルから記憶情報を検出して外部へ
読出す。

次に、本実施例のマスクＲＯＭの作用効果について述べ
る。

（１）、セル部で消費される電力は、ダミービット線２
０Ｂ、共通データ線ＣＤＬに充電されていた電荷の放電
によるもののみであり、従来のマスクＲＯＭに比べ大幅
に減小する。

（２）、放電電流が少ないため、接地線ＳＬの抵抗が高
くても従来のマスクＲＯＭのような大幅な遅延時間の増
大はない。従って１ブロツク内のセル数を多くでき、補
強用接地線５の部分を減らせることから面積の増大が抑
えられる。

Ｎ　、ｔ　ｉｆ、マスクＲＯＭにおいて、最悪条件とし
て、全てのセルトランジスタＴ１□〜Ｔ　ｍ　ｎの記録
情報が「Ｏ」の場合を考えると、接地線ＳＬでの遅延時
間の比は、近似的に式（１）で表せる。

遅延時間（従来のマスクＲＯＭの遅延時間）＝２／（ｎ
／２＋１）・・・・・（１）ここで　ｎ：１ブロツクの
セル数 例えば、１ブロツクのセル数を１６個とすると、前記式
（１）から、本実施例のマスクＲＯＭを使用することに
より、接地線ＳＬでの遅延時間を８０％削減できること
がわがる。言い換えれば、同一の遅延時間を達成するた
めに必要な補強部の数は、従来のマスクＲＯＭに比べ１
／４がら１１５で済む、これにより補強接地線５の部分
を含めたセルアレイの面積は、１０〜２０％削減できる
と考えられる。

（３）、動作するビット線ＢＬｎの数が減ることから、
容量結合によりワード線ＷＬｍの立上りが妨害される効
果は無視できる。

（４）、同一のブロックに、選択されているセルトラン
ジスタＴｍｎ以外にも記憶情報ｒＯＪのものがあれば、
接地＠ＳＬに流れ込んだ電流がそれらのセルトランジス
タＴｍｎを介して非選択ビット線にも流れ込む、これは
接地線ＳＬを接地電位に抑えるための補助をすることに
なり、接地線ＳＬの抵抗による遅延時間が削減される。

なお１本実施例のマスクＲＯＭにおいて、ダミービット
線２０Ｂを設けなくても原理的には、同様の動作が行な
える。しかし、ビットｉｌｌ　Ｂ　Ｌ　ｎの奇生容量が
共通データ線ＣＤＬの奇生容量に比べて大きいと１両者
が接続されて電荷が再配分された時に共通データ線のレ
ベルが大幅に下がってしまい、出力回路４でのレベルの
検出がきわめて困戴になる。従って待機時に、再配分が
起ってもハイレベル（Ｈ）を維持できるだけの電荷を蓄
積しなければならない、この電荷を確保するために設け
たのがダミービット線２０Ｂである。

この様にダミービット線２０Ｂという形式を使った理由
を次に示す。

（１）、セルトランジスタやビット線選択回路２のよう
に、同一のレイアウトを繰り返して並べる場合、隣接し
た回路ブロック同志でレイアウトの一部、例えば配線を
共用することが多い、このため容量を付加する場合もな
るべく隣接する回路と共通のレイアウトを使った方が無
駄がなく小さな面積で済むことが多い、第１１図におい
て、回路動作上必要のないダミービット線用選択回路２
０Ｄをわざわざ設けているのもこのためである。

（２）、ビット線の奇生容量と同程度の容量を確保でき
るから再配分された後のレベル（ハイレベル）を設計時
に見積り易い、これは出力回路４の検出部の設計を容易
にする。

次に、本実施例についての補足事項を示す。

（１）、リセット回路２１としては、ゲート電極１１に
リセット信号を印加した記憶情報ｒＯ」のセルトランジ
スタＴｍｎを使えばよい。

（２）、リセット信号、プリチャージ信号として同一の
信号が使える。

（３）、先に述べたように、ダミービット線用選択回路
は、レイアウト上の利点がなければ付加する必要はない
。

（４）、ダミービット線用選択回路２０Ｄがなければ、
ダミープリチャージ回路２０Ｇもいらない。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、前記実施例は、本発明を並列型（横型）マスク
ＲＯＭのメモリマトリックスと周辺選択回路方式に適用
した例で説明したが、本発明は、直列型（縦型）マスク
ＲＯＭのメモリマトリックスと周辺選択回路方式にも適
用できることは勿論である。

〔発明の効果〕

以上、説明したように、本発明によれば、非選択ビット
線を動作させず、このため不必要な電流を流さない、こ
れにより、■消費電力が少ない。

■少ない面積増で接地線での遅延時間を削減でき高速化
できる。■ビット線とワードａｍの容量結合により、ワ
ード線の立上りが妨害されることなく高速化できる。

【図面の簡単な説明】

第１図は、本発明のマスクＲＯＭの一実施例の概略構成
を示すブロック回路図、 第２図は、共通データ線およびダミービット線の読み出
し動作時の電圧特性図。 第３図乃至第５図は、従来のマスクＲＯＭの問題点を説
明するための図である。 図中、１・・・ワード線選択回路、２・・・ビット＃ｌ
！！択回路、３・・・プリチャージ回路、４・・・出力
回路、２０・・・ダミー回路、２０Ａ・・・ダミーセル
トランジスタ、２０Ｂ・・・ダミービット線、２０Ｃ・
・・ダミービット線プリチャージ回路、２０Ｄ・・・ダ
ビット線用選択回路、２１・・・リセット回路、Ｔ　ｍ
　ｎ・・・セルトランジスタ、ＷＬｍ・・・ワード線、
ＢＬｎ・・・ビット線、　Ｖｃｃ・・・チップ内の電源
電圧、Φρ、Φｒ・・・クロック、ＣＤＬ・・・共通デ
ータ線、ＳＬ・・・接地線。

Claims (1)

【特許請求の範囲】
1. １、ビット線とワード線との交差部にメモリセルが配置
   され、前記ビット線がビット線選択回路を介して共通デ
   ータ線に接続されたマスクＲＯＭにおいて、前記共通デ
   ータ線の負荷容量を選択されるビット線の負荷容量に比
   べて大きくする手段と、データ読出動作時は、共通デー
   タ線を充電し、この共通データ線を介して選択されたビ
   ット線のみを充電する手段を設けたことを特徴とするマ
   スクＲＯＭ。