CN110136758B - 写入辅助 - Google Patents

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Abstract

本发明涉及写入辅助，其中，一种电路包括具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核包括具有连接至该存储器单元的连接件的一金属化层，该金属化层没有存储器单元。数字线连接至该存储器阵列的一列的该位线。一写入驱动器连接至该数字线。一写入辅助电路连接至该写入驱动器。该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压。位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。

Description

写入辅助
技术领域
本申请涉及半导体结构，更具体而言，涉及具有写入辅助(write assist)结构的存储器单元及使用方法。
背景技术
随机存取存储器(RAM)可以是静态的或动态的。静态随机存取存储器(SRAM)是一种用于许多集成电路应用的半导体存储器类型，它使用双稳定锁存电路来存储每个位(bit)。SRAM由于其高速、低功耗以及简单的操作而成为一种理想的存储器类型。静态一词将其与动态随机存取存储器(DRAM)进行区分，DRAM必须定期刷新。与DRAM不同，SRAM则不需要定期刷新来保存所存储的数据。
一典型的SRAM单元包括一对交叉耦合的反相器，其保持一期望的数据位值(即，1或0)以及该值的互补码。一SRAM单元包括三种不同的状态：待机、读取、和写入。为了使SRAM在读取模式和写入模式下工作，其应该分别具有“可读取性”和“写入稳定性”。一SRAM的可读取性是在为信号开发分配的一指定时间内，将一所需的信号幅值(signal magnitude)驱动到位线上的能力，并且是该单元的读取电流的一函数(function)。通常，写入操作限制一SRAM种的周期时间。一传统的写入驱动器可以具有用于放电该位线(BL)的一晶体管堆栈的写入辅助。在BL到写入驱动器的路径中的晶体管的数量越多，则在写入操作期间BL的下拉将越慢。而随着每个位线的单元的数量的增加，与该位线相关联的RC时间常数进一步加剧了这个问题。
在SRAM中，可能需要写入辅助来提高在低电压下一存储器单元执行写入的能力。然而，在较高电压(>0.9v)下启动写入辅助可能存在可靠性的问题，因此，通常仅在较低电压(<0.7)下启用写入辅助。传统的写入辅助可影响循环时间，即使是由于其添加到写入驱动器下拉堆栈的附加晶体管设备而不予启用时。此外，传统写入辅助与电流电路设计紧密集成在一起，使得即使其不用于写入操作，改变也可能导致一区域的损失。也就是说，必须对电路设计进行广泛的修改，以去除写入辅助和保存区域。因此，仍然需要一写入辅助电路，以作为一额外的逻辑区块被添加到已存在的设计中，而不会中断电路。
发明内容
本文的装置及方法提供与电荷泵集成的一混合堆栈写入驱动器。于该混合堆栈写入驱动器中，该位线主要由一二堆栈装置被拉至接地。对于写入辅助，存在一交替的三堆栈路径。这提高了位线的下拉时间，并获得了高性能。
根据本文的一示例性电路，该电路可以包括具有一存储器这列的一内核(core)。该存储器阵列包括存储器单元和位线，并呈多列(column)排列。该内核包括具有连接至该存储阵列的连接件的一金属化层，该存储器阵列没有存储器单元。数字线连接至该存储器阵列的一列的位线。该数字线通过列多路复用NMOS晶体管连接至该位线。一写入驱动器连接至该数字线。一写入辅助电路连接至该写入驱动器，该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压。位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。
根据本文的装置，一种装置包括具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核包括具有连接至该存储器阵列的连接件的一金属化层，该金属化层没有存储器单元。数字线连接至该存储器阵列的一列的位线。该数字线通过列多路复用NMOS晶体管连接至该位线。一写入驱动器从一第一数字线和一第二数字线连接至该存储器阵列的各该存储器单元。该写入驱动器具有从该第一数字线连接至接地的一第一晶体管和从该第二数字线连接至接地的一第二晶体管。一写入辅助电路通过位于该内核的该金属化层中的一线桥连接至该写入驱动器。该写入辅助电路包括连接至该第一数字线的一第一预充电晶体管，连接至该第二数字线的一第二预充电晶体管，连接至该第一数字线的一第一升压信号，和连接至该第二数字线的一第二升压信号。该第一预充电晶体管在写入操作之前保持该第一数字线上的一第一电压，该第二预充电晶体管在写入操作之前保持该第二数字线上的一第二电压。该第一升压信号在写入操作期间向该第一数字线提供一第一升压电压，该第二升压信号在写入操作期间向该第二数字线提供一第二升压电压。
根据本文的一些方法，提供具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核还包括具有连接至该存储器单元的连接件的一金属化层，但该金属化层不具有存储器单元。使用数字线连接至该存储器阵列的一列的该位线以将一写入驱动器连接至该存储器阵列。使用位于该内核的一金属化层中的一线桥以将一写入辅助电路连接至该写入驱动器。
附图说明
通过以下参照附图的详细描述，可以更好地理解本文中的装置和方法，附图不一定按照比例绘制，且其中
图1是示出一集成电路芯片上的一示例性存储器的一示意图；
图2A显示了一传统集成电路芯片的一组件布局；
图2B为根据本文的装置及方法所示的一集成电路芯片的一组件布局；
图3为根据本文的装置及方法所示的一写入辅助电路的一示意图；
图4为根据本文的装置及方法所示的一写入辅助电路的一示意图；
图5为根据的装置及方法所示的一写入辅助电路的一示意图；
图6为根据本文的装置及方法所示的一写入辅助电路的一示意图；
图7为根据本文的装置及方法所示的一时序图；以及
图8为说明本文的装置及方法的一流程图。
主要附图标记说明
150 存储器阵列
111-11m 存储器库
121-12n 字线
131-13o 存储器单元
141-14o 位线
151-15p 数据位列
161-16p 多路复用器
171-17p 单数据位
202 控制区域
205 内核
208 列电路
211 字线驱动电路
214 写入辅助
217 线桥
303 写入驱动器
306 写入辅助电路
309 第一晶体管
310 第二晶体管
313 第一或非门(NOR)
314 第二或非门(NOR)
317 晶体管
318 晶体管
321 晶体管
322 晶体管
325 第一或门(OR)
326 第二或门(OR)
330 电容器
331 电容器
334 PMOS晶体管
335 PMOS晶体管
338 PMOS晶体管
339 PMOS晶体管
342 通道晶体管(pass transistor)
343 通道晶体管
346 通道晶体管
347 通道晶体管
404 写入辅助电路
407 PMOS晶体管
408 PMOS晶体管
505 写入辅助电路
508 NMOS晶体管
511 第一与非门(NAND)
512 第二与非门(NAND)
606 写入辅助电路
609 通道晶体管
610 通道晶体管。
具体实施方式
应当理解的是，除了本文所描述的装置及方法之外，本文附图中所描述和说明的本申请的装置及方法可以布置和设计为各种不同的配置。因此，如附图所示的下述针对装置及方法的详细描述，并不旨在限制所附权利要求所限定的范围，其仅代表所选择的装置及方法。以下描述仅旨在作为示例，并简要地说明本文所揭示和要求的装置及方法的某些概念。
参考图1，本文揭示了具有一存储器阵列的一集成电路芯片的各种实施例，一般表示为150。更具体地，存储器阵列150中的各存储器可包括一个或多个存储器库(bank)111-11m，其中，数量m是库的总数，且其中，每个存储器库基本相同。各存储器库111-11m可以包括一个或多个字线121-12n(对应于行)，其中，数量n是每个存储器库的字线总数。各存储器库111-11m还可以包括一个或多个数据位列(data bit column)151-15p，其中，数量p是每个存储器库的数据位列的总数，且其中，数据位列基本相同。各数据位列151-15p可以遍历(横贯)该字线121-12n以合并字线121-12n的相邻部分。每个数据位列151-15p还包括电性连接至字线121-12n的各个相邻部分的一个或多个存储器单元131-13o，以及电性连接至分别位于字线121-12n的相邻部分的存储器单元131-13o的一个或多个位线141-14o(对应于列)。因此，数量o对应于电性连接至一数据位列中的各字线的各相邻部分的存储器单元的数量以及连接至该数据位列中的存储器单元的位线的相应数量。这个数量o在本文中被称为解码数(即，一解码o)。在每个数据位列具有多个位线(即，多个列)的情况下，各数据位列151-15p可以进一步包括一相应的多路复用器161-16p，其用于接收来自位线141-14o的信号以作为输入，并分别输出一单数据位171-17p。在这种存储器中，数据位列的数量p与单数据位输出的数量p相同，并被称为数据位宽。为了从存储器读取或写入到存储器，一组数量的位的一存储器地址包括指定库111-11m中特定一个的库地址位，以及字地址位和解码地址位，上述三者组合以指定在每个数据位列中访问(即，读取或写入)相同的存储器单元(即，相同的特定字线和位线交叉点)。实际总地址空间等于库的数量m乘以各库的字线的数量n乘以各数据位列的解码数量o。
集成电路芯片可以包括任意数量的两个或多个存储器。存储器可以是相同类型的，并可例如为如图1所示的配置。存储器可以是动态随机存取存储器(DRAM)阵列，静态随机存取存储器(SRAM)阵列，或任何其它特定类型的存储器阵列，例如eDRAM，MRAM，Flash等。这些存储器的每一个可以进一步与一预定的最大地址空间相关联。例如，当前最先进的SRAM阵列具有16个库，每个库512个字线以及一解码数量为32(即，一解码数32)的一最大合理尺寸，因此，一最大合理地址空间为256,000个地址。
这些存储器可以具有完全相同的配置(例如，相同数量的库，每个库具有相同数量的字线，以及每个数据位列具有相同的解码数量)，使得它们各自具有相同的总地址空间。或者，任意两个或多个存储器可以具有不同的配置(例如，不同数量的库，每个库具有不同数量的字线，和/或每个数据位列具有不同的解码数量)，使得它们各自具有不同的总地址空间。例如，存储器可以都包括SRAM阵列；然而，一个存储器可以具有2个库，各库具有256个字线以及解码数为8，以形成4096个地址的一总地址空间；另一存储器可以具有8个库，各库具有128个字线以及解码数为4，以形成4096个地址的一总地址空间；又一存储器可以具有4个库，各库具有16个字地址以及一解码数为16，以形成1024个地址的一总地址空间。这些均只是实施例。可以使用任何配置的存储器，正如本领域的普通技术人员所悉知的。
一集成电路的设计将一电路描述转换为一几何描述。该集成电路的布局由硅芯片的各层中的一组平面几何形状所组成。实体设计需要在一固定区域上布置组件、导线、以及预定单元。一集成电路被设计成具有各种功能区块、或功能一起操作，从而实现所期望的操作。该电路的每个功能通过多个单元实现，并且可以被分配一部分空间，其上用于设置该单元。每个微电子电路装置或单元包括多个引脚或端子，每个引脚或端子通过一相应的电性互连线网络(electrical interconnection wire network)连接到其它单元的引脚。在规划期间，可以确定该IC芯片的大小，定制功能区块的布置，用于库组件(library element)的区域的布置等等。本领域的技术人员将人事到，一标准单元通常包括一组一个或多个晶体管以及连接这些晶体管并且可以提供一逻辑功能或一存储功能的互连结构。库组件也可以是存储器、核心处理器等的标准区块。在任何情况下，库文件(.libs)可以分别包含关于该库组件的库信息(library information)，且此库信息可以包括，但不限于，该库组件(例如，晶体管、互连件等)的特定属性，该库组件的引脚特征(例如，电容、时序等)，该库组件的时序信息，以及其它库组件的特定信息。例如，如图2A所示，IC芯片的功能区域可以包括一控制区域202，包含一存储器阵列150的一内核205，与存储器阵列150相关联的一列电路208，以及与该存储器阵列150相关联的字线驱动电路211。
参考图2B，根据本文的装置及方法，内核205可以包括具有存储器单元和位线的一存储器阵列150。该内核205还可以包括一金属化层，其具有连接至存储器阵列150的存储器单元连接件。金属化层没有存储器单元。此种内核的实施例可以包括但不限于，例如：总线接口内核、通信内核、数字信号处理内核、数学内核、存储器控制内核、处理器内核，以及外围内核。根据一些实施例，数字线通过列多路复用NMOS晶体管(column muxing NMOStransistors)连接到存储器阵列的一列的位线。一写入驱动器连接到数字线。一写入辅助214连接至该写入驱动器。写入辅助214在写入操作之前在数字线上保持一电压，并且在写入操作期间向数字线提供一升压电压。位于内核的金属化层中的一线桥217将写入辅助连接至写入驱动器。
图3示出了可用于图1的存储器阵列150的SRAM或DRAM单元的写入驱动器的一示意图，通常指定为303。一写入辅助电路306通过位于内核205的一金属化层中的一线桥217连接到写入驱动器303。写入驱动器303包括从第一数字线DLTW连接到接地的一第一晶体管309，以及从第二数字线DLCW连接到接地的一第二晶体管310。第一数字线DLTW是一条真线(true line)，第二数字线DLCW是一条互补线。第一晶体管309和第二晶体管310均为NMOS晶体管，这意味着它们通常为OFF(关断)。第一晶体管309由具有一WSELP信号以及一WTN信号以作为输入的一第一或非门313所控制。第二晶体管310由具有一WSELP信号和一WCN信号以作为输入的一第二或非门314所控制。真位线BLT0和BLT1的一端连接至内核205，而另一端通过晶体管317和318接地。晶体管317和318为NMOS晶体管，其通过为其相关的位线写入位信号而切换为ON(接通)。互补位线BLC0和BLC1的一端连接至内核205，而另一端分别通过晶体管321和322接地。晶体管321和322为NMOS晶体管，其通过为其相关的位线写入位信号而切换为ON。作为NMOS晶体管的第一晶体管309和第二晶体管310将写入信号的多路复用(有时称为muxing)提供到内核205的列。
写入辅助电路306通过位于内核205的一金属化层的线桥217连接至写入驱动器303。线桥217位于没有存储器单元或其它逻辑电路的内核205的一层中。写入辅助电路306包括向真位线BLT0和BLT1提供一TBOOST(真升压)信号的一第一或门325以及向互补位线BLC0和BLC1提供一CBOOST(互补升压)信号的一第二或门326。第一或门325具有一BLTW信号以及一WSELPN信号以作为输入，第二或门326具有一BLCW信号以及一WSELPN信号以作为输入。第一或门325和第二或门326分别通过独立电容器330，331连接至它们各自的写入位线。写入位线可以通过用于真位线BLT0和BLT1的独立的PMOS晶体管334和335以及用于互补位线BLC0和BLC1的PMOS晶体管338和339预充电到VDD。这些PMOS晶体管通常为ON，直到接收到一写入位信号。每个写入位信号还包括用于真位线BLT0和BLT1的通道晶体管(passtransistor)342和343，以及用于互补位线BLC0和BLC1的通道晶体管346和347。通道晶体管342，343，346，347为NMOS晶体管，其通常为OFF，直至接收到一写入位信号。根据本文的装置和方法，写入辅助电路306可以作为一额外的逻辑区块被添加到已有的设计中，而不会中断电路，这有助于将写入辅助特征集成到设计中。
在写入一位单元时，位线真(BLTW)或位线互互补(BLCW)被尽可能快地拉倒接地，然后，一负位线升压被应用于额外的写入辅助。在图3所示的实施例中，当不执行一写入操作时，BLTW和BLCW被预充电。在写入WSELP为低位之前，TBOOST和CBOOST为高位。在一写入操作期间，基于分别来自第一或非门313和第二或非门314的WT和WC的节点值，BLTW或BLCW中的任意一个将被拉低。然后，基于哪个节点变低，TBOOST或CBOOST将变低。这将使得各写入数字线的电容器330，331的两端的电压反转，导致数字线变低。在使用写入辅助的一写入操作期间，写入位信号(WBS0，WBS1)通过关断PMOS晶体管334，335，338，339，并同时接通通道晶体管342，343，346，347来消除预充电，这允许TBOOST或CBOOST将相应的数字线拉低。一单时钟信号与写入驱动器303一起用于在升压之前对电容器330，331进行预充电。在这种情况下，WSELP被调谐到当写入辅助升压被采用时的时间点。位线BLTW和BLCW在写入辅助电路306中提供反馈，从而在不需要时禁用写入辅助。写入辅助电路306使得位线的远端能够接收最大辅助，此最小化了可靠性问题并提高了芯片产量。
图4显示了与图3相同的写入驱动器303。一写入辅助电路404通过位于内核205的一金属化层中的一线桥217连接到写入驱动器303。写入驱动器303包括从第一数字线DLTW连接到接地的一第一晶体管309，以及从第二数字线DLCW连接到接地的一第二晶体管310。第一数字线DLTW是一条真线，第二数字线DLCW是一条互补码线。第一晶体管309和第二晶体管310均为NMOS晶体管，这意味着它们通常为OFF。第一晶体管309由具有一WSELP信号和一WTN信号以作为输入的一第一或非门313控制。第二晶体管310由具有一WSELP信号和一WCN信号以作为输入的一第二或非门314控制。真位线BLT0和BLT1的一端连接至内核205，另一端分别通过晶体管317和318接地。晶体管317和318为NMOS晶体管，其通过为与其关联的位线写入信号而切换为ON。互补位线BLC0和BLC1的一端连接至内核205，另一端分别通过晶体管321和322接地。晶体管321和322为NMOS晶体管，其通过为与其关联的位线写入信号而切换为ON。作为NMOS晶体管的第一晶体管309和第二晶体管310将写入信号的多路复用(multiplexing)(有时称为muxing)提供到内核205的列。
写入辅助电路404通过位于内核205的一金属化层中的线桥217连接到写入驱动器303。线桥217位于没有存储器单元或其它逻辑电路的内核205的一层中。写入辅助电路404类似于写入辅助电路306，并具有向真位线BLT0和BLT1提供一TBOOST信号的第一或门325以及向互补位线BLC0和BLC1提供一CBOOST信号的第二或门326。第一或门325具有一BLTW信号和一WSELPN信号以作为输入，第二或门326具有一BLCW信号和一WSELPN信号以作为输入。第一或门325和第二或门326分别通过独立的电容器330，331连接至其各自的写入位线。在这种情况下，写入辅助电路404包括由写入选择(WSEL)信号控制的PMOS晶体管407，408。这些PMOS晶体管通常为ON直到接收到一WSEL信号。每个写入位线还包括用于真位线BLT0和BLT1的一通道晶体管342和343，以及用于互补位线BLC0和BLC1的通道晶体管346和347。通道晶体管342，343，346，347为NMOS晶体管，它们通常为OFF，直到接收到一写入位信号。写入位线可以通过PMOS晶体管407，408预充电到VDD。根据本文的装置及方法，写入辅助电路404可以作为额外的一逻辑区块被添加到已经存在的设计中，而不中断电路，这将有助于将写入辅助特征集成到设计中。
在图4所示的实施例中，当不执行一写入操作时，BLTW和BLCW被预充电。在写入WSELP为低位之前，TBOOST和CBOOST为高位。在一写入操作期间，基于分别来自第一或非门313和第二或非门314的WT和WT的节点值，BLTW或BLCW中的任意一个将被拉低。然后基于哪个节点变低，TBOOST或CBOOST将变低。这将使得相应写入数字线的电容器330，331两端的电压反转，导致了数字线变低。在使用写入辅助的一写入操作期间，写入选择信号(WSEL)通过关断PMOS晶体管407，408，而写入位信号(WBS0，WBS1)同时接通通道晶体管342，343，346，347来移除预充电，这允许TBOOST或CBOOST将相应的数字线拉低。一单时钟信号与写入驱动器303一起用于在升压之前对电容器330，331进行预充电。WSELP被调谐到当写入辅助升压被采用时的时间点。位线BLTW和BLCW在写入辅助电路306中提供反馈，使得写入辅助在不需要时禁用写入辅助。在这种情况下，PMOS晶体管407，408维持位线BLTW和BLCW上的一电压，同时确保不提升半选的单元。写入辅助电路404使得位线的远端能够接收最大辅助，此最小化了可靠性问题并提高芯片产量。
图5显示了与图3和图4相同的写入驱动器303。一写入辅助电路505通过位于内核205的一金属化层中的一线桥217连接到写入驱动器303。写入驱动器303包括从第一数字线DLTW连接到接地的一第一晶体管309，以及从第二数字线DLCW连接到接地的一第二晶体管310。第一数字线DLTW为一真线，第二数字线DLCW为一互补码线。第一晶体管309和第二晶体管310为NMOS晶体管，这意味着它们通常为OFF。第一晶体管309由具有一WSELP信号和一WTN信号以作为输入的一第一或非门313控制。第二晶体管310由具有一WSELP信号和一WCN信号以作为输入的一第二或非门314控制。真位线BLT0和BLT1的一端连接至内核205，另一端分别通过晶体管317和318接地。晶体管317和318为NMOS晶体管，其通过为与其关联的位线写入信号而切换为ON。互补位线BLC0和BLC1的一端连接至内核205，另一端分别通过晶体管321和322接地。晶体管321和322为NMOS，其通过为与其相关的位线写入信号而切换为ON。作为NMOS晶体管的第一晶体管309和第二晶体管310将写入信号的多路复用(有时称之为muxing)提供到内核205的列。可以提供一NMOS晶体管508，以便控制第一数字线DLTW和第二数字线DLCW的接地。
写入辅助电路505通过位于内核205的一金属化层中的线桥217连接到写入驱动器303。线桥217位于没有存储器单元或其它逻辑电路的内核205的一层中。写入辅助电路505包括向真数字线DLTW提供一TBOOST信号的一第一与非门511，以及向互补数字线DLCW提供一CBOOST信号的一第二与非门512。第一与非门511具有一DLCW信号以及一WSELPN信号以作为输入，第二与非门512具有一DLTW信号以及一WSELPN信号以作为输入。第一与非门511和第二与非门512通过独立的电容器330，331分别连接至其相应的写入数字线。(注意，互补数字写入线DLCW向连接到真数字写入线的第一与非门511提供一输入，真数字写入线DLTW向连接至互补数字写入线的第二与非门512提供一输入)。如图5所示，写入辅助电路505包括PMOS晶体管407，408，其由写入选择(WSEL)信号控制。这些PMOS晶体管通常为ON，直至接收到一WSEL信号。写入位线可通过PMOS晶体管407，408预充电至VDD。根据本文的装置及方法，写入辅助电路505可以作为额外的一逻辑区块被添加到已有设计中，而不会中断电路，这将有助于将写入辅助特征集成到设计中。
在图5所示的实施例中，当不执行一写入操作时，DLTW和DLCW通过PMOS晶体管407，408进行预充电。在写入WSELP为低位之前，TBOOST和CBOOST为高位。在一写入操作期间，基于分别来自第一或非门313和第二或非门314的WT和WC的节点值，DLTW或DLCW中的任意一个被拉低。然后，基于哪个节点变低，TBOOST或CBOOST将变低。这将使得相应写入数字线的电容器330，331两端的电压反转，导致了数字线变低。在使用写入辅助的一写入操作期间，写入选择信号(WSEL)通过关断PMOS晶体管407，408来消除预充电。PMOS晶体管407，408在写入操作之前在数字线DLTW和DLCW上保持一预充电压，而非使它们浮接。数字线DLTW和DLCW在写入辅助电路505中提供反馈，使得写入辅助在不需要时被禁用。一单时钟信号与写入驱动器303一起用于在升压之前对电容器330，331进行预充电。WSELP被谐调至当写入辅助升压被采用时的WBS的时间点。当数字线DLTW和DLCW被预充电时，WT和WC的节点值与WSEL信号同步以避免一电流路径。写入辅助电路505使得位线的远端能够接收最大辅助，此最小化了可靠性问题并提高了芯片产量。
图6显示了类似于图3，图4，和图5所示的一写入驱动器303。一写入辅助电路606通过位于内核205中的一金属化层中的一线桥217连接至写入驱动器303。线桥217位于没有存储器单元或其它逻辑电路的内核205的一层中。写入驱动器303包括从第一数字线DLTW连接至接地的一第一晶体管309以及从第二数字线DLCW连接至接地的一第二晶体管310。第一数字线DLTW是一条真线，第二数字线DLCW是一条互补码线。第一晶体管309和第二晶体管310为NMOS晶体管，这意味着它们通常为OFF。真位线BLT0和BLT1的一端连接至内壳205，另一端分别通过晶体管317和318接地。晶体管317和318为NMOS，其通过为与其关联的位线写入信号为切换为ON。互位线BLC0和BLC1的一端连接至内核205，另一端分别通过晶体管321和322接地。晶体管321和322为NMOS晶体管，其通过为与其关联的位线写入信号而切换为ON。作为NMOS的第一晶体管309和第二晶体管310将写入信号的多路复用(有时也称为muxing)提供到内核205的列。
写入辅助电路606通过位于内核205的一金属化层中的线桥217连接到写入驱动器303。写入辅助电路606包括向真写入位线BLTW0提供一TBOOST0信号的一第一或门325，以及向互补写入位线BLCW0提供一CBOOST0信号的第二或门326。第一或门325具有一BLTW0信号以及一WSELPN信号以作为输入，第二或门326具有一BLCW0信号以及一WSELPN信号以作为输入。第一或门325与第二或门326分别通过独立的电容器330，331连接到它们各自的写入位线。如图6所示，写入辅助电路606包括PMOS晶体管407，408，其由写入选择(WSEL)信号控制。这些PMOS晶体管通常为ON，直至接收到一WSEL信号。写入位线BLTW0，BLCW0可以通过PMOS晶体管407，408预充电到VDD。各写入位线BLT0和BLC0包括一通道晶体管609，610，其也是由WSEL信号控制。位线BLT1和BLC1类似地包括由WSEL信号控制的通道晶体管。为了清楚起见，这些附加的通道晶体管未在附图中示出以避免混淆。根据本文的装置及方法，写入辅助电路606可以作为额外的一逻辑区块添加到已有的设计中而不中断电路，这有助于将写入辅助特征集成到设计中。
于图6所示的实施例中，当不执行一写入操作时，BLTW0和BLCW0通过PMOS晶体管407，408进行预充电。在写入WSELP为低位之前，TBOOST0和CBOOST0为高位，在一写入操作期间，基于WT和WC的节点值，BLTW或BLCW中的任意一个将被拉低。然后，基于哪一个节点变低，TBOOST0或CBOOST0将变低。这将使得相应写入数字线的电容器330，331两端的电压反转，从而导致数字线变低。在使用写入辅助的一写入操作期间，写入选择信号(WSEL)通过关断PMOS晶体管407，408而同时接通通道晶体管609，610来消除预充电，此允许TBOOST0或CBOOST0将各自的位线拉低。PMOS晶体管407，408在写入操作之前在位线BLTW0和BLCW0上保持一预充电电压，而非使它们浮接。位线BLTW0和BLCW0在写入辅助电路606中提供反馈，使得在不需要时禁用写入辅助。一单时钟信号与写入驱动器303一起用于在升压之前对电容器330，331进行预充电。WSELP被调谐到当写入辅助升压被采用时的WBS的时间点。当数字线DLTW和DLCW被预充电时，WT和WC的节点值与WSEL信号同步以避免一电流路径。写入辅助电路606使得位线的远端能够接收最大辅助，此最小化了可靠性问题并提高了芯片产量。
图7为根据本文的装置及方法所示的一示例性的时序图。真写入数字线DLTW和互补写入数字线DLCW初始保持在高位，如真位线BLT0和互补位线BLC0。如图7所示，在接收到一WSEL信号时，真写入数字线DLTW上的电压被拉倒0伏，真写入数字线BLT0上的电压被拉倒0伏。在写入辅助下，真写入数字线DLTW上的电压被拉得更负向，真写入位线BLT0上的电压被拉得更负向。需注意的是，使用一单时钟以及使用写入驱动器以在升压之前对升压帽(boost cap)进行预充电。
图8为根据本文的装置及方法示出了一示例性方法的处理流程的一流程图。在818，提供一内核。该内核具有包括存储器单元和位线的一存储器阵列。该存储器阵列呈多列式排列。该内核还包括具有连接该存储器单元的连接件的一金属化层，但该金属化层没有存储器单元。在828，一写入驱动器通过使用连接至该存储器阵列的一列的位线的数字线而连接至该存储器阵列。该数字线通过列多路复用NMOS晶体管连接至该位线。在838，一写入辅助电路使用位于该内核的一金属化层中的一线桥而连接至该写入驱动器。
上述方法可用于集成电路芯片的制造。由此产生的集成电路芯片可由制造者以原始芯片形式(即，作为具有多个未封装芯片的单个芯片)、裸芯片或封装形式予以分布。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，带有附接到主板或其它更高级载体上的引线)或多芯片封装(例如具有表面互连或埋置互连或二者中的一者或两者的陶瓷载体)中。在任何情况下，该芯片然后与其它芯片、分立电路组件和/或其它信号处理设备集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备和中央处理器的高级计算机产品。
对于电子应用，可以使用诸如硅芯片之类的半导体基板。通过多个制造步骤，基板能够使得微装置易于处理。通常，许多单独的装置一起制作在一个基板上，然后在制造结束时被单独分成独立的装置。为了制造一微装置，执行了许多工艺，一个接着一个，重复多次。这些工艺通常包括沉积一膜、用期望的微特征对该膜进行图案化，以及移除(或蚀刻)部分的膜。例如，在存储芯片制造中，可以执行若干光刻步骤、氧化步骤、蚀刻步骤、掺杂步骤和许多其它步骤。微细加工工艺的复杂性可以用掩模计数予以描述。
本文中使用的术语仅用于描述特定装置和方法，并不旨在限制本申请。如本文所使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”还旨在包括复数形式。但不排除一个或多个其它特征、整数、步骤、操作、组件、部件和/或其群组的存在或添加。
此外，本文中使用的诸如“右”、“左”、“垂直”、“水平”、“顶”、“底”、“上”、“下”、“下方”、“下方”、“平行”、“垂直”等术语被理解为是相对位置，正如它们在附图中所定向并说明的(除非另有说明)。术语，如“接触”、“接通”、“直接接触”、“邻接”、“直接相邻”等，意味着至少一个组件与另一个组件之间实体接触(没有其它组件分离所描述的组件)。
以上权利要求中所有装置或步骤加功能组件的对应结构、材料、动作和等同物旨在包括任何结构、材料或动作，用于与具体要求保护的其它要求保护的组件组合执行功能。本文对各种装置和方法的描述是为了说明的目的而提出的，但并非旨在穷举或限于所揭示的装置和方法。在不脱离所描述的装置和方法的范围和精神的情况下，许多修改和变化对于本领域普通技术人员而言是显而易见的。本文使用的术语被选择用于最佳地解释装置和方法的原理、相对于市场中发现的技术的实际应用或技术改进，或者使本领域普通技术人员能够理解本文公开的设备和方法。

Claims (20)

1.一种集成电路，其特征在于，包括：
一内核，其包括一存储器阵列，该存储器阵列包括具有位线的存储器单元，该存储器阵列呈多列排列，其中，该内核包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；
多条数字线，该数字线连接至该存储器阵列的一列的该位线；
一写入驱动器，其连接至该数字线；以及
一写入辅助电路，其连接至该写入驱动器且包括连接至各对数字线的多对预充电晶体管，其中，该写入辅助电路在写入操作之前通过该多对预充电晶体管保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压，且其中，位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。
2.根据权利要求1所述的集成电路，其特征在于，该数字线通过列多路复用NMOS晶体管连接至该位线。
3.根据权利要求1所述的集成电路，其特征在于，该写入辅助电路还包括：
一真升压信号，其连接至一真数字线；
一互补升压信号，其连接至一互补数字线；
一第一电容器，其连接至该真升压信号；以及
一第二电容器，其连接至该互补升压信号，该第一电容器不同于该第二电容器。
4.根据权利要求3所述的集成电路，其特征在于，使用一单时钟信号，且该写入驱动器在提供写入辅助之前对该第一电容器和该第二电容器进行预充电。
5.根据权利要求3所述的集成电路，其特征在于，该写入辅助电路还包括连接至各对数字线的一对或门，以在写入操作期间向该数字线提供一升压电压。
6.根据权利要求5所述的集成电路，其特征在于，位线的升压是基于从该位线到各该或门的反馈。
7.根据权利要求3所述的集成电路，其特征在于，该写入辅助电路还包括连接至各对数字线的一对与非门，以在写入操作期间向该数字线提供一升压电压。
8.根据权利要求7所述的集成电路，其特征在于，数字线的升压是基于从该数字线到各该与非门的反馈。
9.一种半导体装置，其特征在于，包括：
一内核，其包括一存储器阵列，该存储器阵列包括具有位线的多个存储器单元，该存储器阵列呈多列排列，其中，该内核包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；
多条数字线，该数字线连接至该存储器阵列的一列的该位线；
一写入驱动器，其从一第一数字线以及一第二数字线连接到该存储器阵列的各该存储器单元，该写入驱动器包括：
一第一晶体管，其从该第一数字线连接至接地；以及
一第二晶体管，其从该第二数字线连接至接地；以及
一写入辅助电路，其连接至该写入驱动器，其中，位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器，该写入辅助电路包括：
一第一预充电晶体管，其连接至该第一数字线，该第一预充电晶体管在写入操作之前保持该第一数字线上的一第一电压；
一第二预充电晶体管，其连接至该第二数字线，该第二预充电晶体管在写入操作之前保持该第二数字线上的一第二电压；
一第一升压信号，其连接至该第一数字线，该第一升压信号在写入操作期间向该第一数字线提供一第一升压电压；以及
一第二升压信号，其连接至该第二数字线，该第二升压信号在写入操作期间向该第二数字线提供一第二升压电压。
10.根据权利要求9所述的半导体装置，其特征在于，该数字线通过列多路复用NMOS晶体管连接至该位线。
11.根据权利要求9所述的半导体装置，其特征在于，
该第一升压信号包括连接至一真数字线的一真升压信号；以及
该第二升压信号包括连接至一互补数字线的一互补升压信号；
该写入辅助电路还包括：
一第一电容器，其连接至该真升压信号；以及
一第二电容器，其连接至该互补升压信号，该第一电容器不同于该第二电容器。
12.根据权利要求11所述的半导体装置，其特征在于，使用一单时钟信号，且该写入驱动器在提供写入辅助之前对该第一电容器和该第二电容器进行预充电。
13.根据权利要求11所述的半导体装置，其特征在于，该写入辅助电路还包括：
一第一逻辑门，其连接至该第一数字线，以在写入操作期间向该第一数字线提供一升压电压；以及
一第二逻辑门，其连接至该第二数字线，以在写入操作期间向该第二数字线提供一升压电压，该第一逻辑门与该第二逻辑门为相同类型的逻辑门。
14.根据权利要求13所述的半导体装置，其特征在于，该数字线的升压是基于从该数字线到该第一逻辑门和该第二逻辑门的反馈。
15.一种使用半导体装置的方法，其特征在于，该方法包括：
提供包括一存储器阵列的一内核，该存储器阵列包括具有位线的多个存储器单元，该存储器单元呈多列排列，该内核还包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；
使用连接至该存储器阵列的一列的该位线的数字线，以连接一写入驱动器至该存储器阵列；以及
使用位于该内核的金属化层的中的一线桥，以连接一写入辅助电路至该写入驱动器，且其中，该写入辅助电路还包括连接至一第一数字线的第一预充电晶体管和连接至一第二数字线的第二预充电晶体管，该第一预充电晶体管在写入操作之前保持该第一数字线上的一第一电压，该第二预充电晶体管在写入操作之前保持该第二数字线上的一第二电压。
16.根据权利要求15所述的方法，其特征在于，该数字线通过列多路复用NMOS晶体管连接至该位线。
17.根据权利要求15所述的方法，其特征在于，该写入辅助电路还包括：
一第一升压信号，其连接至该第一数字线，该第一升压信号在写入操作期间向该第一数字线提供一第一升压电压；以及
一第二升压信号，其连接至该第二数字线，该第二升压信号在写入操作期间向该第二数字线提供一第二升压电压。
18.根据权利要求17所述的方法，其特征在于，使用一单时钟信号，且该写入驱动器在提供该第一升压信号与该第二升压信号之前移除该第一电压和该第二电压。
19.根据权利要求17所述的方法，其特征在于，
该第一升压信号包括连接至一真数字线的一真升压信号；以及
该第二升压信号包括连接至一互补数字线的一互补升压信号；
该写入辅助电路还包括：
一第一电容器，其连接至该真升压信号；以及
一第二电容器，其连接至该互补升压信号，该第一电容器不同于该第二电容器。
20.根据权利要求19所述的方法，其特征在于，该写入辅助电路还包括：
一第一逻辑门，其连接至该第一数字线，以在写入操作期间向该第一数字线提供一升压电压；以及
一第二逻辑门，其连接至该第二数字线，以在写入操作期间向该第二数字线提供一升压电压。
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