KR20060007177A - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은, 반도체 기판 상에 소오스 선택 라인, 복수개의 워드라인 및 드레인 선택 라인을 형성하는 단계와, 활성 영역에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역이 형성된 반도체 기판 상에 절연막을 증착한 후, 에치백하여 소오스 선택 라인, 드레인 선택 라인의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 반도체 기판 상에 제1 버퍼 산화막을 형성하는 단계와, 상기 스페이서, 소오스 선택 라인 및 드레인 선택 라인을 이온주입 마스크로 사용하여 소오스 선택 라인의 소오스 영역 및 드레인 선택 라인의 드레인 영역에 고농도의 불순물을 주입하여 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극이 형성된 반도체 기판 상에 제2 버퍼 산화막을 형성하는 단계와, 상기 제2 버퍼 산화막이 형성된 반도체 기판 상에 실리콘 질화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
실리콘 질화막, 버퍼 산화막, 격자 부정합, 전압 강하
Description
도 1은 종래의 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
소오스 선택 라인: SSL 드레인 선택 라인: DSL
워드라인: WL 저전압 트랜지스터: LVP
100: 반도체 기판 122, 124: 소오스/드레인 전극
126: 스페이서 128: 제1 버퍼 산화막
132:제2 버퍼 산화막 134: 식각 정지막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
낸드형 플래시 메모리 셀은 크기가 작고, 직렬로 연결되어 있어 고용량의 메모리를 구현할 수 있는 반면에, 셀 전류가 1㎂ 미만으로 매우 작기 때문에 독출 속도(read speed)가 매우 느리다. 또한, 프로그램에 사용되는 F-N(Fowler-Nordheim) 터널링에 의한 전류도 매우 작기 때문에 프로그램 속도 역시 매우 느리다. 낸드형 플래시 메모리 소자는 이러한 셀 특성을 극복하기 위하여 데이타 레지스터(Data Register)를 사용하여 셀 데이타를 한꺼번에 읽어내거나 프로그램할 수 있도록 하고 있다. 따라서, 이러한 셀을 구동시키기 위한 외부회로가 존재하여야 하며, 이러한 외부회로는 셀 스트링(Cell String)의 양끝 옆에 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 이러한 드레인 선택 트랜지스터에 의해 셀 스트링 내로 전압(전원 전압 Vcc 또는 접지 전압 0V)을 전달할 수 있게 되어 셀 어레이의 워드라인에 고전압을 인가시 셀은 프로그램되거나 소거(erase)된다. 그러나, 드레인 선택 트랜지스터를 이용하여 셀 스트링의 채널이 누설에 의해 전압을 전달하지 못한다면 프로그램이나 소거가 되지 않아 소자로서의 기능을 상실한다. 따라서, 전압 강하의 원인이 될 수 있는 누설 소스(leakage source)을 규명하여 해결할 필요가 있다.
누설 소스로는 크게 드레인 선택 트랜지스터의 측벽과 실리콘 계면에서의 기계적 스트레스에 의해 생성된 전위(dislocation)와 같은 결함에 의해 나타난다. 이러한 누설 경로(leakage path)에 의해서 비트라인을 통해 들어오는 전압을 드레인 선택 트랜지스터를 통하여 셀 스트링으로 전달할 수 없게 되어 프로그램 또는 소거 속도가 낮아지는 문제점이 발생하게 된다.
도 1은 종래의 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 터널 산화막(미도시)이 형성된 반도체 기판(10) 상에 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 형성한다. 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 이온 주입 마스크로 사용하여 활성 영역에 불순물을 주입하여 소오스/드레인 영역(12)을 형성한다. 반도체 기판(10) 상에 절연막(14)을 형성한 후, 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL) 측벽에 스페이서(14)를 형성한다. 노출된 반도체 기판(10) 상에 식각 정지막인 실리콘 질화막(16)을 형성한다.
그러나, 노출된 실리콘 기판 상에 식각 정지막인 실리콘 질화막을 형성하게 되면 실리콘 기판 표면과 실리콘 질화막 사이의 계면에 격자 부정합이 발생한다. 이러한 격자 부정합은 기계적 스트레스(mechanical stress)를 일으켜서 전위와 같은 결함을 유발하게 된다. 이러한 결함은 누설 경로의 소스(source)로 작용하여 실제 소자 동작시 드레인 접합 누설에 의한 전압 강하를 야기하고, 프로그램과 소거 동작에 오류를 일으키게 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판과 실리콘 질화막 사이의 계면에서 유기되는 격자 부정합 또는 기계적 스트레스를 완화할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 소오스 선택 라인, 복수개의 워드라인 및 드레인 선택 라인을 형성하는 단계와, 활성 영역에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역이 형성된 반도체 기판 상에 절 연막을 증착한 후, 에치백하여 소오스 선택 라인 및 드레인 선택 라인의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 반도체 기판 상에 제1 버퍼 산화막을 형성하는 단계와, 상기 스페이서, 소오스 선택 라인 및 드레인 선택 라인을 이온주입 마스크로 사용하여 소오스 선택 라인의 소오스 영역 및 드레인 선택 라인의 드레인 영역에 고농도의 불순물을 주입하여 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극이 형성된 반도체 기판 상에 제2 버퍼 산화막을 형성하는 단계와, 상기 제2 버퍼 산화막이 형성된 반도체 기판 상에 실리콘 질화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 셀 영역(cell)과 주변회로 영역(peri)으로 구분되는 P-형 반도체 기판(100)이 제공된다. 셀 영역(cell)의 반도체 기판(100) 내에는 트리플 N-웰(triple N-well; 102), 깊은 P-웰(104) 및 얕은 P-웰(106)이 형성되고, 주변회로 영역(peri)에는 N-웰(108)이 형성되어 있을 수 있다.
반도체 기판(100)의 소정 영역에 서로 평행한 복수개의 활성영역을 한정하는 소자분리막(미도시)을 형성한다. 상기 소자분리막은 로코스(local oxidation of silicon; LOCOS) 또는 트렌치 소자분리 공정으로 형성한다. 상기 활성 영역 상에 터널 산화막(110)을 형성한다.
터널 산화막(110)이 형성된 반도체 기판(100)의 셀 영역(cell) 상에 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 형성하고, 주변 회로 영역(peri)에 저전압 트랜지스터(LVP)의 게이트 패턴을 형성한다. 소오스 선택 라인(SSL), 드레인 선택 라인(DSL), 워드라인(WL)은 플로팅 게이트(112), 게이트 절연막(114), 콘트롤 게이트(116), 실리사이드막(118), 캐핑막(120)이 순차적으로 적층된 구조를 갖는다. 저전압 트랜지스터(LVP)의 게이트 패턴은 플로팅 게이트(112), 게이트 절연막(114), 콘트롤 게이트(116), 실리사이드막(118), 캐핑막(120)이 순차적으로 적층된 구조를 갖는다. 플로팅 게이트(112)와 콘트롤 게이트(116)는 폴리실리콘막으로 형성할 수 있다. 캐핑막(120)은 실리콘 질화막(Si3N4), 실리콘 옥시나이트라이드막(SiOC), 실리콘 산화막(SiO2)으로 형성할 수 있다. 실리사이드막(118)은 텅스텐 실리사이드막으로 형성할 수 있다. 게이트 절연막(114)은 실리콘 산화막(SiO2)/실리콘 질화막(Si3N4)/실리콘 산화막(SiO2)이 순차적으로 적층 된 구조의 ONO(Oxide-Nitride-Oxide) 절연막으로 형성할 수 있다.
저전압 트랜지스터(LVP)의 게이트 패턴 양측에 P-타입 불순물을 주입하여 소오스/드레인 영역(122)을 형성한다. 이어서, 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 이온주입 마스크로 사용하여 활성 영역에 N-타입 불순물을 주입하여 소오스/드레인 영역(124)을 형성한다. 소오스 선택 라인(SSL)과 인접하고 워드라인(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 소오스 선택 라인(SSL)의 소오스 영역에 해당한다. 드레인 선택 라인(DSL)과 인접하고 워드라인(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 드레인 선택 라인(DSL)의 드레인 영역에 해당한다.
도 3을 참조하면, 반도체 기판(100) 전면에 TEOS(Tetra Ethyl Ortho Silicate)와 같은 절연막(126)을 증착한 후, 에치백(etch-back)하여 소오스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 저전압 트랜지스터(LVP)의 게이트 패턴 측벽에 스페이서(126)를 형성한다.
도 4를 참조하면, 스페이서(126)가 형성된 반도체 기판(100) 상에 제1 버퍼 산화막(128)을 형성한다. 제1 버퍼 산화막(128)은 후속의 불순물 이온 주입 공정에 의해 하부의 반도체 기판(100)이 손상되는 것을 방지하는 버퍼 역할을 한다.
스페이서(126), 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 이온주입 마스크로 사용하여 소오스 선택 라인(SSL)의 소오스 영역 및 드레인 선택 라인(DSL)의 드레인 영역에 고농도의 N-타입 불순물을 주입하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 전극을 형성한다.
주변 회로 영역(peri)의 저전압 트랜지스터(LVP)의 게이트 패턴을 식각하여 게이트 홀 패턴(130)을 형성한다. 상기 게이트 홀 패턴(130)은 게이트 절연막(114p)이 노출되도록 형성한다.
도 5를 참조하면, 소오스/드레인이 형성된 반도체 기판(100) 상에 제2 버퍼 산화막(132)을 형성한다. 이온 주입 공정에 의해 제1 버퍼 산화막(128)이 손상을 받아 제1 버퍼 산화막(128)의 두께가 얇아지게 되고, 후속 공정인 식각 정지막 형성 공정에 의해 실리콘 기판(반도체 기판)(100)과 식각 정지막인 실리콘 질화막 사이에 격자 부정합(lattice mismatch)이 발생하여 누설 원인으로 작용하였다. 이러한 누설 원인이 셀 스트링으로 전압 전달이 원할하지 못하게 하므로 프로그램 또는 소거 속도가 늦어지는 문제점이 있다. 실리콘 기판(100)과 실리콘 질화막 사이의 계면은 고온 공정이나 고온에서 소자 작동시 기계적 스트레스에 의해 들뜸 현상이나 격자 부정합이 발생하고, 이는 전위와 같은 결함의 원인이 되어 누설 경로로서 작용한다. 이러한 문제는 식각 정지막을 형성하기 전에 제2 버퍼 산화막(132)을 형성함으로서 해결할 수 있다. 제2 버퍼 산화막(132)은 반도체 기판(100)과 식각 정지막 사이에 완충 역할을 함으로서 격자 부정합을 줄일 수 있다. 따라서, 누설 경로로 작용하는 결함을 감소시킬 수 있고 전압 강하 현상을 줄일 수 있다. 제2 버퍼 산화막(132)는 실리콘 기판(100)과 식각 정지막 사이의 기계적 스트레스를 충분히 완충할 수 있는 정도의 두께, 예컨대 50∼1000Å 정도의 두께로 형성한다. 제2 버퍼 산화막(132)은 열 팽창 차이, 격자 정합 등의 면을 고려할 때 제1 버퍼 산화막(128)과 동일한 물질막인 실리콘 산화막으로 형성하는 것이 바람직하다.
반도체 기판(100) 전면에 단차를 따라 식각정지막(134)을 형성한다. 제1 식각정지막(134)은 후속 공정에서 형성되는 제1 층간절연막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다. 종래에는 반도체 기판(100)과 식각 정지막 (134)사이에 격자 부정합이 발생하고 이는 누설 원인으로 작용하였으나, 반도체 기판(100)과 식각 정지막(134) 사이에 제2 버퍼 산화막(132)이 형성되어 있으므로 격자 부정합과 같은 현상은 발생하지 않는다.
이후의 공정은 일반적인 낸드형 플래시 메모리 소자의 제조 공정을 진행한다. 좀더 구체적으로 설명하면, 식각정지막(134)이 형성된 반도체 기판(100) 상에 제1 층간절연막(미도시)을 형성한다. 자기정렬 콘택 형성방법에 의해 상기 제1 층간절연막 및 식각정지막(134)을 패터닝하여 소오스 선택 라인(SSL)의 소오스를 노출시키는 공통 소오스라인 콘택(미도시)을 형성한다. 상기 공통 소오스라인 콘택이 형성된 반도체 기판(100) 상에 도전막, 예컨대 도핑된 폴리실리콘막을 증착하고, 도전막을 화학기계적 연마(chemical mechanical polishing; CMP)하여 공통 소오스 라인(미도시)을 형성한다. 상기 공통 소오스 라인이 형성된 반도체 기판(100) 상에 제2 층간절연막(미도시)을 형성한다. 상기 제2 층간절연막을 패터닝한 후, 도전막을 매립하여 드레인 콘택 플러그(미도시)을 형성한다. 이후에, 상기 드레인 콘택 플러그와 연결되는 비트라인(미도시)을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선(미도시)을 형성한다.
도 6은 온도에 따른 고유 응력(intrinsic stress)의 변화를 보여주는 그래프이다.
도 6을 참조하면, 실리콘 질화막은 온도가 증가할수록 고유 응력이 증가되는 반면에, 실리콘 산화막은 온도가 증가하여도 고유 응력은 거의 변화가 없음을 알 수 있다. 고온으로 갈수록 반도체 기판과 실리콘 질화막 계면은 기계적 스트레스에 의해 격자 부정합이 발생하게 되는데, 이는 본 발명의 실시예에서와 같이 반도체 기판과 실리콘 질화막(식각정지막) 사이에 버퍼 산화막을 형성함으로서 이러한 응력 차를 완충함으로서 해결할 수 있다.
도 7 및 도 8은 반도체 기판과 실리콘 질화막(식각정지막) 사이의 버퍼 산화막 형성 유무에 따른 누설 전류를 보여주는 그래프들이다. 도 7 및 도 8에서 (a)는 제2 버퍼 산화막을 형성하지 않고 진행한 경우의 누설 전류 특성을 도시한 것이고, (b)는 본 발명의 실시예에서와 같이 제2 버퍼 산화막을 형성한 경우의 누설 전류 특성을 도시한 것이다. 도 7은 콘트롤 게이트의 폭을 10㎛, 콘트롤 게이트의 길이를 1.2㎛로 형성하여 측정한 그래프이고, 도 8은 콘트롤 게이트의 폭을 2㎛, 콘트롤 게이트의 길이를 1.2㎛로 형성하여 측정한 그래프이다. 이때, 제2 버퍼 산화막은 도 7 및 도 8 모두에서 200Å 정도의 두께로 형성하여 측정하였다.
도 7 및 도 8을 참조하면, 콘트롤 게이트에 0∼4V 정도의 전압을 인가하고 드레인 전극에 1.8V 정도의 전압을 인가하며, 반도체 기판에 20V 정도의 전압을 인가하였을 때 제2 버퍼 산화막을 형성하지 않은 경우((a)의 경우) 누설 전류(Idsat)가 불균일하고 넓은 범위에서 발생하였다. 그러나, 본 발명의 실시예에서와 같이 제2 버퍼 산화막을 형성한 경우((b)의 경우)에는 누설 전류(Idsat)가 균일하게 발생한다. 제2 버퍼 산화막을 형성하게 되면 누설 전류를 억제할 수 있다는 것을 알 수 있다.
종래에는 실리콘 기판과 실리콘 질화막 사이의 격자 부정합 또는 기계적 스트레스에 의해 누설 소스로서 거동할 수 있는 전위와 같은 결함이 생겨나 후속 고온 열처리 공정에 의해 결함이 증가되거나 전파되어 셀의 리텐션(retention) 특성과 동작 특성을 저하시키는 문제가 있었다.
본 발명에 의하면, 메모리 셀의 프로그램, 소거, 독출 동작시 나타날 수 있는 누설 소스에 의한 전압 강하를 억제할 수 있고 셀의 리텐션 특성을 개선할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (4)
- 반도체 기판 상에 소오스 선택 라인, 복수개의 워드라인 및 드레인 선택 라인을 형성하는 단계;활성 영역에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역이 형성된 반도체 기판 상에 절연막을 증착한 후, 에치백하여 소오스 선택 라인 및 드레인 선택 라인의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 반도체 기판 상에 제1 버퍼 산화막을 형성하는 단계;상기 스페이서, 소오스 선택 라인 및 드레인 선택 라인을 이온주입 마스크로 사용하여 소오스 선택 라인의 소오스 영역 및 드레인 선택 라인의 드레인 영역에 고농도의 불순물을 주입하여 소오스/드레인 전극을 형성하는 단계;상기 소오스/드레인 전극이 형성된 반도체 기판 상에 제2 버퍼 산화막을 형성하는 단계; 및상기 제2 버퍼 산화막이 형성된 반도체 기판 상에 실리콘 질화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2 버퍼 산화막은 상기 반도체 기판과 상기 실리콘 질화막 사이의 기계적 스트레스 또는 격자 부정합을 충분히 완충할 수 있는 50∼1000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 버퍼 산화막과 상기 제2 버퍼 산화막은 동일한 물질막인 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 실리콘 질화막이 형성된 반도체 기판 상에,제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 및 상기 질화막을 패터닝하여 상기 소오스 영역을 노출시키는 공통 소오스라인 콘택을 형성하는 단계;도전물질을 증착한 후, 화학기계적 연마하여 상기 공통 소오스 라인 콘택을 채우는 공통 소오스 라인을 형성하는 단계;제2 층간절연막을 형성하는 단계; 및상기 제2 층간절연막을 패터닝한 후, 도전 물질을 매립하여 드레인 콘택 플러그를 형성하는 단계; 및상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단 계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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