CN110491879B - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置包括：衬底；晶体管，具备设置在衬底的表面区域且包含杂质的源极层及漏极层、设置在源极层与所述漏极层之间的衬底上的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极、设置在源极层或所述漏极层上的第1外延层、设置在第1外延层上且包含杂质及碳这两种的第2外延层、及设置在第2外延层上的接触插塞；以及存储单元阵列，设置在晶体管的上方。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2018-93120号(申请日：2018年5月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
开发了具有三维地配置存储单元而构成的立体型存储单元阵列的NAND(Not And，与非)型闪速存储器。在这种存储器装置中，存在存储单元阵列设置在对其进行控制的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路的上方的情况。在该情况下，在形成存储单元阵列时的热处理步骤中，对CMOS电路或接触插塞施加热负载，对CMOS的电特性或接触电阻带来不良影响。例如，在P型MOSFET(MOS Field EffectTransistor，MOS场效应晶体管)的扩散层中，使用硼作为杂质，但如果该硼向通道部扩散，那么引起短通道效应。另外，也存在如下情况：如果扩散层的硼向接触插塞扩散，那么接触插塞的金属材料与硼反应，接触电阻上升。
发明内容
实施方式提供一种能够抑制因热负载所致的短通道效应及接触电阻上升的半导体装置及其制造方法。
实施方式的半导体装置包括：衬底；晶体管，具备设置在衬底的表面区域且包含杂质的源极层及漏极层、设置在源极层与所述漏极层之间的衬底上的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极、设置在源极层或所述漏极层上的第1外延层、设置在第1外延层上且包含杂质及碳这两种的第2外延层、及设置在第2外延层上的接触插塞；以及存储单元阵列，设置在晶体管的上方。
附图说明
图1是表示第1实施方式的半导体装置中的存储单元阵列的构成的一例的图。
图2是导电膜贯通多条字线WL及层间绝缘层的部分的放大截面。
图3是表示控制电路的P型MOSFET的构成例的剖视图。
图4A～图4E是表示第1及第2外延层及其周边的概略的剖视图。
图5A及图5B是表示第1及第2外延层的硼浓度的曲线图。
图6是表示第1实施方式的半导体装置的接触构造的一例的剖视图。
图7～图12是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
图13是表示第2外延层的硼浓度与接触电阻的关系的曲线图。
图14是表示第2外延层的碳浓度与接触电阻的关系的曲线图。
图15是表示第2外延层的厚度与接触电阻的关系的曲线图。
图16是表示第2实施方式的半导体装置的接触构造的一例的剖视图。
图17是表示第2实施方式的变化例1的半导体装置的接触构造的一例的剖视图。
图18是表示第2实施方式的变化例2的半导体装置的接触构造的一例的剖视图。
图19是表示第2实施方式的变化例3的半导体装置的接触构造的一例的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示以设置着半导体元件的一面为上的情况下的相对方向，有时与依据重力加速度的上下方向不同。附图为示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与关于已经提出的附图已经叙述的内容相同的要素标注相同的符号，并适当省略详细的说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置中的存储单元阵列的构成的一例的图。此外，在图1中，为了容易观察图，关于形成在存储孔113内的绝缘膜以外的绝缘部分省略图示。另外，在以下的实施方式中，作为半导体例示硅，但也可使用硅以外的半导体。
另外，在本说明书中，为了方便说明，应用XYZ正交座标系统。在该座标系统中，将相对于半导体衬底10的主面平行的方向且相互正交的2个方向设为X方向及Y方向，将相对于所述X方向及Y方向这两个方向正交的方向设为Z方向。多条字线WL在Z方向上积层。
在半导体衬底10的表面区域，设置着对存储单元阵列MCA进行控制的控制电路101。控制电路101例如由CMOS电路构成。CMOS电路也可设于设置在半导体衬底10的表面区域的P型阱或N型阱。在控制电路101的上方，设置着包含多个存储单元的存储单元阵列MCA。
在处于控制电路101的上方的多晶硅层102上，形成着多个NAND串NS。具体来说，在多晶硅层102上，形成着作为选择栅极线SGS发挥功能的多个配线层110、作为字线WL发挥功能的多个配线层111(字线WL0～WL7)、以及作为选择栅极线SGD发挥功能的多个配线层112。
配线层110例如由4层形成，电连接于多个NAND串NS所共通的选择栅极线SGS，作为2个选择晶体管ST2的栅极电极发挥功能。
配线层111例如由8层形成，在每层电连接于共通的字线WL。
配线层112例如由4层形成，连接于与各NAND串NS对应的选择栅极线SGD，且分别作为1个选择晶体管ST1的栅极电极而发挥功能。
存储孔113以贯通配线层110、111、112并到达至多晶硅层102的方式形成。在存储孔113的侧面，依次形成着阻挡绝缘层114、电荷储存膜115及栅极绝缘膜116。在存储孔113内，填埋着导电膜117。导电膜117作为NAND串NS的电流路径发挥功能。在导电膜117的上端，形成着作为位线BL发挥功能的配线层118。
如上所述，在多晶硅层102上，依次积层着选择晶体管ST2、多个存储单元晶体管MT0～MT7及选择晶体管ST1，1个存储孔113对应于1个NAND串NS。存储单元晶体管MT0～MT7对应于导电膜117与字线WL0～WL7的交叉部分而设置。
以上构成在记载图1的纸面的深度方向上排列多个。由此，构成具有三维地排列的存储单元晶体管的存储单元阵列MCA。
图2是导电膜117贯通多条字线WL及层间绝缘层25的部分的放大截面。在图2中，将在图1中省略的导电层WL间的绝缘层表示为绝缘层25。
在各导电层WL与导电膜117之间，从导电层WL侧起依次设置着阻挡绝缘层114、电荷储存膜115及栅极绝缘膜116。阻挡绝缘层114与导电层WL相接，栅极绝缘膜116与导电膜117相接，在阻挡绝缘层114与栅极绝缘膜116之间设置着电荷储存膜115。
导电膜117作为通道发挥功能，导电层WL作为控制栅极发挥功能，电荷储存膜115作为储存从导电膜117注入的电荷的数据存储层发挥功能。也就是说，在导电膜117与各导电层WL的交叉部分，形成着由控制栅极包围通道的周围的构造的存储单元。
本实施方式的半导体装置是能够电气自由地进行数据删除、写入且即便切断电源也能够保存存储内容的非易失性半导体存储装置。
例如，存储单元为电荷陷阱构造的存储单元。电荷储存膜115具有多个将电荷(电子)封闭在内的陷阱，例如为氮化硅膜。栅极绝缘膜116例如为氧化硅膜，在对电荷储存膜115从导电膜117注入电荷时，或储存在电荷储存膜115中的电荷向导电膜117扩散时成为电位势垒。阻挡绝缘层114例如为氧化硅膜，防止储存在电荷储存膜115中的电荷向导电层WL扩散。半导体装置例如可为NAND型闪速存储器。
图3是表示控制电路101的P型MOSFET的构成例的剖视图。P型MOSFET(以下，也简称为晶体管)具备半导体衬底10、漏极层20、源极层21、栅极绝缘膜30、栅极电极40、第1外延层50、第2外延层60、接触插塞70、间隔件膜80以及层间绝缘膜90。晶体管设置为构成控制存储单元阵列MCA的控制电路的CMOS的一部分。
半导体衬底10例如为P型硅衬底，在其表面区域设置着P型阱或N型阱。P型MOSFET设置在N型阱，N型MOSFET设置在P型阱。在本实施方式中，晶体管由于为P型MOSFET，所以设置在半导体衬底10中N型阱的表面区域。
漏极层20及源极层21为设置在半导体衬底10的N型阱、且包含杂质的扩散层。杂质例如为硼。在晶体管为N型MOSFET的情况下，漏极层20及源极层21设置在半导体衬底10的P型阱，杂质例如为磷或砷。
栅极绝缘膜30设置在处于漏极层20与源极层21之间的半导体衬底10上。栅极绝缘膜30例如使用氧化硅膜或者相对介电常数比氧化硅膜高的高介电材料。
栅极电极40设置在栅极绝缘膜30上。栅极电极40例如使用掺杂多晶硅、金属等导电性材料。
第1外延层50设置在漏极层20上，设置至比半导体衬底10的表面高的位置为止。第1外延层50是杂质浓度比第2外延层60低的非掺杂外延硅层。
第2外延层60设置在第1外延层50上，是掺杂着硼及碳这两种作为杂质的掺杂外延硅层。
例如，第2外延层的硼浓度为1×1021cm-3以上，碳浓度为3×1020cm-3以上。另外，第2外延层60的厚度为10nm以上。
接触插塞70设置在第2外延层60上。接触插塞70具备硅化物层71、障壁金属层72以及插塞73。硅化物层71设置在障壁金属层72与第2外延层60之间，由障壁金属层72的金属与第2外延层60的硅反应而形成。
障壁金属层72在第2外延层60上的接触孔CH的内壁较薄地设置。障壁金属层72例如使用Ti或TiN。在该情况下，硅化物层71成为TiSi(硅化钛)。如果硼及碳从第2外延层60扩散，那么硅化物层71成为包含B、C的TiSi。
插塞73填充在接触孔CH内。插塞73例如使用W(钨)。
间隔件膜80设置在栅极电极40的侧面，保护栅极电极40。间隔件膜80例如使用氧化硅膜或氮化硅膜等绝缘膜。
层间绝缘膜90设置在栅极电极40的上方。在层间绝缘膜90，设置着接触孔CH，在接触孔CH的内部设置着接触插塞70。层间绝缘膜90例如使用氧化硅膜等绝缘膜。
接触插塞70电连接于控制电路101的其它元件或存储单元阵列MCA。接触插塞70包含在衬底10与存储单元阵列MCA之间。
此外，虽然图示省略，但第1及第2外延层50、60及接触插塞70也设置在源极层21上。另外，晶体管为P型MOSFET，但也可为N型MOSFET。但是，由于作为P型杂质的硼比作为N型杂质的磷或砷容易扩散，所以因热负载所致的短通道效应及接触电阻的上升等不良影响在P型MOSFET中相对较大。因此，在本实施方式中，以晶体管作为P型MOSFET进行说明。
图4A～图4E是表示第1及第2外延层及其周边的概略的剖视图。在图4A～图4E的剖视图之下，记载着从接触插塞70到漏极层20或源极层21为止的接触电阻。此外，接触电阻值本身根据接触的截面面积而变化。因此，在本实施方式中，接触电阻值由归一化后的值表示。
图4A表示第1实施方式的第1及第2外延层50、60的截面构造。在半导体衬底10的漏极层20或源极层21上，设置着第1外延层50。第1外延层50为非掺杂外延硅层。非掺杂外延硅层是不导入杂质而使其外延生长的单晶硅层。在第1外延层50上，设置着第2外延层60。第2外延层60是掺杂着硼及碳的B、C掺杂外延层。B、C掺杂外延层是一边导入硼及碳一边使其外延生长的单晶硅层。B、C掺杂外延层也可为多晶硅。在第2外延层60上，设置着接触插塞70。
在图4A所示的接触构造的情况下，从接触插塞70到漏极层20或源极层21为止的接触电阻为约46ohm～约77ohm。在本实施方式的接触构造中接触电阻相对变低的理由如下。
首先，第2外延层60是包含硼及碳这两种的B、C掺杂外延层。通过包含碳，来抑制硼的热扩散，能够将第2外延层60内的硼浓度维持得较高。
例如，如果硼向接触插塞70扩散，那么像TiB一样的高电阻材料形成在接触插塞70与第2外延层60之间。相对于此，根据本实施方式，由于第2外延层60的碳抑制硼的扩散，所以抑制TiB的形成，能够将接触电阻维持得较低。另外，由于能够将第2外延层60内的硼浓度维持得较高，所以能够将接触电阻或第2外延层60本身的电阻维持得较低。
在存储单元阵列MCA不设置在控制电路101的晶体管的上方的情况下，例如，在存储单元阵列MCA设置在晶体管的旁边的情况下，能够在形成晶体管之后形成接触插塞。在该情况下，在存储单元阵列MCA形成时所施加的热负载不施加至接触插塞，能够抑制所述硼的扩散。然而，由于控制电路101并列地配置在存储单元阵列MCA，所以芯片面积变大。在将存储单元阵列MCA设置在控制电路101的晶体管的上方的情况下，能够使芯片面积变小。或者，在将存储单元阵列MCA设置在控制电路101的晶体管的上方的情况下，单位芯片面积的存储单元阵列MCA的数量(单元密度)例如能够设为将控制电路101配置在存储单元阵列MCA的旁边的情况下的2倍。根据本实施方式，能够制作降低接触电阻并且具有高密度的存储单元阵列的半导体装置。
进而，与漏极层20或源极层21接触的第1外延层50为非掺杂外延层，且设置至比漏极层20或源极层21的表面高的位置为止。通过将非掺杂外延层50设置在漏极层20或源极层21上，B、C掺杂外延层60的结晶状态或掺杂外延层60与基底层的界面变得良好，B、C掺杂外延层60的电阻降低。因此，通过在漏极层20或源极层21上积层第1及第2外延层50、60，第2外延层60的电阻降低。
另外，第1外延层50不包含扩散至漏极层20或源极层21的杂质，且使包含这种杂质的第2外延层60与漏极层20或源极层21隔离。因此，第1外延层50抑制来自第2外延层60的硼因热负载向漏极层20、源极层21或晶体管的通道区域进入。其结果，能够抑制晶体管的短通道效应。
这样，本实施方式的晶体管能够抑制因存储单元阵列MCA的形成步骤中的热负载所致的接触电阻的上升及短通道效应。
图4B所示的接触构造相对于图4A的接触构造省略了第1外延层50。在该情况下，第2外延层60直接形成在漏极层20或源极层21上。因此，第2外延层60的结晶状态与图4A所示的构造相比较差，另外无法稳定地成膜且膜厚容易产生不均。其结果，接触电阻值上升，该电阻值的不均变大。在图4B所示的接触构造的情况下，从接触插塞70到漏极层20或源极层21为止的接触电阻为约920ohm～约1.5kohm。
图4C所示的接触构造相对于图4B的接触构造而言，碳向第2外延层60的导入方法不同。在图4C中，第2外延层60是一边导入硼，一边使单晶硅外延生长而形成。然后，将碳利用离子注入法导入至第2外延层60。图4C所示的接触构造的其它构成与图4B的构成相同。在该情况下，由于碳的离子注入而第2外延层60的结晶状态进而恶化。因此，第2外延层60的电阻值上升。该情况下的接触电阻为约18kohm。
图4D所示的接触构造相对于图4B或图4C的接触构造不同点在于，不向第2外延层60导入碳。第2外延层60是一边导入硼一边使单晶硅外延生长而形成。
此时，不对第2外延层60导入碳。也就是说，第2外延层60是掺杂硼的外延层。在该情况下，由于第2外延层60的硼因热负载而扩散，所以接触电阻变高为约62kohm～约230kohm。
图4E所示的接触构造相对于图4D的接触构造的不同点在于，具有第1外延层50。第1外延层50设置在第2外延层60与漏极层20或源极层21之间。第2外延层60是一边导入硼，一边使单晶硅外延生长而形成。
此时，不对第2外延层60导入碳。也就是说，第2外延层60是掺杂硼的外延层。在该情况下，由于第1外延层50介置在第2外延层60与漏极层20或源极层21之间，所以第2外延层60的结晶状态良好。然而，由于硼因热负载而向接触插塞70扩散，所以接触电阻变高为约54kohm～约1.3Mohm。
这样，图4A所示的本实施方式的接触构造中，碳抑制硼的扩散，且通过第1外延层50使第2外延层60的结晶状态良好。由此，图4A的接触构造与图4B～图4E的接触构造相比，能够将接触电阻抑制得较低。
如图1所示，于在控制电路101上设置着存储单元阵列MCA的半导体存储器装置中，存储单元阵列MCA的形成步骤中的热负载会施加至控制电路101的CMOS及金属插塞。因此，如果半导体存储器装置的控制电路101使用图4A的接触构造，那么即便施加较大的热负载，也能够将控制电路101的接触电阻维持得较低，且能够抑制短通道效应。此将改善控制电路101的电特性。例如，在某半导体存储器装置中，接触电阻必须设定为约100ohm以下。在该情况下，在图4A的接触构造中，能够满足该要求，但在图4B～图4E的接触构造中，无法满足该要求。
在图4A中，第1及第2外延层50、60逐层地积层。然而，第1及第2外延层50、60也可逐次多层地积层。例如，多个第1外延层50及多个第2外延层60也可在漏极层20或源极层21与接触插塞70之间，按照第1外延层50、第2外延层60、第1外延层50、第2外延层60的顺序积层。即便这样，本实施方式的效果也不会消失。
图5A及图5B是表示第1及第2外延层50、60的硼浓度的曲线图。纵轴表示硼浓度，横轴表示距第2外延层60的表面的深度。图5A所示的第2外延层60是通过一边导入硼及碳一边使硅外延生长而形成。
在图5B中，第2外延层60是一边导入硼一边使硅外延生长，然后将碳离子注入而形成。这些曲线图均表示施加存储单元阵列MCA形成时的热负载之后的硼浓度分布。
如图5A所示，可知如果一边将硼及碳导入一边使其外延生长，那么第2外延层60的硼浓度在深度方向稳定。其原因在于，从第2外延层60的正面附近到背面附近为止，硼并不怎么扩散。
另外，线L1～L3在第2外延层60的碳浓度中不同。按照线L1、L2、L3的顺序碳浓度变高。此处，可知碳浓度越高，则硼从第2外延层60向第1外延层50的扩散(渗入)越少。也就是说，可知通过提高第2外延层60的碳浓度，来抑制第2外延层60的硼的扩散。由此，可抑制接触电阻的上升或短通道效应。
如果参照图5B，那么在使硅外延生长后离子注入碳的情况下，第2外延层60的硼浓度在深度方向上并不怎么稳定。尤其，在第2外延层60的表面附近，硼浓度降低，担心硼向接触插塞70侧扩散。硼向接触插塞70侧的扩散导致接触电阻上升。因此，可以说优选为第2外延层60一边将硼及碳一起导入一边使其外延生长。
图6是表示第1实施方式的半导体装置的接触构造的一例的剖视图。
在本实施方式的接触构造中，第2外延层60是通过使硅在第1外延层50上外延生长而形成。此时，存在第2外延层60的上表面在将半导体衬底10的表面设为(001)面时包含(11n)面(n为正整数)的情况。也就是说，如图6所示，第2外延层60的上表面成为相对于半导体衬底10的表面倾斜的刻面。例如，在第2外延层60的上表面为(111)面的情况下，其上表面的倾斜角度为约54°。在第2外延层60的上表面为(113)面的情况下，其上表面的倾斜角度为约25°。这样，可知由于第2外延层60的上表面包含相对于半导体衬底10的表面倾斜的刻面，所以第2外延层60利用外延生长法而形成。
接下来，对本实施方式的半导体装置的制造方法进行说明。
图7～图12是表示第1实施方式的半导体装置的制造方法的一例的剖视图。此外，在半导体衬底10，适当形成着P型阱及N型阱。在图7～图12中，表示出使用P型MOSFET作为晶体管的制造方法。
首先，如图7所示，在半导体衬底10上，形成栅极绝缘膜30。栅极绝缘膜30可为利用热氧化法形成的氧化硅膜，也可为利用堆积法形成的高介电材料。接着，在栅极绝缘膜30上堆积栅极电极40的材料。接着，使用光刻技术及RIE(Reactive Ion Etching，反应性离子蚀刻)法等，加工栅极电极40的材料。由此，获得图7所示的构造。
接着，也可使用栅极电极40作为掩模，导入硼等杂质，形成伸展层(未图示)。接着，在栅极电极40上堆积氧化硅膜等绝缘膜，对该绝缘膜进行回蚀。由此，如图8所示，在栅极电极40的侧面形成间隔件膜80。
接着，使用栅极电极40及间隔件膜80作为掩模，将硼等杂质导入至半导体衬底10的表面区域。由此，如图9所示，漏极层20及源极层21形成在半导体衬底10的表面区域。
接着，在栅极电极40及半导体衬底10上堆积层间绝缘膜90。层间绝缘膜90例如可为使用TEOS(Tetraethoxysilane，四乙氧基硅烷)等的氧化硅膜。
接着，使用光刻技术及RIE法等，如图10所示，在层间绝缘膜90形成接触孔CH。接触孔CH以到达至漏极层20及源极层21的方式形成。
接着，如图11所示，使用外延生长法将第1外延层50形成在接触孔CH内。第1外延层50为非掺杂硅结晶层，在漏极层20及源极层21上形成至比半导体衬底10的表面高的位置为止。此外，第1外延层50也可包含约2×1019cm-3以下的硼。
接着，如图12所示，使用外延生长法将第2外延层60形成在接触孔CH内的第1外延层50上。第2外延层60是一边掺杂硼及碳这两种一边使其外延生长的掺杂硅结晶层。例如，硼浓度为1×1021cm-3以上，碳浓度为3×1020cm-3以上。由此，含有硼及碳的第2外延层60形成在非掺杂的第1外延层50上。此时，第2外延层60的上表面如图6所示，以具有(11n)面的方式外延生长。
此外，第2外延层60也可通过一边导入硼一边使硅结晶外延生长，然后离子注入碳而形成。或者，第2外延层60也可通过不导入杂质而使硅结晶外延生长，然后离子注入硼及碳而形成。但是，如参照图4及图5所说明，为了将接触电阻抑制得较低，优选为第2外延层60通过一边掺杂硼及碳这两种一边使硅结晶外延生长而形成。
接着，进而堆积层间绝缘膜90，使用光刻技术及RIE法等将接触孔CH形成在第2外延层60上。接着，通过在接触孔CH内形成金属材料，而在第2外延层60上形成接触插塞70。例如，将障壁金属层72较薄地形成在接触孔CH内，进而将插塞73填充至接触孔CH内。障壁金属层72例如使用Ti或TiN。插塞73例如使用钨。由此，形成包括障壁金属层72及插塞73的接触插塞70。然后，利用存储单元阵列MCA的形成步骤中的热负载，在障壁金属层72与第2外延层60之间，形成TiSi等硅化物层71。
由此，获得图3所示的晶体管的构造。然后，在晶体管(栅极电极40)的上方，形成存储单元阵列MCA。此时，对晶体管施加热负载。然而，本实施方式的控制电路101的晶体管的接触构造具有非掺杂的第1外延层50与在非掺杂的第1外延层50之上包含硼及碳的第2外延层60。由此，能够将接触插塞70与漏极层20或源极层21之间的接触电阻维持得较低，且抑制短通道效应。
(关于第2外延层60的构成)
图13是表示第2外延层60的硼浓度与接触电阻的关系的曲线图。横轴表示硼浓度，纵轴表示接触电阻。其中，接触电阻以任意单位表示。根据该曲线图可知，硼浓度优选为1×1021cm-3以上。如果硼浓度小于1×1021cm-3，那么因存储单元阵列MCA的形成时的热负载，硼浓度进而降低，所以第2外延层60与接触插塞70之间的肖特基势垒不充分降低，接触电阻变高。
图14是表示第2外延层60的碳浓度与接触电阻的关系的曲线图。横轴表示碳浓度，纵轴表示接触电阻。其中，接触电阻以任意单位表示。根据该曲线图可知，碳浓度优选为1×1020cm-3以上且5×1020cm-3以下。如果碳浓度小于1×1020cm-3，那么碳无法充分地抑制存储单元阵列MCA的形成时的硼的扩散，接触电阻变高。如果碳浓度大于5×1020cm-3，那么第2外延层60本身的电阻变高。
图15是表示第2外延层60的厚度与接触电阻的关系的曲线图。横轴表示第2外延层60的厚度，纵轴表示接触电阻。其中，接触电阻以任意单位表示。根据该曲线图可知，第2外延层60的厚度优选为10nm以上且小于150nm。如果比10nm薄，那么第2外延层60无法充分地降低肖特基势垒的宽度，接触电阻上升。如果为150nm以上，那么第2外延层60本身的电阻增加。另外，第2外延层60的形成花费时间，生产性变差。
(第2实施方式)
图16是表示第2实施方式的半导体装置的接触构造的一例的剖视图。第2外延层60是通过使硅在第1外延层50上外延生长而形成。此时，存在第2外延层60的上表面在将半导体衬底10的表面设为(001)面时包含(001)面及(11n)面这两个面的情况。也就是说，如图16所示，第2外延层60的上表面具有与半导体衬底10的表面大致平行的面、及相对于半导体衬底10的表面倾斜的刻面。(11n)面设置在(001)面的周围，设置在(001)面与第2外延层60的侧面之间。(11n)面只要具有第1实施方式中所说明的倾斜角即可。第2实施方式的其它构成可与第1实施方式的对应的构成相同。另外，外延层50、60的杂质浓度可分别与第1实施方式中的外延层50、60的杂质浓度相同。
这样，可知由于第2外延层60的上表面包含相对于半导体衬底10的表面倾斜的刻面，所以第2外延层60利用外延生长法而形成。另外，在第2外延层60的上表面包含(001)面，但接触电阻与图4A所示的构造的接触电阻大致同等。因此，第2实施方式能够获得与第1实施方式相同的效果。
(变化例1)
图17是表示第2实施方式的变化例1的半导体装置的接触构造的一例的剖视图。在变化例1中，第1外延层50是通过使硅在漏极层20或源极层21上外延生长而形成。此时，第1外延层50的上表面在将半导体衬底10的表面设为(001)面时包含相对于(001)面倾斜的面。倾斜面例如为(113)面。也就是说，如图17所示，第1外延层50的上表面具有相对于半导体衬底10的表面倾斜的刻面。变化例1的其它构成可与第2实施方式的构成相同。即便为这种变化例1，也能够获得与第2实施方式相同的效果。此外，变化例1也可与第1实施方式组合。
(变化例2)
图18是表示第2实施方式的变化例2的半导体装置的接触构造的一例的剖视图。在变化例2中，漏极层20或源极层21的上部凹陷，第1外延层50是从漏极层20或源极层21的凹处通过外延生长而形成。变化例2的其它构成可与第2实施方式的构成相同。即便为这种变化例2，也能够获得与第2实施方式相同的效果。此外，变化例2也可与第1实施方式组合。
(变化例3)
图19是表示第2实施方式的变化例3的半导体装置的接触构造的一例的剖视图。在变化例3中，漏极层20或源极层21的上部凹陷，第1外延层50是从漏极层20或源极层21的凹处通过外延生长而形成。然而，第1外延层50只设置至比漏极层20或源极层21的另一个上表面低的位置为止，形成在凹处内。变化例3的其它构成可与第2实施方式的构成相同。即便为这种变化例3，也能够获得与第2实施方式相同的效果。此外，变化例3也可与第1实施方式组合。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

Claims (16)

1.一种半导体装置，包括：
衬底；
晶体管，具备设置在所述衬底的表面区域且包含杂质的源极层及漏极层、设置在所述源极层与所述漏极层之间的所述衬底上的栅极绝缘膜、设置在所述栅极绝缘膜上的栅极电极、设置在所述源极层或所述漏极层上的第1外延层、均匀地包含浓度1×1021cm-3以上的杂质且包含浓度1×1020cm-3以上5×1020cm-3以下的碳的膜厚为10nm以上且小于150nm的第2外延层、及接触于所述第2外延层上的接触插塞；以及
存储单元阵列，设置在所述晶体管的上方。
2.根据权利要求1所述的半导体装置，其中所述晶体管为P型MOSFET，
所述杂质为硼。
3.根据权利要求1所述的半导体装置，其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
4.根据权利要求2所述的半导体装置，其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
5.根据权利要求1所述的半导体装置，其中与所述接触插塞接触的所述第2外延层的上表面在将所述衬底的表面设为(001)面时成为(11n)面，所述n为正整数。
6.根据权利要求1所述的半导体装置，其中所述晶体管为对所述存储单元阵列进行控制的控制电路的一部分。
7.根据权利要求1所述的半导体装置，还具备硅化物层，所述硅化物层设置在所述第2外延层与所述接触插塞之间且包含Ti、Si、B、C。
8.根据权利要求1所述的半导体装置，其中所述第1外延层自比所述衬底的表面低的位置设置。
9.一种半导体装置的制造方法，包括：
在衬底上形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅极电极；
将杂质导入至所述衬底的表面区域而形成源极层及漏极层；
使半导体结晶在所述源极层或所述漏极层上外延生长至比所述衬底的表面高的位置为止，而形成第1外延层；
使半导体结晶在所述第1外延层上外延生长，一边同时掺杂所述杂质及碳这两种一边将Si成膜，形成均匀地包含浓度1×1021cm-3以上的杂质且包含浓度1×1020cm-3以上5×1020cm-3以下的碳的膜厚为10nm以上且小于150nm的第2外延层；
形成具备接触于所述第2外延层上的接触插塞的晶体管；以及
在所述栅极电极的上方形成存储单元阵列。
10.根据权利要求9所述的半导体装置的制造方法，其中所述第2外延层是通过一边掺杂所述杂质及碳这两种一边使半导体结晶外延生长而形成。
11.根据权利要求9所述的半导体装置的制造方法，其中所述第2外延层是通过不掺杂所述杂质而使半导体结晶外延生长，然后离子注入所述杂质及碳而形成。
12.根据权利要求9所述的半导体装置的制造方法，其中所述晶体管为P型MOSFET，
所述杂质为硼。
13.根据权利要求9所述的半导体装置的制造方法，其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
14.根据权利要求9所述的半导体装置的制造方法，其中所述第2外延层以将所述衬底的表面设为(001)面时具有(11n)面的方式外延生长，所述n为正整数。
15.根据权利要求9所述的半导体装置的制造方法，其中所述晶体管为对所述存储单元阵列进行控制的控制电路的一部分。
16.根据权利要求9所述的半导体装置的制造方法，还具备硅化物层，所述硅化物层设置在所述第2外延层与所述接触插塞之间且包含Ti、Si、B、C。
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