CN106024852A - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

Info

Publication number
CN106024852A
CN106024852A CN201610131660.2A CN201610131660A CN106024852A CN 106024852 A CN106024852 A CN 106024852A CN 201610131660 A CN201610131660 A CN 201610131660A CN 106024852 A CN106024852 A CN 106024852A
Authority
CN
China
Prior art keywords
film
storage grid
region
grid electrode
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610131660.2A
Other languages
English (en)
Other versions
CN106024852B (zh
Inventor
三原龙善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN106024852A publication Critical patent/CN106024852A/zh
Application granted granted Critical
Publication of CN106024852B publication Critical patent/CN106024852B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明的各个实施例涉及用于制造半导体器件的方法。对具有分离栅极型MONOS存储器的半导体器件的可靠性做出了改进。形成覆盖控制栅极电极的ONO膜和虚设存储器电极栅极，并且然后跨虚设存储器电极栅极形成在所制造的存储器的源极区域侧的扩散区域。随后，去除虚设存储器栅极电极，并且然后形成存储器栅极电极，该存储器栅极电极的栅极长度小于虚设存储器电极栅极。之后，形成在存储器的源极区域侧的延伸区域。

Description

用于制造半导体器件的方法
相关申请的交叉引用
2015年3月30日提交的日本专利申请2015-070432号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种用于制造半导体器件的方法，并且可用于制造例如具有非易失性存储器的半导体器件。
背景技术
作为电可写入/可擦除非易失性半导体存储单元，EEPROM(电可擦除和可编程只读存储器)得到广泛使用。这种存储单元是具有由在MISFET的栅极电极下方的氧化物膜或者捕获绝缘膜围绕的导电浮置栅极电极的单元，并且是在浮置栅极或者捕获绝缘膜(电荷保持部分)中的电荷累积状态被用作存储器数据的单元，并且该数据作为晶体管的阈值被读出。
捕获绝缘膜是在其中可以累积电荷的绝缘膜。其一个示例是氮化硅膜。通过将电荷注入到这种电荷累积区域中并且从其放出电荷，来使MISFET的阈值偏移，从而使MISFET充当存储元件。使用了捕获绝缘膜的非易失性半导体存储单元的一个示例，是使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅极型单元。
专利文件1(日本特开2009-302269号公报)陈述了：在分离栅极型MONOS存储器中，形成虚设ONO(氧化物氮化物氧化物)膜和虚设存储器栅极电极，并且之后将离子注入到工件中以形成源极/漏极区域，并且随后将存储器栅极电极和ONO膜重新形成到工件中。
在用于制造分离栅极型MONOS存储器的过程中，在跨它们的非晶态的存储器栅极电极将离子注入到它们的工件中以形成它们的源极/漏极区域的扩散区域的情况下，可以导致以下问题：当离子注入将杂质引入到非晶态存储器栅极电极中、并且然后使存储器栅极电极晶化时，配置为相应存储器栅极电极的晶粒在这些电极中在形状上发生变化，从而使得存储器单元的性能可能在电极之间不适宜地发生变化。而且，杂质离子跨存储器栅极电极被注入到单元的ONO膜(该ONO膜包括捕获绝缘膜)中，从而使得单元在电荷保持性能等性能上劣化。
为了避免这些问题，已知一种依次执行以下步骤的方法：在工件中形成虚设存储器栅极电极的步骤；将离子注入到其中以形成扩散区域的步骤；去除虚设存储器栅极电极的步骤；以及重新形成存储器栅极电极和ONTO膜的步骤。
然而，当虚设存储器栅极电极和存储器栅极电极形成为具有基本上相同的栅极长度时，导致了如下问题：难以形成LDD(轻掺杂漏极)结构，并且进一步地，存储器单元在不操作时在截止特性上劣化。
本发明的其它问题和其它新颖特征将通过对本说明书和所附附图的说明而显而易见。
发明内容
本发明的典型方面的概述简要如下：
用于制造半导体器件的本方面的方法是当形成分离栅极型MONOS存储器时依次执行以下步骤的方法：形成存储器的虚设存储器栅极电极和源极区域侧扩散区域的步骤；去除虚设存储器栅极电极的步骤；形成存储器栅极电极的步骤；以及形成存储器的源极区域侧的延伸区域的步骤。
根据本方面，由此产生的半导体器件在可靠性上可以得到改进。
附图说明
图1是图示了在本发明的一个实施例的半导体器件制造方法中的步骤的截面图。
图2是图示了在图1的步骤之后的步骤的截面图。
图3是图示了在图2的步骤之后的步骤的截面图。
图4是图示了在图3的步骤之后的步骤的截面图。
图5是图示了在图4的步骤之后的步骤的截面图。
图6是图示了在图5的步骤之后的步骤的截面图。
图7是图示了在图6的步骤之后的步骤的截面图。
图8是图示了在图7的步骤之后的步骤的截面图。
图9是图示了在图8的步骤之后的步骤的截面图。
图10是图示了在图9的步骤之后的步骤的截面图。
图11是图示了在图10的步骤之后的步骤的截面图。
图12是图示了在图11的步骤之后的步骤的截面图。
图13是图示了在图12的步骤之后的步骤的截面图。
图14是图示了在作为比较示例的半导体器件制造方法中的步骤的截面图。
图15是示出了在“写入”、“擦除”和“读出”的时候施加至所选存储器单元的各个部分的电压的条件的示例的表格。
具体实施方式
在下文中，将参照附图对本发明的一个实施例进行详细描述。在用于描述本实施例所指的所有附图中，相同的附图标记表示相同的构件。关于相同的构件，将省略与其相关的详细重复说明。在本实施例中，关于彼此等效或者相似的部或者部分，原则上不再进行重复说明，除非另有需要。
在本实施例中的半导体器件中的每一个是具有非易失性存储器(非易失性存储元件、闪速存储器或者非易失性半导体存储单元)的半导体器件。此处描述的非易失性存储器是分离栅极型MONOS存储器(在下文中仅称为MONOS存储器)。将关于非易失性存储器是基本上为n沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元的情况，来描述本实施例。
在本实施例中，(在写入、擦除和读出数据的时候所施加的电压和载流子的导电类型的)极性，是用于描述基本上作为n沟道型MISFET的存储器单元的动作的极性。当非易失性存储器是基本上作为p沟道型MISFET的存储器单元时，在原则上可以通过反转所施加的电压的、载流子的导电类型的、和彼此相关的任何其它因素的相应极性，来获得相同的动作。
在本发明中所提及的掩膜表示用于保护对象物体中的一个或者多个不被蚀刻的保护膜(蚀刻掩膜)、或者用于保护对象物体中的一个或者多个不经受离子注入的保护膜(离子注入阻挡掩膜)。
<关于用于制造半导体器件的方法>
参照图1至图13，将对用于制造半导体器件的本实施例的方法进行说明。
图1至图13中的每一个是在根据本实施例的方法的半导体器件制造过程中的步骤的截面图。此处将对形成n沟道型MISFET(控制晶体管和存储器晶体管)的情况进行说明。然而，通过反转晶体管的导电类型的极性，可以形成p沟道型MISFET(控制晶体管和存储器晶体管)。
在半导体器件制造过程中，如图1所示，首先准备半导体衬底(半导体晶片)SB，该半导体衬底SB具有例如大约1Ω·cm至100Ω·cm的比电阻，并且由例如p型单晶硅(Si)制成。随后，在半导体衬底SB的主表面中制成沟槽，并且在沟槽中形成元件隔离区域(未图示)。元件隔离区域由例如氧化硅膜制成，并且可以通过STI(浅沟槽隔离)方法来形成。然而，元件隔离区域可以通过例如LOCUS(硅的局部氧化)方法来形成。在图1中图示的区域是稍后在其中待形成存储器单元的区域。
随后，将离子注入至半导体衬底SB的主表面，以在半导体衬底SB中形成p型阱WL。阱WL的形成是通过将p型杂质(例如，B(硼))注入至主表面以具有较低浓度来实现的。阱WL形成为从半导体衬底SB的主表面至半导体衬底SB的中间深度。之后，对半导体衬底SB进行退火，以使在阱WL内部的杂质扩散。作为参考，在半导体衬底SB的形成有p型场效应晶体管或者包括有该晶体管的存储器单元的区域中，通过将n型杂质(例如，砷(As)或者P(磷))离子注入至半导体衬底SB的主表面来形成n型阱，这既未图示，也未详细描述。
随后，对工件进行例如热氧化处理，以在半导体衬底SB的暴露出来的上表面上形成具有较小膜厚度的绝缘膜IF1。这样，半导体衬底SB的上表面被绝缘膜IF1覆盖。绝缘膜IF1是例如氧化硅膜。之后，例如，使用CVD(化学汽相沉积)方法在半导体衬底SB的整个主表面之上形成硅膜SF1。这样，硅膜SF1形成在半导体衬底SB之上以将绝缘膜IF1中介其间。硅膜SF1是用于形成稍后将详细描述的控制栅极电极CG的导体膜。
可允许形成非晶硅膜，并且随后对该非晶硅膜退火以成为作为多晶硅膜的硅膜SF1。在形成膜之后，通过在形成该膜之后将n型杂质(例如，砷(As)或者P(磷))离子注入到该膜中、而非在形成该膜之时将任何杂质引入到膜中，并且随后对工件退火以使杂质扩散，使得硅膜SF1为低电阻导体膜。
接下来，如图2所示，使用光刻技术和干法蚀刻方法对工件进行各向异性蚀刻，从而部分地去除硅膜SF1和绝缘膜IF1中的每一个。这样，使半导体衬底SB的主表面部分地暴露出来。
将硅膜SF1分成在沿着半导体衬底SB的主表面的第一方向上排列好的多个图案。这些硅膜SF1元件中的每一个配置为其中一个控制栅极电极CG。形成的其中每个控制栅极电极CG在沿着半导体衬底SB的主表面的方向上并且与第一方向正交的第二方向(即，在与图2的纸表面垂直的方向)上延伸。通过该蚀刻步骤，还形成作为绝缘膜IF1的栅极绝缘膜GI。
接下来，如图3所示，在半导体衬底SB的整个主表面上形成ONO(氧化物氮化物氧化物)膜ON1，该膜ON1是将部分地转变为栅极绝缘膜的层合膜，该栅极绝缘膜是存储器晶体管的栅极绝缘膜。ONO膜ON1覆盖半导体衬底SB的上表面、以及每个由栅极绝缘膜GI和其中一个控制栅极电极CG制成的层合膜的任何侧表面和任何上表面。
ONO膜ON1是在其中具有电荷累积部分的绝缘膜。具体地，ONO膜ON1是由形成在半导体衬底SB上的第一氧化硅膜(底部氧化物膜)OX1、形成在第一氧化硅膜OX1上的氮化硅膜N1以及形成在氮化硅膜N1上的牺牲氧化硅膜(顶部氧化物膜)OX2制成的层合膜。氮化硅膜N1是作为电荷累积部分的捕获绝缘膜，即，电荷累积膜。牺牲氧化硅膜OX2是在随后的步骤中将被去除，以被配置为存储器单元的部分的不同的顶部氧化物膜替代的牺牲膜。
可以通过例如氧化处理(热氧化处理)、CVD方法或者它们的组合，来形成第一氧化硅膜OX1和牺牲氧化硅膜OX2。此时，氧化处理可以是ISSG氧化。可以通过例如CVD方法来形成氮化硅膜N1。第一氧化硅膜OX1和牺牲氧化硅膜OX2中的每一个的厚度是，例如，大约2nm至10nm，并且氮化硅膜N1的厚度是，例如，大约5nm至15nm。
随后，例如，使用CVD方法在半导体衬底SB的整个主表面之上形成硅膜SF2，以覆盖ONO膜ON1的外表面。这样，ONO膜ON1的暴露出来的任何侧壁和任何上表面被硅膜SF2覆盖。换言之，硅膜SF2形成在控制栅极电极CG的侧壁之上以将ONO膜ON1中介其间。在该步骤中形成的硅膜SF2的膜厚度具有与通过如下方式获得的值相当的值：将配置为稍后将形成的存储器单元中的每一个的一部分的存储器栅极电极的栅极长度，与由绝缘膜制成并且与存储器栅极电极相邻的侧壁的栅极长度方向宽度相加。
接下来，如图4所示，通过干法蚀刻方法对硅膜SF2进行回蚀刻，以使ONO膜ON1的上表面部分地暴露出来。通过该步骤暴露出来的部分表面是接触半导体衬底SB的主表面的ONO膜ON1部分的上表面、和在控制栅极电极CG正上方的ONO膜ON1部分的上表面。
在该回蚀刻步骤中，通过对硅膜SF2进行回蚀刻(各向异性蚀刻)，导致硅膜SF2以侧壁形式保留在每个由栅极绝缘膜GI和其中一个控制栅极电极CG制成的层合膜结构的两侧侧壁的相应外侧，以将ONO膜ON1中介在硅膜SF2与该结构之间。将在该操作之后保留的侧壁形式的硅膜SF2配置为虚设存储器栅极电极DMG。虚设存储器栅极电极DMG对应于将在随后的步骤中被去除并且被配置为存储器单元的相应部分的不同的存储器栅极电极替代的牺牲膜。
虚设存储器栅极电极DMG中的每一个的栅极长度具有与通过如下方式获得的值相当的值：将配置为稍后将形成的存储器单元中的每一个的一部分的存储器栅极电极的栅极长度，与由绝缘膜制成并且与存储器栅极电极相邻的侧壁的栅极长度方向宽度相加。
接下来，如图5所示，形成光致抗蚀剂膜PR1以覆盖与其中每个控制栅极电极CG的两侧侧壁中的一个相邻的虚设存储器栅极电极DMG。光致抗蚀剂膜PR1覆盖整个该单侧虚设存储器栅极电极DMG，并且使另一个虚设存储器栅极电极DMG暴露出来。使光致抗蚀剂膜PR1的第一方向端部中的一个终止在ONO膜ON1的在控制栅极电极CG上的部分正上方。
之后，将光致抗蚀剂膜PR1用作掩膜以将离子注入到工件中，从而在半导体衬底SB的主表面中形成扩散区域(杂质扩散区域、或者n+型半导体区域)DF1。随后，去除光致抗蚀剂膜PR1。扩散区域DF1中的每一个是配置为稍后将形成的存储器单元中的每一个的源极区域的半导体区域。
具体地，将光致抗蚀剂膜PR1、控制栅极电极CG的部分以及虚设存储器栅极电极DMG的部分用作掩膜，以通过离子注入方法来将n型杂质(砷(As)和磷(P))引入到半导体衬底SB的主表面中，以得到较高浓度。使杂质离子的轰击此时穿过从光致抗蚀剂膜PR1和虚设存储器栅极电极DMG暴露出来的ONO膜ON1，以将其注入到半导体衬底SB的主表面中。这样，形成扩散区域DF1。
在该离子注入步骤中将砷(As)和磷(P)两种杂质离子种类作为n型杂质引入以形成扩散区域DF1的原因是：稍后将形成的存储器单元在泄漏性能上得到改进。在这种情况下，用于注入磷杂质离子的注入条件设置为如下：注入能量为10keV并且剂量为2x1015cm-2。用于注入砷杂质离子的注入条件设置为如下：注入能量为20keV并且剂量为2x1015cm-2。
通过该步骤，将杂质离子注入到ONO膜ON1的从光致抗蚀剂膜PR1和虚设存储器栅极电极DMG暴露出来的部分中，以得到较高浓度。结果，损坏了ONO膜ON1。当将具有由此损坏的部分的ONO膜ON1用作电荷保持膜时，导致了该膜在电荷保持性能上劣化的问题。
附加地，形成的扩散区域DF1的深度较大，从而使得在扩散区域DF1形成区域中，可以使杂质离子穿过从光致抗蚀剂膜PR1暴露出来的虚设存储器栅极电极DMG部分的内部以，被注入到在虚设存储器栅极电极DMG正下方的牺牲氧化硅膜OX2部分中。在这种情况下，损坏了牺牲氧化硅膜OX2。结果，当将该牺牲氧化硅膜OX2用作存储器单元的电荷保持膜的顶部氧化物膜时，导致了该膜OX2在电荷保持性能上劣化的问题。在这种情况下，也将杂质离子引入到在虚设存储器栅极电极DMG正下方的氮化硅膜N1部分和第一氧化硅膜OX1部分中。
紧接在形成扩散区域DF1之后，不执行用于活化扩散区域DF1的退火。在稍后将参照图11描述的源极/漏极区域形成步骤之后，执行对注入有杂质的半导体区域的活化退火。
接下来，如图6所示，对工件进行例如湿法蚀刻以去除形成为与其中每个控制栅极电极CG的两侧侧壁相邻的虚设存储器栅极电极DMG中的每一个。之后，去除牺牲氧化硅膜OX2。这样，使氮化硅膜N1暴露出来。
接下来，如图7所示，通过使用例如CVD方法，在半导体衬底SB的整个主表面之上形成第二氧化硅膜(顶部氧化物膜)OX3，以覆盖氮化硅膜N1的外表面。这样，氮化硅膜N1的暴露出来的侧壁和上表面被第二氧化硅膜OX3覆盖。将第一氧化硅膜OX1、氮化硅膜N1和第二氧化硅膜OX3配置为ONO膜ON2。
随后，通过使用例如CVD方法，在半导体衬底SB的整个主表面之上形成硅膜SF3。这样，ONO膜ON2的暴露出来的侧壁和上表面被硅膜SF3覆盖。换言之，硅膜SF3形成在控制栅极电极CG的侧壁之上以将ONO膜ON2中介其间。在形成硅膜SF3的时候，将硅膜SF3形成为非掺杂非晶硅膜。简言之，当形成硅膜SF3时，硅膜SF3是本征半导体。而且，硅膜SF3是通过，例如，稍后将参照图11详细描述的待在形成源极/漏极区域之后执行的退火的作用下被多晶化为多晶硅膜的膜。
硅膜SF3在膜厚度上小于在图3中图示的硅膜SF2。
如此处的表述“膜厚度”表示，当具有膜厚度的膜是特定的膜时，在与该膜的基底的外表面垂直的方向上的、该膜的厚度。例如，当硅膜SF3的部分形成在例如ONO膜ON2的上表面或者半导体衬底SB的主表面的任何其它表面上沿着上表面或者其它表面时，硅膜SF3的膜厚度表示在与半导体衬底SB的主表面垂直的方向上的、硅膜SF3的厚度。在硅膜SF3的部分形成为接触ONO膜ON2的侧壁中的任何一个或者与半导体衬底SB的主表面垂直的任何其它壁的情况下，硅膜SF3的膜厚度表示在与侧壁垂直的方向上的、硅膜SF3的厚度。
接下来，如图8所示，通过干法蚀刻方法对硅膜SF3进行回蚀刻，以使ONO膜ON2的上表面部分地暴露出来。通过该步骤暴露出来的部分表面是接触半导体衬底SB的主表面的ONO膜ON2部分的上表面、和在控制栅极电极CG正上方的ONO膜ON2部分的上表面。
在该回蚀刻步骤中，通过对硅膜SF3进行回蚀刻(各向异性蚀刻)，导致硅膜SF3以侧壁形式保留在每个由栅极绝缘膜GI和其中一个控制栅极电极CG制成的层合膜结构中的两侧侧壁中的一个之侧，以将ONO膜ON2中介在硅膜SF3与该层合膜结构之间。这样，在层合膜的两侧侧壁中的一个上形成由以侧壁形式保留下来的硅膜SF3制成的存储器栅极电极MG，以将ONO膜ON2中介在侧壁与电极MG之间。
随后，使用光刻技术来在半导体衬底SB之上形成光致抗蚀剂图案(未图示)，该光致抗蚀剂图案覆盖与其中每个控制栅极电极CG的两侧侧壁中的一个侧壁相邻的存储器栅极电极MG，并且使硅膜SF3与控制栅极电极CG的暴露出来的另一侧壁相邻。之后，将光致抗蚀剂图案用作蚀刻掩膜，以去除形成在工件的跨控制栅极电极CG的、与工件的存储器栅极电极MG侧相对之侧处的硅膜SF3。之后，去除光致抗蚀剂图案。由于存储器栅极电极MG此时被光致抗蚀剂图案覆盖，所以存储器栅极电极MG保留下来而未被蚀刻。
随后，对ONO膜ON2的暴露出来而未被存储器栅极电极MG覆盖的部分进行蚀刻(例如，湿法蚀刻)以将其去除。此时，在存储器栅极电极MG正下方的ONO膜ON2部分保留下来而未被去除。通过相同的方式，ONO膜ON2的部分保留下来，该ONO膜ON2的部分中的每一个定位在层合膜结构(该层合膜结构包括栅极绝缘膜GI和其中一个控制栅极电极CG)与对应的存储器栅极电极MG之间。去除ONO膜ON2的其它部分或者区域，从而使半导体衬底SB的上表面暴露出来，并且进一步地使控制栅极电极CG的相应上表面暴露出来。在其中每个控制栅极电极CG的侧壁中，使未被存储器栅极电极MG中的任何一个覆盖的侧壁暴露出来。
此时，完全地去除ONO膜ON1，由于该膜已经在参照图5描述的离子注入步骤中从光致抗蚀剂膜PR1和虚设存储器栅极电极DMG暴露出来，所以其已经经受了离子注入。
存储器栅极电极MG中的每一个、与对应的扩散区域DF1，在存储器栅极电极MG的栅极长度方向(第一方向)上彼此相距开。这是因为在参照图5描述的离子注入步骤中用作掩膜的虚设存储器栅极电极DMG中的每一个的栅极长度，长于存储器栅极电极MG中的每一个的栅极长度。此处描述的虚设存储器栅极电极DMG的栅极长度表示虚设存储器栅极电极DMG的栅极长度方向(第一方向)宽度，该栅极长度方向是控制栅极电极CG的栅极长度方向。
如上所描述的，存储器栅极电极MG中的每一个形成在半导体衬底SB之上以与其中一个控制栅极电极CG相邻并且将ONO膜ON2中介在半导体衬底SB与存储器栅极电极MG之间，该ONO膜ON2在其中具有电荷累积部分。存储器栅极电极MG形成在与控制栅极电极CG相邻的区域中并且在半导体衬底SB的主表面之上，以将ONO膜ON2中介在存储器栅极电极MG与半导体衬底SB之间。简言之，ONO膜ON2具有L形的截面形状。
接下来，如图9所示，使用光刻技术在半导体衬底SB之上形成光致抗蚀剂膜PR2。光致抗蚀剂膜PR2是终止在其中每个控制栅极电极CG正上方的膜，并且覆盖对应的扩散区域DF1和存储器栅极电极MG。换言之，光致抗蚀剂膜PR2使在控制栅极电极CG之侧的区域中的以下区域暴露出来：半导体衬底SB的未形成有存储器栅极电极MG和扩散区域DF1的主表面区域。
随后，将光致抗蚀剂膜PR2用作掩膜以将离子注入到工件中，以在半导体衬底SB的主表面中形成延伸区域(杂质扩散区域、或者n-型半导体区域)EX2。具体地，将光致抗蚀剂膜PR2和控制栅极电极CG的部分用作掩膜(离子注入阻挡掩膜)，以通过离子注入方法来将n型杂质诸如砷(As)引入到半导体衬底SB的主表面中，从而形成延伸区域EX2。之后，去除光致抗蚀剂膜PR2。
在形成光致抗蚀剂膜PR2和延伸区域EX2之前，例如，可以使用氮化硅膜、氧化硅膜、或者两种膜的层合膜，来形成偏置间隔件，用于覆盖由栅极绝缘膜GI、其中一个控制栅极电极CG、ONO膜ON2以及与电极CG对应的存储器栅极电极MG制成的每个结构的侧壁，该情形未图示。
接下来，如图10所示，使用光刻技术在半导体衬底SB之上形成光致抗蚀剂膜PR3。光致抗蚀剂膜PR3是终止在其中每个控制栅极电极CG正上方的膜，覆盖对应的延伸区域EX2，并且使对应的扩散区域DF1和存储器栅极电极MG暴露出来。换言之，光致抗蚀剂膜PR3使在控制栅极电极CG之侧的区域中的以下区域暴露出来：半导体衬底SB的形成有存储器栅极电极MG和扩散区域DF1的主表面SB区域。
随后，将光致抗蚀剂膜PR3用作掩膜以将离子注入到工件中，以在半导体衬底SB的主表面中形成延伸区域(杂质扩散区域、或者n-型半导体区域)EX1。具体地，将光致抗蚀剂膜PR3、控制栅极电极CG的部分、存储器栅极电极MG等用作掩膜(离子注入阻挡掩膜)，以通过离子注入方法来将n型杂质诸如砷(As)引入到半导体衬底SB的主表面中，从而形成延伸区域EX1。之后，去除光致抗蚀剂膜PR3。
以比为了形成扩散区域DF1所执行的离子注入更低的剂量和更低的能量进行离子注入，来形成扩散区域EX1。因此，在形成扩散区域EX1的步骤中，轰击到存储器栅极电极MG的相应上表面上的杂质离子，不到达存储器栅极电极MG的相应下表面。
通过参照图5描述的离子注入已经将磷(P)和砷(As)的离子作为杂质引入到第一氧化硅膜OX1和氮化硅膜N1中。然而，存储器栅极电极MG不用作用于形成扩散区域的掩膜，而是仅在用砷(As)轰击以形成扩散区域EX1的离子注入步骤中用作掩膜。
因此，在存储器栅极电极MG中的磷(P)浓度与砷(As)浓度之比，小于在第一氧化硅膜OX1和氮化硅膜N1中的每一个中的磷(P)浓度与砷(As)浓度之比。换言之，在存储器栅极电极MG中的磷(P)浓度与砷(As)浓度之比，小于在ONO膜ON2中的磷(P)浓度与砷(As)浓度之比。这个问题在即将完成的存储器单元中也是如此。
因此，第二氧化硅膜OX3在杂质浓度上低于第一氧化硅膜OX1和氮化硅膜N1。这这个问题在即将完成的存储器单元中也是如此。
接下来，如图11所示，在结构的两侧形成侧壁SW，该侧壁SW中的每一个是覆盖上面提及的结构中的每一个的相应侧壁的绝缘膜。可以通过使用例如CVD方法按照自对准的方式形成侧壁SW，以在半导体衬底SB之上依次形成例如氧化硅膜和氮化硅膜，并且通过各向异性蚀刻部分地去除氧化硅膜和氮化硅膜，从而使半导体衬底SB、控制栅极电极CG和存储器栅极电极MG的相应上表面暴露出来。
总而言之，成对的侧壁SW中的一个形成为接触该结构的存储器栅极电极MG的侧壁中的一个，而另一个侧壁SW形成为接触该结构的控制栅极电极CG的侧壁中的一个。可以设想使用层合膜来形成侧壁。然而，在附图中，未图示在配置为层合膜的膜之间的界面。
随后，使用光刻技术在半导体衬底SB之上形成光致抗蚀剂膜PR4。光致抗蚀剂膜PR4是终止在其中每个控制栅极电极CG正上方的膜，覆盖对应的延伸区域EX1、扩散区域DF1和存储器栅极电极MG、和与存储器栅极电极MG相邻的侧壁，并且使与控制栅极电极CG相邻的侧壁SW以及对应的延伸区域EX2暴露出来。换言之，光致抗蚀剂膜PR4是用于使在控制栅极电极CG之侧的区域中的以下区域暴露出来的保护膜：半导体衬底SB的形成有延伸区域EX2的主表面SB区域。
随后，将光致抗蚀剂膜PR4用作掩膜以将离子注入到工件中，以在半导体衬底SB的主表面中形成扩散区域(杂质扩散区域、或者n+型半导体区域)。
具体地，将光致抗蚀剂膜PR4、控制栅极电极CG的部分、侧壁SW等用作掩膜，以通过离子注入方法来将n型杂质(砷(As)和磷(P))引入到半导体衬底SB的主表面中，以得到较高浓度。之后，去除光致抗蚀剂膜PR4。
在该离子注入步骤中将砷(As)和磷(P)两种杂质离子种类作为n型杂质引入以形成扩散区域DF2的原因是：上面所提及的作为在图11中的存储器单元MC的存储器单元，在泄漏性能上得到改进。在这种情况下，用于注入磷杂质离子的注入条件设置为如下：注入能量为10keV并且剂量为2x1015cm-2。用于注入砷杂质离子的注入条件设置为如下：注入能量为20keV并且剂量为2x1015cm-2。
延伸区域EX1和EX2中的每一个在延伸区域形成深度(结深度)上小于扩散区域DF1和DF2中的任何一个。延伸区域EX1中的每一个形成为接触对应的扩散区域DF1，并且扩散区域EX2中的每一个形成为接触对应的扩散区域DF2。这样，将以下结构配置为成对的源极-漏极区域：延伸区域EX1和扩散区域DF1，该扩散区域DF1是在杂质浓度上高于延伸区域EX1的扩散层；以及延伸区域EX2和扩散区域DF2，该扩散区域DF2是在杂质浓度上高于延伸区域EX2的扩散层。源极-漏极区域具有LDD(轻掺杂漏极)。
简言之，在扩散区域DF1与扩散区域DF2之间，延伸区域EX1和EX2形成为排列好的。而且，在延伸区域EX1与EX2之间并且接近半导体衬底SB的主表面的阱WL，是在相关的存储器单元MC动作时形成有沟道的沟道区域。
将控制晶体管和存储器晶体管中的每一个配置为MISFET。在MISFET中，将在杂质浓度上较高的扩散区域和在杂质浓度上较低的延伸区域配置为源极/漏极区域，并且延伸区域形成在比扩散区域更接近MISFET的沟道区域的位置处，从而使得形成的扩散区域的深度可以是小的，同时可以避免源极/漏极区域的电阻值的增加。而且，可以避免热电子的生成。因此，LDD结构的形成使得能够增强短沟道MISFET的可靠性，以产生相关的半导体器件易于微型化的有利效果。
随后，对工件进行活化退火，该活化退火是用于活化引入到例如配置为源极区域和漏极区域的半导体区域(延伸区域EX1和EX2、和扩散区域DF1和DF2)中的杂质的热处理。
将其中每个控制栅极电极CG、和在控制栅极电极CG之侧的成对的源极/漏极区域，配置为其中一个控制晶体管中。将其中每个存储器栅极电极MG、和在存储器栅极电极MG之侧的成对的源极/漏极区域，配置为其中一个存储器晶体管。具体地，将其中每个延伸区域EX1、和对应的扩散区域DF1，配置为控制晶体管和存储器晶体管中的任何一个的源极区域；并且将其中每个延伸区域EX2、和对应的扩散区域DF2，配置为控制晶体管和存储器晶体管中的任何一个的漏极区域。
将控制晶体管和存储器晶体管中的每一个配置为作为分离栅极型MONOS存储器的存储器单元的存储单元MC中的一个。由此，通过上面提及的过程，可以制得存储器单元MS。
在本实施例中，存储器栅极电极MG不用作用于形成扩散区域的掩膜，而是仅在用于形成延伸区域EX1的离子注入步骤中用作掩膜。由此，存储器栅极电极MG在杂质浓度上小于扩散区域DF1和DF2中的每一个。这在完成的存储器单元中也是如此。
通过参照图5描述的离子注入来将作为杂质离子的磷(P)和砷(As)引入到第一氧化硅膜OX1和氮化硅膜N1中；然而，在形成第二氧化硅膜OX3之后，不将在第二氧化硅膜OX3上的存储器栅极电极MG用作用于形成任何扩散区域的掩膜。而且，如上所描述的，在用于形成扩散区域EX1的离子注入步骤中，轰击到存储器栅极电极MG的相应上表面上的杂质离子不到达第二氧化硅膜OX3。
接下来，如图12所示，形成硅化物层S1。硅化物层S1可以通过执行所谓的自对准硅化物(Self Aligned Silicide)工艺来形成。具体地，硅化物层S1可以如下列步骤形成：
首先，在半导体衬底SB的整个主表面之上，包括扩散区域DF1和DF2、控制栅极电极CG和存储器栅极电极MG的相应上表面之上，形成(沉积)用于形成硅化物层S1的金属膜。该金属膜可以是单质金属膜(纯金属膜)的膜、或者合金膜。金属膜是，例如，钴(Co)膜、镍(Ni)膜、或者镍铂合金膜，并且可以通过例如溅射来形成。
之后，对半导体衬底SB进行退火处理(该退火用于形成硅化物层S1)，以导致金属膜与扩散区域DF1和DF2、控制栅极电极CG和存储器栅极电极MG的相应外表面部分反应。这样，硅化物层形成为接触扩散区域DF1和DF2、控制栅极电极CG和存储器栅极电极MG的相应上表面。之后，例如，使用湿法蚀刻来去除金属膜的未反应部分，以产生在图12中图示的结构。可以使得硅化物层S1是例如硅化钴膜、硅化镍膜或者硅化镍铂膜。
随后，在半导体衬底SB的整个主表面之上形成层间电介质IL1以覆盖存储器单元MC。层间电介质IL1是例如单物质膜诸如氧化硅膜，并且可以通过例如CVD方法来形成。实施层间电介质IL1的形成以得到，例如，比控制栅极电极CG的膜厚度更大的膜厚度。
随后，例如，使用CMP(化学机械抛光)方法对层间电介质IL1的上表面进行抛光。之后，形成多个接触塞CP。
具体地，将通过使用光刻技术在层间电介质IL1上形成的光致抗蚀剂图案(未图示)，用作蚀刻掩膜以对层间电介质IL1进行干法蚀刻。这样，可以制得穿过层间电介质IL1的接触孔(开口或者通孔)。
在接触孔的每一个的底部中，例如，使以下结构暴露出来：在扩散区域DF1和DF2的作为半导体衬底SB的部分主表面的相应上表面上的这部分硅化物层S1；在控制栅极电极CG的上表面上的这部分硅化物层S1；或者在存储器栅极电极MG的上表面上的这部分硅化物层S1。
随后，分别在接触孔中形成上面所提及的由例如钨(W)制成的导电的接触塞CP作为用于耦合的导体。例如，阻挡导体膜(例如，钛膜、氮化钛膜或者两者的层合膜)形成到层间电介质IL1上，包括接触孔上，以便也形成在接触孔的内部。之后，在阻挡导体膜上形成作为例如钨膜的主导体膜，以完全地嵌入单独的接触孔，并且然后通过例如CMP方法或者回蚀刻方法来去除主导体膜和阻挡导体膜的不需要的部分，即在接触孔外部的部分。这样，可以完成接触塞CP。
将嵌入在接触孔中的接触塞CP通过硅化物层S1电耦合至扩散区域DF1和DF2、控制栅极电极CG和存储器栅极电极MG的相应上表面。将其中每个接触塞CP耦合至在其中一个扩散区域DF1的硅化物层S1的上表面、在其中一个扩散区域DF2上的硅化物层S1的上表面、在其中一个控制栅极电极CG上的硅化物层S1的上表面、在其中一个存储器栅极电极MG上的硅化物层S1的上表面等。
为了简化图12的图示，将配置为接触塞CP的阻挡导体膜和主导体膜(钨膜)图示为彼此一体化。在图12的截面图中，未图示分别耦合至控制栅极电极CG和存储器栅极电极MG的接触塞CP。换言之，整个接触塞CP中的一些在未图示的区域中，连接至在栅极宽度方向上延伸的控制栅极电极CG和存储器栅极电极MG。
接下来，如图13所示，在嵌入有接触塞CP的层间电介质IL1上形成第一互连层，该第一互连层包括第一层互连M1。可以通过所谓的单大马士革技术来形成互连M1。第一互连层具有层间电介质IL2、和穿过层间电介质IL2的第一层互连M1。将互连M1的相应底表面分别耦合至接触塞CP的上表面。虽然省略了对随后的步骤的图示，但是在第一互连层之上又依次形成第二互连层、第三互连层等，以形成层合互连层。之后，在划片步骤中，将工件划分为多个单独的片。这样，产生多个半导体芯片。通过在前面描述的过程，制造而成在本实施例中的半导体器件。
<关于每个非易失性存储器的动作>
参照图15，以下将描述上面提及的非易失性存储器中的每一个的动作示例。
图15是示出了在本实施例中在“写入”、“擦除”和“读出”的时候施加至在存储器单元中的所选存储器单元的各个部位的电压的条件的示例的表格。在图15的表格中，描述了在“写入”、“擦除”和“读出”中的每一个时的电压Vmg、Vs、VCG和Vd、以及基极电压Vb，它们分别是施加至作为如图13图示的存储器单元MC的存储器单元的存储器栅极电极MG的电压、施加至其源极区域的电压、施加至其控制栅极电极CG的电压和施加至其漏极区域的电压、以及施加至在半导体衬底的上表面中的p型阱的基极电压。
此处所提及的所选存储器单元是被选择作为待实现“写入”、“擦除”或者“读出”的目标的存储器单元。在图13中图示的非易失性存储器示例中，将形成在存储器单元中的每一个的存储器栅极电极MG侧的有源区域中的延伸区域EX1和扩散区域DF1配置为源极区域，而将形成在存储器单元的控制栅极电极CG侧的有源区域中的延伸区域EX2和扩散区域DF2配置为漏极区域。
在图15的表中示出的电压施加条件是电压施加条件的优选示例。由此，电压施加条件不限于本示例，可按要求作出各种改变。在本实施例中，分别将以下动作定义为“写入”和“擦除”：将电子注入到氮化硅膜N1中，该氮化硅膜N1是在存储器晶体管的ONO膜ON2(见图13)中的电荷累积部分；以及将空穴注入到氮化硅膜N1中。
在图15的表中，行A、B、C和D分别与用于写入的方法和用于擦除的方法如下的情况对应：SSI模式和BTBT模式；SSI模式和FN模式；FN模式和BTBT模式；以及FN模式和FN模式。
可以将SSI模式理解为将热电子注入到氮化硅膜N1中以在存储器单元中实现写入的动作模式。可以将BTBT模式理解为将热电子注入到氮化硅膜N1中以在存储器单元中实现擦除的动作模式。可以将FN模式理解为通过使电子或者空穴遂穿来实现写入或者擦除的动作模式。换言之，可以将在FN模式下的写入理解为通过FN遂穿效应将电子注入到氮化硅膜N1中以在存储器单元中实现写入的动作模式，并且可以将在FN模式下的擦除理解为通过FN遂穿效应将空穴注入到氮化硅膜N1中以在存储器单元中实现擦除的动作模式。在下文中，将对此进行详细描述。
这种存储器单元的写入模式被分类为：根据通过源极侧注入的热电子注入实现写入的写入模式(热电子注入写入模式)，其称为所谓的SSI(源极侧注入)模式；以及根据FN(Flower Nordheim)遂穿实现写入的写入模式(遂穿写入模式)，其称为所谓的FN模式。
在SSI模式下的写入时，例如，向待实现写入的所选存储器单元的相应部位施加如在图15的表中的行A或者B的列“写入动作电压”中示出的电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V和Vb＝0V)，从而将电子注入至在所选存储器单元的ONO膜ON2中的氮化硅膜N1。
此时，在两个栅极电极(存储器栅极电极MG与控制栅极电极CG)之间下方的沟道区域(在源极与漏极之间)中生成热电子，并且将该热电子注入到在存储器栅极电极MG下方的作为电荷累积部分的氮化硅膜N1中。注入的热电子(电子)被捕获到在ONO膜ON2中的氮化硅膜N1中的陷阱能级中。结果，升高了存储器晶体管的阈值电压。简言之，存储器晶体管转变为写入状态。
在FN模式下的写入时，向待实现写入的所选存储器单元的相应部位施加如在图15的表中的行C或者D的列“写入动作电压”中示出的电压(Vmg＝-12V、Vs＝0V、Vcg＝0V、Vd＝0V和Vb＝0V)，从而使得在所选存储器单元中，使电子从存储器栅极电极MG遂穿以被注入到ONO膜ON2中的氮化硅膜N1中。这样，实现了写入。此时，通过FN遂穿(FN遂穿效应)使电子从存储器栅极电极MG遂穿通过第二氧化硅膜(顶部氧化物膜)OX3，从而被注入到ONO膜ON2中。电子被捕获到在ONO膜ON2中的氮化硅膜N1中的陷阱能级中。结果，存储器晶体管的阈值电压升高。简言之，存储器晶体管转变为写入状态。
在FN状态下，也可以通过使电子从半导体衬底SB遂穿并且由此将电子注入到氮化硅膜N1中来实现写入。在这种情况下，可以使得写入动作电压为，例如，通过反转在图15的表中的行C或者D中的列“写入动作电压”中的值的正或负而获得的电压。
这种存储器单元的擦除模式分类为：根据通过BTBT(带带遂穿)的热电子注入实现擦除的擦除模式(热电子注入擦除模式)，其称为所谓的BTBT模式；以及根据FN(Flower Nordheim)遂穿实现擦除的擦除模式(遂穿擦除模式)，其称为所谓的FN模式。
在BTBT模式下，通过将通过BTBT生成的空穴注入到电荷累积部分(氮化硅膜N1)中来实现擦除。例如，向待实现擦除的所选存储器单元的相应部分施加如在图15的表中的行A或者B的列“擦除动作电压”中示出的电压(Vmg＝-6V、Vs＝6V、Vcg＝0V、Vd＝断开(open)状态、和Vb＝0V)。这样，通过BTBT现象生成空穴，并且然后通过电场来加速空穴，以将其注入到所选存储器单元的氮化硅膜N1中。通过注入，降低了存储器晶体管的阈值电压。简言之，存储器晶体管转变为擦除状态。
在FN模式下的擦除时，例如，向待实现擦除的所选存储器单元的相应部分施加如在图15的表中的行B或者D的列“擦除动作电压”中示出的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V和Vb＝0V)，从而使得在所选存储器单元中，使空穴从存储器栅极电极MG遂穿，以被注入到氮化硅膜N1中。这样，实现了擦除。此时，通过FN遂穿(FN遂穿效应)使空穴从存储器栅极电极MG遂穿通过第二氧化硅膜(顶部氧化物膜)OX3，以被注入到ONO膜ON2中。将空穴捕获到在ONO膜ON2中的氮化硅膜N1中的陷阱能级中。结果，降低了存储器晶体管的阈值电压。简言之，存储器晶体管转变为擦除状态。
在FN模式下，也可以通过使空穴从半导体衬底SB遂穿并且由此注入到氮化硅膜N1中来实现擦除。在这种情况下，可以使得擦除动作电压为，例如，通过反转在图15的表中的行B或者D中的列“擦除动作电压”中的值的正或负而获得的电压。
当实现读出时，例如，向待实现读出的所选存储器单元的相应部分施加如在图15的表中的行A、B、C或者D的列“读出动作电压”中示出的电压。将在读出的时候施加至存储器栅极电极MG的电压Vmg设置为在存储器晶体管的在写入状态下的阈值电压与存储器晶体管的在擦除状态下的阈值电压之间的值，从而能够将写入状态与擦除状态彼此区分。
<关于本实施例的有利效果>
在下文中，将对在图14中图示的比较示例的半导体器件的问题、和本实施例中的有利效果进行说明。图14是该半导体器件的截面图；并且将参照该附图，对比较示例的动作进行描述。
在形成分每个离栅极型的MONOS存储器的步骤中，可设想形成控制栅极电极、ONO膜、存储器栅极电极，并且在这些构件的两侧形成侧壁，并且随后将控制栅极电极、ONO膜、存储器栅极电极和侧壁用作掩膜，来将离子注入到包括有这些构件的工件中，以形成用于源极/漏极区域的扩散区域。在该步骤中为了形成扩散区域所执行的离子注入中，杂质离子的剂量和注入能量为高，从而将杂质离子注入到用作掩膜的存储器栅极电极中，以从其上表面散布到存储器栅极电极的深的区域。
此时，导致以下情况：轰击到存储器栅极电极中的每一个的上表面上的杂质离子到达存储器栅极电极的中间深度的情况；以及轰击到存储器栅极电极的上表面上的杂质离子穿过存储器栅极电极、到达ONO膜的在存储器栅极电极正下方的区域的情况。注入到存储器栅极电极中的杂质离子的注入深度，在整个半导体晶片(半导体衬底)中是不均匀的、在存储器栅极电极之间发生变化。在这种情况下，在随后的步骤中在通过退火(例如，已经参照图11进行了描述的、在形成源极/漏极区域之后的退火)使存储器栅极电极晶化时，由于在存储器栅极电极之间的杂质分布的差异，从而导致产生：在存储器栅极电极之间的、在配置为存储器栅极电极的晶体(晶粒)的形状上的差异。
简言之，在存储器栅极电极之间，配置为这些电极的晶粒的粒径等发生变化。因此，即使在使两个或者更多个成品存储器单元在相同的电压条件下动作的情况下，也可能会导致在存储器栅极电极中的一些的底部中生成耗尽层、而在存储器栅极电极中的其它中不生成耗尽层的情形。因此，使得分别在包括有该存储器栅极电极的存储器晶体管之间的阈值电压产生差异，从而使得在存储器单元之间性能发生变化。由此，存储器不能正常地动作，从而导致半导体器件可靠性劣化的问题。
这种问题是由于在晶化的时候在存储器栅极电极中的相应杂质分布而导致的。由此，该问题变得显著，尤其是当被设置用于形成存储器栅极电极的氮化硅膜在形成的时候被形成为非晶硅膜时。即使在在形成扩散区域之前存储器栅极电极由多晶硅膜(多晶硅膜)制成的情况下，在存储器栅极电极的晶体结构被用于形成扩散区域的离子注入破坏以重新回到非晶态的情形下，该问题变得显著。
该问题是由在存储器栅极电极之间的杂质浓差异导致的问题。因此，在形成被设置用于形成存储器栅极电极的硅膜或者紧接在形成该膜之后时、将杂质离子引入到该膜中的情况下，待在引入之后形成的存储器栅极电极，将处于杂质已经分布到预定浓度的状态下。由此，即使杂质离子在形成扩散区域的时候轰击到存储器栅极电极中，在存储器栅极电极之间的杂质浓度上的差异应该是小的，不容易导致上面提及的问题。
总而言之，在形成硅膜或者紧接在形成硅膜之后、在形成延伸区域和扩散区域的离子注入步骤中第一次将离子注入至存储器栅极电极、而没有将任何杂质离子引入到用于形成存储器栅极电极的硅膜中的情况中，该问题变得显著。
在将存储器栅极电极等用作掩膜以实现离子注入、从而形成扩散区域的情况下，担心的是杂质离子穿透存储器栅极电极轰击到配置为ONO膜的顶部氧化物膜中，从而损坏顶部氧化物膜。在这种情况下，作为绝缘膜的顶部氧化物膜的可靠性被降低，导致了如下问题：在顶部氧化物膜下方的氮化硅膜的保持注入到该氮化物膜中的载流子(例如，电子)的性能劣化。简言之，存储器单元在数据保持性能上劣化。因此，存储器的动作可靠性降低，从而导致半导体器件的可靠性降低的问题。
为了克服这些问题，如图14所示，作为比较示例，设想在形成了虚设ONO膜DON和每个虚设存储器栅极电极DM的状态下、形成扩散区域DF，并且随后新形成ONO膜和每个存储器栅极电极。
换言之，在本示例中，在半导体衬底SB之上形成每个控制栅极电极CG和虚设ONO膜DON，并且然后虚设存储器栅极电极DM以侧壁形式形成、与控制栅极电极CG的侧壁中的一个相邻。随后，将虚设存储器栅极电极DM和控制栅极电极CG用作掩膜以将离子注入到工件中。这样，在虚设存储器栅极电极DM和控制栅极电极CG的两侧形成扩散区域DF对。
此时，使杂质离子轰击到虚设存储器栅极电极DM中，以从虚设存储器栅极电极DM的上表面散布到其下表面的附近。而且，在杂质离子之中的、穿过虚设存储器栅极电极DM的离子，对作为顶部氧化物膜(在电极DM下方)的牺牲氧化硅膜OX2造成损坏。在本示例中，在随后的步骤中，去除虚设存储器栅极电极DM和虚设ONO膜DON以使控制栅极电极CG和半导体衬底SB的相应外表面暴露出来，并且随后新形成ONO膜(未示出)和存储器栅极电极(未示出)。新形成的存储器栅极电极中的每一个的栅极长度，与虚设存储器栅极电极DM的栅极长度基本上相同。
配置为新形成的ONO膜的顶部氧化物膜在形成扩散区域DF时未被离子注入损坏，并且存储器栅极电极不接收离子注入。因此，在比较示例的半导体器件中，可以避免存储器单元的相应性能由于在存储器栅极电极之间的杂质浓度的差异而在这些单元之间发生变化。而且，可以避免数据保持性能由于顶部氧化物膜的损坏而被降低。
然而，在比较示例中，离子注入在形成有虚设存储器栅极电极DM的状态下执行，该虚设存储器栅极电极DM中的每一个的栅极长度，与最终形成的存储器栅极电极中的每一个的栅极长度相等。这样，形成扩散区域DF。由此，在比较示例中，与在每个存储器栅极电极和对应的控制栅极电极CG的侧壁上形成侧壁的状态下执行离子注入、从而形成扩散区域的情况相比，在扩散区域DF中的成对扩散区域DF之间的间隔更小。因此，在比较示例中，电流在存储器单元中的每一个的源极/漏极区域之间容易地流动，从而使得避免在源极/漏极区域之间的泄漏电流(即，当使存储器单元不动作时，生成断开状态电流)的特性(截止特性)劣化。由此，导致了半导体器件在可靠性上降低的问题。
随着半导体器件被制作得更加微型化，该问题变得更加显著。由此，除非该问题得到解决，否则会阻碍半导体器件在性能上的改进。
当如在对比示例中执行的、在形成扩散区域DF之后重新形成整个ONO膜时，向在形成新ONO膜的步骤中有关的半导体衬底SB施加更多的热，从而使扩散区域DF散布到更宽的范围内。由此，导致了截止特性进一步劣化的问题。当进行重新设计，以便抑制在截止特性上的该劣化时，考虑到基于ONO膜的重新形成的热扩散，增加了半导体器件的制造成本。
在比较示例中，通过将虚设存储器集电极DM用作掩膜来执行离子注入，该虚设存储器栅极电极DM中的每一个具有与在完成存储器单元之后保留下来的存储器栅极电极和控制栅极电极CG中的每一个的栅极长度相当的栅极长度。这样，形成扩散区域DF；由此，在平面图中，扩散区域DF中的每一个形成为与对应的控制栅极电极CG和存储器栅极电极部分地重叠，或者接触这些构件。
换言之，在平面图中，扩散区域DF和控制栅极电极CG彼此接触、不彼此相距开。按照相同的方式，在平面图中，扩散区域DF和存储器栅极电极MG彼此接触、不彼此相距开。因此，变得难以：在与形成扩散区域DF相比更接近沟道区域的位置处，形成在杂质浓度上比扩散区域DF更小的延伸区域。
由此，变得难以形成LDD结构。该问题使得难以将被配置为存储器单元中的每一个的晶体管的沟道实现为短的。针对该问题，可设想：通过从倾斜方向、将离子注入到半导体衬底SB的主表面中，来形成每个延伸区域。然而，当在其中在扩散区域DF中的成对扩散区域DF之间的间隔为小的比较示例中、形成延伸区域时，在对应存储器单元的源极/漏极区域之间的电阻值被进一步降低，从而导致截止特性进一步劣化的问题。
与此相反，如已经参照图3至图5所描述的，在本实施例的半导体器件制造方法中，硅膜SF2和虚设存储器栅极电极DMG中的每一个的厚度，与通过将存储器栅极电极MG(见图11)中的每一个的栅极长度和对应侧壁SW(见图11)(这些构件MG和SW将随后形成)彼此相加而获得的值相当。换言之，在参照图5描述的步骤中，通过将在栅极长度上大于存储器栅极电极MG的虚设存储器栅极电极DMG用作掩膜，来执行离子注入；由此，如图8所示，在平面图中，扩散区域DF1中的每一个可以形成为与对应存储器栅极电极MG相距开。由此，可以在扩散区域DF1与存储器栅极电极MG之间的半导体衬底SB主表面中，形成扩散区域EX1中的任何一个。
在本实施例中，用于源极区域中的每一个的扩散区域DF1与用于对应漏极区域的扩散区域DF2不在参照图5描述的步骤中同时形成，而是如图11所示，侧壁SW在随后的步骤中的一个中形成，并且随后将侧壁SW用作掩膜以将离子注入到工件中以形成扩散区域DF2。由此，扩散区域DF2可以形成在平面图中与对应控制栅极电极CG相距开的位置处。因此，可以使在形成扩散区域DF2之前形成的延伸区域EX2中的每一个，保留在沟道区域中的一个与对应扩散区域DF2之间。
由此，在本实施例中，可以在被配置为存储器单元MS(见图13)中的每一个的部分的源极/漏极区域中，形成LDD结构。而且，其扩散区域DF1和DF2可以形成为彼此足够地相距开，从而可以避免截止特性劣化。附加地，因为扩散区域DF1和DF2可以形成为彼此足够地相距开，所以可以通过形成对应延伸区域EX1和EX2，来避免在截止特性上的劣化。从而，由此产生的半导体器件可以在可靠性上得到改进。
为了实现这种结构，对于设置用于形成虚设存储器栅极电极DMG的硅膜SF2(见图3)，具有比设置用于形成存储器栅极电极MG的硅膜SF3(见图7)更大的膜厚度是足够的。
在本实施例中，在虚设存储器栅极电极DMG在膜厚度上较大的状态下，形成扩散区域DF1。之后，去除虚设存储器栅极电极DMG，并且随后新形成存储器栅极电极MG。当形成扩散区域DF2时，存储器栅极电极MG被光致抗蚀剂膜PR4(见图11)覆盖。由此，当执行离子注入以形成扩散区域DF1和DF2时，无杂质离子被引入到存储器栅极电极MG中。因此，能够避免由于在存储器栅极电极MG之间的离子分布的变化而造成存储器单元MC的相应性能在其之间发生变化。由此，半导体器件可以在可靠性上得到改进。
在图10中图示的步骤中，将存储器栅极电极MG用作掩膜以执行离子注入，用于形成延伸区域EX1。然而，以比用于形成扩散区域DF1的离子注入更低的剂量和更低的能量，来向延伸区域EX1施加该离子注入。因此，轰击到存储器栅极电极MG的上表面上的杂质离子，不到达存储器栅极电极MG的下表面。简言之，在杂质离子分布上在存储器栅极电极MG的相应底部之间没有发生变化。
由此，能够避免出现，在存储器栅极电极中的一些的底部中的每一个中生成耗尽层而在其它存储器栅极电极中的每一个中不生成耗尽层的情形。结果，能够避免：由于在分别包括这些存储器栅极电极的存储器晶体管之间的阈值电压中生成差异，而使存储器单元MC的性能在其间发生变化。由此，半导体器件可以在可靠性上得到改进。
在本实施例中，在参照图6描述的步骤中，在不去除整个ONO膜ON1(见图5)以新形成ONO膜的情况下，在将虚设存储器栅极电极DMG用作掩膜以形成扩散区域DF1的时候，仅去除牺牲氧化硅膜(顶部氧化物膜)OX2，该牺牲氧化硅膜(顶部氧化物膜)OX2是杂质离子特别容易轰击到的膜。之后，如图7所示，新形成第二氧化硅膜(顶部氧化物膜)OX3；由此，能够避免由于用于形成扩散区域DF1的离子注入造成的任何损坏保留于第二氧化硅膜OX3。
由此，能够避免以下情况：具有包括第二氧化硅膜OX3的ONO膜ON2(见图13)的存储器单元MC中的每一个，在数据保持性能上降低；以及存储器单元MC在动作可靠性上劣化。由此，半导体器件可以在可靠性上得到改进。
在本实施例中，仅仅重新形成顶部氧化物膜；因此，与如在比较示例中执行的重新形成整个ONO膜的情况相比，可以使在形成扩散区域DF1之后外加到半导体衬底SB上的热负载更小。由此，能够避免在扩散区域DF1内部的杂质离子进一步地由于相关的一个或多个膜的形成而扩散。因此，可以避免存储器单元MC的截止特性的劣化，从而改进半导体器件的可靠性。
在参照图5描述的步骤中，从虚设存储器栅极电极DMG和光致抗蚀剂膜PR1暴露出来的这部分ONO膜ON1，由于离子注入而损坏。而且，配置为ONO膜ON1的部分的第一氧化硅膜OX1和氮化硅膜N1，保留在成品存储器单元MC中。
如果虚设存储器栅极电极中的每一个的栅极长度与随后待形成的存储器栅极电极中的每一个的栅极长度相当，并且进一步地使最初形成的ONO膜部分地部分地保留下来而不被去除，那么担心的是在配置为存储器单元的相应部分的ONO膜中，与虚设存储器栅极电极相邻的ONO膜区域的由于用于形成扩散区域的离子注入而受到的损坏，保留了下来。这是因为，ONO膜的从虚设存储器栅极电极暴露出来的任何区域所受到的损坏，也保留在其与暴露出来的部分相邻并且定位在虚设存储器栅极电极正下方的任何部分中。
然而，作为在参照图5描述的步骤中由于离子注入而受到损坏的其它部分的、这部分第一氧化硅膜OX1和氮化硅膜N1(其受到损坏的原因是这些部分从其栅极长度比存储器栅极电极MG更大的虚设存储器栅极电极DMG暴露出来)，是定位在与随后待形成存储器栅极电极MG的半导体衬底区域相距开的半导体衬底区域中的部分。而且，在参照图8描述的步骤中，通过去除从存储器栅极电极MG暴露出来的这部分第一氧化硅膜OX1、氮化硅膜N1和第二氧化硅膜OX3，在参照图5描述的步骤中已经受到损坏的第一氧化硅膜OX1和氮化硅膜N1，被完全地去除。
总而言之，第一氧化硅膜OX1和氮化硅膜N1的在参照图5描述的步骤中由于离子注入而受到损坏的区域，与第一氧化硅膜OX1和氮化硅膜N1的在图8中图示的随后步骤中保留下来的区域相距开。换言之，ONO膜ON1的在参照图5描述的步骤中由于离子注入而受到损坏的区域，与ONO膜ON2的在存储器栅极电极MG正下方并且在ONO膜ON2部分去除步骤之后保留下来的区域相距开。因此，可以避免损坏保留于ONO膜ON2。
在本实施例的半导体器件制造方法中，可以产生上面提及的有利效果，同时在不相对于通过不同的离子注入步骤来形成任何存储器单元的源极区域及其漏极区域的用于制造分离栅极型MONOS存储器的任何方法中所使用的掩膜的数量的相同数量、增加所使用的掩膜的数量的情况下，形成存储器单元MC(见图13)。这是因为，可以在不使用任何掩膜的情况下按照自对准的方式，形成被配置为ONO膜ON1和ON2以及虚设存储器栅极电极DMG的膜。
而且，可以产生上面提及的有利效果，同时在不相对于包括以下情况的任何情况中所使用的步骤的数量的相同数量、增加所使用的步骤的数量的情况下，形成存储器单元MC：通过不同的离子注入步骤，来配置存储器单元、并且形成其中每个具有LDD结构的任何源极区域和任何漏极区域；并且进一步地，重新形成存储器栅极电极和整个或部分ONO膜，如在对比示例中执行的。由此，本实施例可以产生上面提及的有利效果，同时避免制造半导体器件的成本的增加。
上面已经借由其实施例对本发明人做出的本发明进行了详细描述。然而，本发明不限于本实施例。由此，不言自明的，可以对实施例进行各种改变，只要改变后的实施例不背离本发明的主题。
例如，可以更早地执行参照图9和图10描述的步骤中的任何一个。而且，可以通过相同的离子注入步骤来形成在图9和图10中图示的延伸区域EX1和EX2。

Claims (14)

1.一种用于制造半导体器件的方法，
包括以下步骤：
(a)准备半导体衬底；
(b)在所述半导体衬底的主表面之上，依次形成栅极绝缘膜和控制栅极电极；
(c)在所述半导体衬底之上，形成在其中包括电荷保持部的第一绝缘膜，以覆盖所述控制栅极电极；
(d)在所述控制栅极电极两侧的、所述控制栅极电极的相应侧壁之上，以侧壁的形式形成第一牺牲膜，以将第一绝缘膜中介在所述侧壁中的每一个与所述控制栅极电极之间；
(e)将与所述控制栅极电极的所述侧壁中的一个侧壁相邻的这部分所述第一牺牲膜用作掩膜，以将预定导电类型的杂质离子注入到所述半导体衬底的所述主表面中，从而形成第一半导体区域；
(f)在所述步骤(e)之后，去除所述第一牺牲膜；
(g)在与所述控制栅极电极的所述侧壁中的一个侧壁相邻的位置处，形成存储器栅极电极，所述侧壁为所述第一半导体区域侧的侧壁；
(h)去除从所述存储器栅极电极暴露出来的这部分所述第一绝缘膜；
(i)在所述半导体衬底的主表面区域之中的、与所述控制栅极电极相邻的区域之上，形成所述导电类型的第二半导体区域，所述区域为与这些主表面区域之中的存储器栅极电极定位区域相对的主表面区域，并且在所述半导体衬底的主表面区域之上形成所述导电类型的第三半导体区域，所述区域在所述存储器栅极电极与所述第一半导体区域之间；以及
(j)在所述半导体衬底的主表面区域之上，形成所述导电类型的第四半导体区域，所述主表面区域在所述控制栅极电极之侧、并且与所述主表面的所述存储器栅极电极定位区域相对；
其中所述第二半导体区域和所述第三半导体区域在杂质浓度上小于所述第一半导体区域和所述第四半导体区域；并且
其中所述第一半导体区域、所述第二半导体区域、所述第三半导体区域和所述第四半导体区域、所述控制栅极电极和所述存储器栅极电极配置为非易失性存储器的存储器单元。
2.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述控制栅极电极的栅极长度的方向上，所述第一牺牲膜的宽度大于所述存储器栅极电极的栅极长度。
3.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(c)中，所述第一绝缘膜形成为包括第二绝缘膜、电荷累积膜和第二牺牲膜，所述第二绝缘膜、所述电荷累积膜和所述第二牺牲膜按照该顺序形成在所述半导体衬底之上，
其中在所述步骤(f)中，去除所述第一牺牲膜和所述第二牺牲膜，并且
其中在所述步骤(f)之后并且在所述步骤(g)之前，形成覆盖所述电荷累积膜的第三绝缘膜。
4.根据权利要求3所述的用于制造半导体器件的方法，
其中在所述步骤(j)之后，所述第三绝缘膜在杂质浓度上小于所述电荷累积膜。
5.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(j)之后，在所述存储器栅极电极中的磷的浓度与砷的浓度之比小于在所述第一绝缘膜中的磷的浓度与砷的浓度之比。
6.根据权利要求1所述的用于制造半导体器件的方法，
其中所述第二半导体区域和所述第三半导体区域在区域形成深度上小于所述第一半导体区域和所述第四半导体区域。
7.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(i)中，所述第二半导体区域和所述第三半导体区域通过将离子注入至所述半导体衬底的所述主表面而形成，并且
其中在所述步骤(e)和(j)中，所述第一半导体区域和所述第四半导体区域中的每一个通过在所述步骤(i)中执行的所述离子注入或者通过比所述离子注入能量更高的离子注入而形成。
8.根据权利要求1所述的用于制造半导体器件的方法，
在所述步骤(i)之后并且在所述步骤(j)之前，进一步包括：形成第四绝缘膜的步骤(j1)，所述第四绝缘膜是侧壁的形式、并且与所述控制栅极电极的所述侧壁中的一个侧壁相邻，所述侧壁为与所述存储器栅极电极侧的侧壁相对的侧壁。
9.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(j)中，所述第四半导体区域在所述存储器栅极电极被保护膜覆盖的状态下形成。
10.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(j)之后，所述存储器栅极电极在杂质浓度上小于所述第一半导体区域。
11.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(e)中，所述第一绝缘膜的从所述第一牺牲膜暴露出来的区域的定位与在所述步骤(h)中的所述第一绝缘膜的定位在所述存储器栅极电极正下方的区域相距开。
12.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(g)中，所述存储器栅极电极形成为非晶状态。
13.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(g)中形成的所述存储器栅极电极包括本征半导体。
14.根据权利要求1所述的用于制造半导体器件的方法，
其中所述步骤(i)包括以下步骤：
(i1)通过向所述半导体衬底的所述主表面区域应用离子注入，形成所述导电类型的所述第二半导体区域，所述区域在所述控制栅极电极的所述侧、并且与所述主表面的所述存储器栅极电极定位区域相对；以及
(i2)通过将所述存储器栅极电极用作保护膜，通过向所述半导体衬底的所述主表面区域应用离子注入，形成所述导电类型的所述第三半导体区域，所述区域在所述存储器栅极电极与所述第一半导体区域之间。
CN201610131660.2A 2015-03-30 2016-03-08 用于制造半导体器件的方法 Active CN106024852B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-070432 2015-03-30
JP2015070432A JP6501588B2 (ja) 2015-03-30 2015-03-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN106024852A true CN106024852A (zh) 2016-10-12
CN106024852B CN106024852B (zh) 2021-08-10

Family

ID=57016644

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610131660.2A Active CN106024852B (zh) 2015-03-30 2016-03-08 用于制造半导体器件的方法

Country Status (4)

Country Link
US (1) US9472655B1 (zh)
JP (1) JP6501588B2 (zh)
CN (1) CN106024852B (zh)
TW (1) TW201707150A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491879A (zh) * 2018-05-14 2019-11-22 东芝存储器株式会社 半导体装置及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051652A (zh) * 2006-04-04 2007-10-10 株式会社瑞萨科技 半导体器件及其制造方法
US20070269972A1 (en) * 2006-05-22 2007-11-22 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20130084684A1 (en) * 2011-10-03 2013-04-04 Renesas Electronics Corporation Manufacturing method of semiconductor device
CN103035650A (zh) * 2011-10-04 2013-04-10 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669345B1 (ko) * 2005-10-28 2007-01-16 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP4928825B2 (ja) * 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009302269A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5707224B2 (ja) * 2011-05-20 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015015384A (ja) * 2013-07-05 2015-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6310802B2 (ja) * 2014-07-28 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016039329A (ja) * 2014-08-08 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6407644B2 (ja) * 2014-09-24 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051652A (zh) * 2006-04-04 2007-10-10 株式会社瑞萨科技 半导体器件及其制造方法
US20070269972A1 (en) * 2006-05-22 2007-11-22 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20130084684A1 (en) * 2011-10-03 2013-04-04 Renesas Electronics Corporation Manufacturing method of semiconductor device
CN103035650A (zh) * 2011-10-04 2013-04-10 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491879A (zh) * 2018-05-14 2019-11-22 东芝存储器株式会社 半导体装置及其制造方法
CN110491879B (zh) * 2018-05-14 2023-07-21 铠侠股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
US9472655B1 (en) 2016-10-18
JP6501588B2 (ja) 2019-04-17
US20160293738A1 (en) 2016-10-06
JP2016192454A (ja) 2016-11-10
CN106024852B (zh) 2021-08-10
TW201707150A (zh) 2017-02-16

Similar Documents

Publication Publication Date Title
JP5007017B2 (ja) 半導体装置の製造方法
US20090050956A1 (en) Semiconductor memory device and method of manufacturing the same
KR101618160B1 (ko) 불휘발성 반도체 메모리 및 불휘발성 반도체 메모리의 제조 방법
EP3002780B1 (en) Method of manufacturing semiconductor device
TWI408800B (zh) 非揮發性記憶體單元及其製造方法
JP6778607B2 (ja) 半導体装置の製造方法
CN106952920A (zh) 半导体器件及其制造方法
CN105374755A (zh) 制造半导体器件的方法
US10446569B2 (en) Semiconductor device and manufacturing method thereof
CN105448843A (zh) 制造半导体器件的方法
US10032667B2 (en) Semiconductor device and manufacturing method thereof
US7741179B2 (en) Method of manufacturing flash semiconductor device
CN106024792A (zh) 半导体器件及其制造方法
CN106024889A (zh) 半导体器件及其制造方法
TW201841348A (zh) 半導體裝置及其製造方法
US9299569B2 (en) Manufacturing method of semiconductor device
JP2009065094A (ja) 不揮発性半導体記憶装置およびその製造方法
CN106024852A (zh) 用于制造半导体器件的方法
US10192965B2 (en) Semiconductor device including first and second gate electrodes and method for manufacturing the same
US9385240B1 (en) Memory device and method for fabricating the same
JP2009135214A (ja) 半導体記憶装置およびその製造方法
US20160247931A1 (en) Method of manufacturing semiconductor device
JP2011049580A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant