JP2001223355A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース／ドレイン領域の寄生接合容量の低減
と寄生抵抗の低減とを同時に実現し、トランジスタの性
能を向上させることができる半導体装置を提供する。 【解決手段】 この半導体としてのＭＯＳＦＥＴは、主
表面に基板内ソース／ドレイン領域としてのＬＤＤ層１
０を有するシリコン基板１と、主表面側にシリコン窒化
膜９を介して上側に形成されたｎ形シリコン層１２とを
備えている。ｎ形シリコン層１２は、シリコン窒化膜９
の上側から側壁絶縁膜１１の側面まで延在することによ
って、側壁絶縁膜１１とシリコン窒化膜９とに囲まれた
領域でＬＤＤ層１０に接しているため、ｎ形シリコン層
１２とＬＤＤ層１０とで合わせて、ソース／ドレイン領
域の役割を果たす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリやロジック
回路に用いられるトランジスタに関するものである。

【０００２】

【従来の技術】図２０〜図２３を参照して、P.J.Tsang
et al.：IEEE Trans. Electron Devices ED-29(1982)p
p.590に示された従来のｎＭＯＳＦＥＴ（n-Metal Oxide
Semiconductor Field Effect Transistor）の作製工程
および構造について説明する。

【０００３】まず、図２０に示すようにｐ形シリコン基
板１に活性領域を他の活性領域から分離するための素子
分離領域２を形成し、パッド酸化膜（いわゆるスルー酸
化膜）３を通してｐ形不純物である硼素などをイオン注
入し、ｐ形ウェル４を形成する。パッド酸化膜３を除去
する。ｐ形シリコン基板１の上面に、のちにゲート酸化
膜５となる酸化膜を形成する。この酸化膜の上側にｎ形
ポリシリコン層を堆積する。リソグラフイーによりゲー
トパターンを形成する。ゲートパターンをマスクにエッ
チングして、ｎ形ポリシリコンからなるゲート電極６お
よびゲート酸化膜５を形成する。

【０００４】図２１に示すように、ｎ形不純物である砒
素をイオン注入して自己整合的にＬＤＤ（Lightly Dope
d Drain）層１０を形成する。図２２に示すように、シ
リコン酸化膜を堆積させ、異方性エッチングによりシリ
コン酸化膜による側壁絶縁膜８を形成する。図２３に示
すように、ｎ形不純物である砒素や燐をイオン注入し、
熱処理を行ってｎ形ソース／ドレイン領域１６を形成す
る。このようにして、ｎＭＯＳＦＥＴは、完成する。

【０００５】

【発明が解決しようとする課題】従来のｎＭＯＳＦＥＴ
は、図２３に示す構造であった。したがって、素子の微
細化が進むにつれて、ソース領域およびドレイン領域の
寄生接合容量の大きさが、素子の高速化にあたっての障
害となるという問題点があった。

【０００６】また、ｎＭＯＳＦＥＴのトランジスタとし
ての駆動能力を向上させるためには、ＬＤＤ層１０の寄
生抵抗を下げるという手段が考えられるが、ＬＤＤ層１
０の不純物濃度を高くして寄生抵抗を下げようとする
と、短チャネル特性が劣化するという問題点があった。
一方、ＬＤＤ層１０の不純物濃度を高くせずに寄生抵抗
を低減するために、側壁絶縁膜８を薄くすると、ＬＤＤ
層１０より深いｎ形ソース／ドレイン領域１６同士の接
近によって短チャネル特性が劣化するという問題点があ
った。

【０００７】それ故に、この発明は、ソース領域および
ドレイン領域の寄生接合容量の低減と寄生抵抗の低減と
を同時に実現し、トランジスタの性能を向上させること
ができるように改良された半導体装置を提供することを
目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく半導体装置の一つの局面において
は、一方の面を主表面として上記主表面側に基板内ソー
ス領域および基板内ドレイン領域を有するシリコン基板
と、上記主表面上にゲート酸化膜を介し形成されたゲー
ト電極と、上記ゲート電極を挟んで互いに対向する位置
に形成された側壁絶縁膜と、上記シリコン基板の主表面
上側に形成された上面絶縁膜と、上記上面絶縁膜の上側
から上記側壁絶縁膜の側面まで延在する半導体層とを備
え、上記半導体層が上記基板内ソース領域および上記基
板内ドレイン傾域と接している。

【０００９】また、本発明に基づく半導体装置の他の局
面においては、一方の面を主表面として上記主表面側に
基板内ソース領域および基板内ドレイン領域を有するシ
リコン基板と、上記主表面上にゲート酸化膜を介し形成
されたゲート電極と、上記シリコン基板の主表面上側に
形成された上面絶縁膜と、上記上面絶縁膜の上側から上
記ゲート電極に向かって上記ゲート電極とは接しないよ
うに延在する半導体層とを備え、上記半導体層が上記基
板内ソース領域および上記基板内ドレイン傾域と接して
いる。

【００１０】上記構成のいずれかを採用することによ
り、上面絶縁膜の存在により、ソース／ドレイン領域の
役割を果たす半導体層と半導体基板との距離が引き離さ
れるため、寄生接合容量を低減することができる。基板
外においてソース／ドレイン領域の役割を果たす半導体
層は、基板内ソース／ドレイン領域と接しているため、
両者の厚みを合わせることによりソース／ドレイン領域
の寄生抵抗を低減することができ、かつ、半導体層は、
シリコン基板の上側にあるので、短チャネル特性を悪化
させない。

【００１１】上記発明において好ましくは、上記半導体
層のうち、上記上面絶縁膜の上側にある部分は多結晶シ
リコン層であり、上記基板内ソース領域および上記基板
内ドレイン傾域の上側にある部分は単結晶シリコン層で
ある。この構成を採用することにより、単結晶シリコン
は、多結晶シリコンなどと比べて抵抗をより低くできる
ため、半導体層のうちＬＤＤ層の上側に位置する部分と
ＬＤＤ層とを合わせた部分のシート抵抗を低減できる。
その結果、素子のトランジスタとしての駆動能力の向上
が期待できる。

【００１２】上記発明において好ましくは、上記半導体
層がＳｉＧｅまたはＳｉＧｅＣを含む。この構成を採用
することにより、ｐＭＯＳＦＥＴを作製する際にｐ形ド
ーパントである硼素の活性化率を高めて、ＬＤＤ層１０
および半導体層を合わせたソース／ドレイン領域のシー
ト抵抗を低減でき、素子のトランジスタとしての駆動能
力の向上が期待できる。

【００１３】上記発明において好ましくは、上記上面絶
縁膜がシリコン窒化膜であって厚みが１０ｎｍ以上であ
る。この構成を採用することにより、今後、ＭＯＳＦＥ
Ｔが微細化し、チャネルのアクセプタ濃度Ｎ_Aが高くな
った場合において、図１９に示すように、寄生接合容量
の低減効果がある。

【００１４】上記発明において好ましくは、上記半導体
層がシリサイドを含む、請求項１から５のいずれかに記
載の半導体装置。この構成を採用することにより、基板
外ソース／ドレイン領域として機能する半導体層の少な
くとも一部がシリサイドとなることによって、基板外・
基板内合わせたソース／ドレイン領域のシート抵抗を低
減することができる。その結果、素子のトランジスタと
しての駆動能力の向上が期待できる。

【００１５】本発明に基づく半導体の製造方法の一つの
局面においては、主表面を有するシリコン基板上にゲー
ト酸化膜を介してゲート電極を形成する工程と、上記ゲ
ート電極を挟んで互いに対向する位置に仮側壁絶縁膜を
形成する工程と、上記シリコン基板の主表面上側に上面
絶縁膜を形成する工程と、上記仮側壁絶縁膜を除去する
工程と、上記シリコン基板の主表面近傍に基板内ソース
領域および基板内ドレイン領域を形成する工程と、上記
ゲート電極を挟んで互いに対向する位置に側壁絶縁膜を
形成する工程と、上記上面絶縁膜の上側から上記側壁絶
縁膜の側面まで延在し、一部が上記基板内ソース領域お
よび上記基板内ドレイン傾域と接するように、基板外ソ
ース領域および基板外ドレイン領域となる半導体層を形
成する工程とを含む。

【００１６】上記構成を採用することにより、上面絶縁
膜の存在によって、ソース／ドレイン領域の寄生接合容
量を低減でき、短チャネル特性を悪化させずにソース／
ドレイン領域の寄生抵抗を低減できる、半導体装置を製
造することができる。

【００１７】また、本発明に基づく半導体の製造方法の
他の局面においては、主表面を有するシリコン基板上に
ゲート酸化膜を介してゲート電極を形成する工程と、上
記ゲート電極を挟んで互いに対向する位置に仮側壁絶縁
膜を形成する工程と、上記シリコン基板の主表面上側に
上面絶縁膜を形成する工程と、上記シリコン基板の主表
面が露出するように上記仮側壁絶縁膜の一部を除去し、
残存部分を側壁絶縁膜とする工程と、上記シリコン基板
の主表面近傍に基板内ソース領域および基板内ドレイン
領域を形成する工程と、上記上面絶縁膜の上側から上記
側壁絶縁膜の側面まで延在し、一部が上記基板内ソース
領域および上記基板内ドレイン傾域と接するように、基
板外ソース領域および基板外ドレイン領域となる半導体
層を形成する工程とを含む。

【００１８】上記方法を採用することにより、仮側壁絶
縁膜の一部を除去せずに残したものが側壁絶縁膜となる
ため、形成工程は仮側壁絶縁膜の１回のみで済み、工程
を簡略化することができる。また、仮側壁絶縁膜の一部
を除去するのみであるのでエッチング時間も短くすみ、
素子分離領域などが意に反してエッチングされる量を抑
えることができる。

【００１９】上記発明において好ましくは、上記基板内
ソース領域および基板内ドレイン領域を形成する工程
を、上記上面絶縁膜を形成する工程および上記側壁絶縁
膜を形成する工程より後に行なう。この方法を採用する
ことにより、基板内ソース領域および基板内ドレイン領
域の先端同士の距離が大きく、短チャネル特性を改善可
能な半導体装置を製造することができる。

【００２０】上記発明において好ましくは、上記基板内
ソース領域および基板内ドレイン領域を形成する工程
を、上記仮側壁絶縁膜を形成する工程および上記上面絶
縁膜を形成する工程より前に行なう。この方法を採用す
ることにより、上面絶縁膜としてのシリコン窒化膜９へ
のイオン注入ダメージを抑えることができる。したがっ
て、良好な絶縁耐性を維持した上面絶縁膜を有する半導
体装置を製造することができる。

【００２１】上記発明において好ましくは、上記上面絶
縁膜を形成する工程の前に、上記シリコン基板主表面か
らみて、上記上面絶縁膜が上記基板内ソース領域および
基板内ドレイン領域よりも深くまで配置されるように、
上記シリコン基板主表面における上記上面絶縁膜を配置
しようとする領域を、エッチングする工程を含む。この
方法を採用することにより、上面絶縁膜が、より確実に
上記基板内ソース領域および基板内ドレイン領域よりも
深くまで配置され、寄生接合容量を低減した半導体装置
を製造することができる。

【００２２】上記発明において好ましくは、上記側壁絶
縁膜を除去する工程を含み、上記基板内ソース領域およ
び基板内ドレイン領域を形成する工程を上記側壁絶縁膜
を除去する工程の後に含む。この方法を採用することに
より、基板内ソース／ドレイン領域の形成を最後に行な
うため、基板内ソース／ドレイン領域に加えられる熱処
理の工程数を低減できる。したがって、ＬＤＤ層１０を
より浅くでき、短チャネル特性を改善可能な半導体装置
を製造することができる。

【００２３】上記発明において好ましくは、上記半導体
層を形成する工程は、上記半導体層をｎ形とする工程を
含み、上記基板内ソース領域および基板内ドレイン領域
を形成する工程は、上記半導体層から固相拡散させるこ
とによって、上記シリコン基板の主表面近傍に基板内ソ
ース領域および基板内ドレイン領域を形成する工程とを
含む。この方法を採用することにより、基板内ソース／
ドレイン領域の形成を固相拡散によって行なうため、イ
オン注入によって行なう場合に比べて、より浅い基板内
ソース／ドレイン領域が形成できる。したがって、短チ
ャネル特性の改善が可能な半導体装置を製造することが
できる。

【００２４】上記発明において好ましくは、上記半導体
層をシリサイド化する工程を含む。この方法を採用する
ことにより、基板外ソース／ドレイン領域として機能す
る半導体層の少なくとも一部がシリサイド層となり、基
板外・基板内合わせたソース／ドレイン領域のシート抵
抗を低減することができ、トランジスタとしての駆動能
力を向上した半導体装置を製造することができる。

【００２５】

【発明の実施の形態】（実施の形態１） （製造方法）図１〜図７を参照して、本実施の形態にお
ける半導体装置の製造方法について説明する。

【００２６】図１に示すように、ｐ形であるシリコン基
板１の主表面（図中上側）にシリコン酸化膜からなる素
子分離領域２およびパッド酸化膜３を形成し、パッド酸
化膜３を通してシリコン基板１にｐ形不純物である硼素
をイオン注入し、ｐ形ウェル４を形成する。

【００２７】図２に示すように、パッド酸化膜３を除去
する。ｐ形シリコン基板１の上面に、のちにゲート酸化
膜５となる酸化膜を形成し、この酸化膜の上側にｎ形ポ
リシリコン層、および、のちにハードマスク７となるシ
リコン酸化膜層を堆積する。リソグラフイーによりゲー
トパターンを形成する。ゲートパターンをマスクにシリ
コン酸化膜層をエッチングしてハードマスク７とする。
さらにｎ形ポリシリコン層をエッチングして、ｎ形ポリ
シリコンゲート電極６およびゲート酸化膜５を形成す
る。

【００２８】なお、ｎ形ポリシリコンゲート電極６の形
成にあたっては、ここでは、ｎ形ポリシリコン層の堆積
によって行なったが、この代りにアンドープポリシリコ
ン層の堆積を行なってからイオン注入と熱処理により形
成してもよい。

【００２９】図３に示すように、シリコン酸化膜を堆積
後、異方性エッチングにより、仮側壁絶縁膜８を形成す
る。仮側壁絶縁膜８の材料となる酸化膜層の形成にあた
っては、原料ガスとして、ＴＥＯＳ（Tetra Etyle Orth
o Silicate）が用いられるが、これに限らず、ＮＳＧ
（Nitro-Silicate Glass）やＢＰＴＥＯＳ（Boro Phosp
ho Tetra Etyle Ortho Silicate）などを用いてもよ
い。

【００３０】図４に示すように、仮側壁絶縁膜８と素子
分離領域２で囲まれたシリコン基板１の主表面の露出し
ている領域に、上面絶縁膜としてシリコン窒化膜９を形
成する。

【００３１】なお、シリコン窒化膜９の形成にあたって
は、シリコン基板１を直接窒化させて形成してもよい。
また、この領域に自己整合的に窒素をイオン注入し、引
続いて熱処理を行なってシリコン窒化膜９を形成しても
よい。あるいは、この領域に選択的にシリコン窒化膜９
を堆積させてもよい。

【００３２】図５に示すように、仮側壁絶縁膜８をウェ
ットエッチングなどにより除去し、続けて砒素などのイ
オン注入および熱処理を行ない、ＬＤＤ層１０を形成す
る。

【００３３】図６に示すように、側壁絶縁膜１１を形成
する。形成方法は、先に仮側壁絶縁膜８を形成した方法
と同様であるが、図６に示すように、側壁絶縁膜１１の
幅は、仮側壁絶縁膜８の幅よりも薄くなるように形成す
る。このように形成することで、側壁絶縁膜１１の形成
後に、側壁絶縁膜１１とシリコン窒化膜９との間にシリ
コン基板１の主表面が露出した状態となる。

【００３４】図７に示すように、上面絶縁膜としてのシ
リコン窒化膜９の上側から側壁絶縁膜１１の側面まで延
在するようにｎ形シリコン層１２を形成する。このよう
にすることで、シリコン基板１の主表面露出部分は、ｎ
形シリコン層１２に覆われ、ｎ形シリコン層１２は、シ
リコン基板１の基板内ソース／ドレイン領域としてのＬ
ＤＤ層１０と接する。上述のようなｎ形シリコン層１２
は、超高真空の化学的気相成長（ＵＨＶＣＶＤ：Ultra-
High-Vacuum Chemical Vapor Deposition）装置などに
より、シリコン酸化膜以外の部分に対して選択的にｎ形
シリコン層を成長させることによって可能である。ここ
で、ｎ形シリコン層を成長させる代りにアンドープシリ
コン層を堆積後、砒素や燐などのイオン注入および熱処
理を行なうことによって、ｎ形シリコン層１２としても
よい。

【００３５】（構造）図７は、本発明に基づく本実施の
形態における半導体装置としてのｎＭＯＳＦＥＴの構造
を示す。この構造においては、従来、シリコン基板１に
あったｎ形ソース／ドレイン領域１６（図２３参照）を
設けることなく、代りに、図７に示すように、シリコン
基板１の上側に上面絶縁膜としてのシリコン窒化膜９を
介して、半導体層としてのｎ形シリコン層１２を設けて
いる。ｎ形シリコン層１２は、側壁絶縁膜１１とシリコ
ン窒化膜９とに囲まれた領域でＬＤＤ層１０に接してい
るため、ｎ形シリコン層１２とＬＤＤ層１０とで合わせ
て、ソース／ドレイン領域の役割を果たす。このうち、
従来の構造におけると同様にシリコン基板１内部に設け
られたＬＤＤ層１０を、基板内ソース／ドレイン領域と
みなし、ｎ形シリコン層１２を基板外ソース／ドレイン
領域とみなすことができる。他の部分の構造について
は、従来のものと同様である。

【００３６】（従来の構造との寄生接合容量の比較）従
来の構造のｎＭＯＳＦＥＴの要部拡大図を図１７（ａ）
に示す。この場合の寄生接合容量は、図１７（ｂ）に示
すような部分に分けて考えることができる。ｎ形ソース
／ドレイン領域１６とｐ形ウェル４との間で構成される
部分の寄生接合容量をＣ_jとし、ＬＤＤ層１０とｐ形ウ
ェル４との間で構成される部分の寄生接合容量をＣ_ext
とすると、従来の構造のｎＭＯＳＦＥＴの図１７（ａ）
に示す部分全体の寄生接合容量は、Ｃ_j＋Ｃ_extで表され
る。

【００３７】一方、本発明に基づくｎＭＯＳＦＥＴの要
部拡大図を図１８（ａ）に示す。この場合の寄生接合容
量は、図１８（ｂ）に示すように上面絶縁膜としてのシ
リコン窒化膜９をはさんでｎ形シリコン層１２とｐ形ウ
ェル４とが対向する部分における寄生接合容量Ｃ
_SiNと、従来同様のＣ_extとからなる。したがって、本発
明に基づくｎＭＯＳＦＥＴの図１８（ａ）に示す部分全
体の寄生接合容量は、Ｃ_SiN＋Ｃ_extで表される。

【００３８】ＬＤＤ層１０の不純物の状態は、従来のも
のと本発明に基づくものとで同じであるからＣ_extは共
通である。よって、両者間の寄生接合容量の大小を検討
するには、Ｃ_jとＣ_SiNとを比較すればよい。本実施の形
態における構造のシリコン窒化膜９の厚みを変化させた
ときにはＣ_SiNは変化するが、その関係を図１９に示
す。併せて、一定値である従来のＣ_jも同図内に表示す
る。Ｃ_jは、代表的な２通りの条件について示す。ここ
で、Ｎ_Aはチャネルのアクセプタ濃度、Ｎ_Dはｎ形ソース
／ドレイン領域１６のドナー濃度である。図１９より、
チャネルのアクセプタ濃度Ｎ_Aが１×１０¹⁸ｃｍ^-3の場
合は、シリコン窒化膜９の膜厚が約３０ｎｍより大きけ
れば、本発明に基づく構造は、従来の構造のものに比べ
ての寄生接合容量を低減できることがわかる。

【００３９】今後、ＭＯＳＦＥＴの世代交代が進み、Ｍ
ＯＳＦＥＴが微細化すれば、チャネルのアクセプタ濃度
Ｎ_Aは高くなり、従来の構造の寄生接合容量は、さらに
大きくなると考えられる。その場合、シリコン窒化膜９
の膜厚がより小さくても、従来の構造でチャネルのアク
セプタ濃度Ｎ_Aを高めたものに比べて、本発明に基づく
構造は、寄生接合容量の低減効果があるといえる。たと
えば、Ｎ_A＝１×１０^{1 9}ｃｍ^-3の場合は、図１９から明
らかなように、本発明に基づく構造は、シリコン窒化膜
９の膜厚が約１０ｎｍより大きければ、寄生接合容量の
低減効果がある。

【００４０】（作用・効果）上述のように、本発明に基
づく構造においては、上面絶縁膜としてのシリコン窒化
膜９の存在によって寄生接合容量を低減することができ
る。その結果、素子の高速化を図ることができる。

【００４１】また、素子分離領域２とシリコン基板１と
の界面における接合リーク電流についても、シリコン窒
化膜９の存在によって、ｎ形シリコン層１２とｐ形ウェ
ル４とがより確実に分離され絶縁されることから、低減
できると考えられる。

【００４２】ＬＤＤ層１０は従来のように左右方向では
なく、シリコン基板の上側において上側に向けてｎ形シ
リコン層１２によって接続されているため、側壁絶縁膜
１１をたとえば約１０ｎｍにまで薄くしても、短チャネ
ル特性を劣化させることがない。したがって、側壁絶縁
膜１１を薄くすることができ、薄くした結果、ソース／
ドレイン領域の寄生抵抗は低減することができ、素子の
トランジスタとしての駆動能力を向上することができ
る。

【００４３】（実施の形態２）本実施の形態では、実施
の形態１における半導体装置としてのｎＭＯＳＦＥＴ
（図７参照）を製造するための、他の製造方法について
説明する。

【００４４】（製造方法）本実施の形態における製造方
法は、図１〜図４に示した工程については、実施の形態
１において説明した工程と同様である。本実施の形態に
おいては、図４に示す構造となった後に、仮側壁絶縁膜
８を全部除去するのではなく、図８に示すように、ウェ
ットエッチングなどにより、仮側壁絶縁膜８の一部を除
去する。この除去の際には、図８に示すように、仮側壁
絶縁膜８によって覆われていたシリコン基板１の主表面
が露出するようにする。次に露出した主表面に、砒素な
どをイオン注入し、熱処理を施すことで、ＬＤＤ層１０
を形成する。その結果、図６に類似した構造となる。図
６に示す構造との相違点は、側壁絶縁膜１１およびゲー
ト酸化膜５の下側へのＬＤＤ層１０の入り込み量が小さ
いことである。他の点については、図６に示す構造と同
じである。次に、図７に示すように、ｎ形シリコン層１
２を形成する。ｎ形シリコン層１２の形成方法について
は、実施の形態１で説明したものと同じである。

【００４５】（作用・効果）実施の形態１における半導
体装置の製造方法においては、側壁を覆う絶縁膜の形成
工程としては、仮側壁絶縁膜８と側壁絶縁膜１１との２
回形成する必要があった。これに対して、本実施の形態
における半導体装置の製造方法によれば、仮側壁絶縁膜
８の一部を除去せずに残したものが側壁絶縁膜１１とな
るため、形成工程は仮側壁絶縁膜８の１回のみで済む。
したがって、工程を簡略化することができる。

【００４６】また、仮側壁絶縁膜８に対して行なうエッ
チングに要する時間についても、仮側壁絶縁膜８の全部
を除去するのではなく一部を除去するのみであるので、
実施の形態１の場合に比べて短く済む。これにより、仮
側壁絶縁膜８のエッチングと並行して素子分離領域２な
どが意に反してエッチングされる量を抑えることができ
る。

【００４７】ＬＤＤ層１０の形成に関しては、実施の形
態１の製造方法においては、側壁絶縁膜１１のない状態
で行なっていたので、図５に示すように、ＬＤＤ層１０
はゲート酸化膜５の下側にも入り込む。そのため、図中
左右から延在するＬＤＤ層１０の先端同士は互いに接近
していた。これに対して、本実施の形態における製造方
法によれば、側壁絶縁膜１１のある状態で行なうため、
ＬＤＤ層１０は側壁絶縁膜１１の下側に入り込んだとし
ても、実施の形態１における場合に比べて、図中左右か
ら延在するＬＤＤ層１０の先端同士の距離を、大きくす
ることができる。よって短チャネル特性の改善が期待で
きる。

【００４８】（実施の形態３）本実施の形態では、実施
の形態１における半導体装置としてのｎＭＯＳＦＥＴ
（図７参照）を製造するための、さらに他の製造方法に
ついて説明する。

【００４９】（製造方法）本実施の形態における製造方
法は、図１〜図２に示した工程については、実施の形態
１において説明した工程と同様である。本実施の形態に
おいては、図４に示す構造となった後に、砒素などのイ
オン注入および熱処理を行ない、図９に示すようにＬＤ
Ｄ層１０の形成を行なう。

【００５０】図１０に示すように、仮側壁絶縁膜８を形
成する。仮側壁絶縁膜８の形成方法については、実施の
形態１において図３を参照して説明したものと同様であ
る。

【００５１】図１１に示すように、仮側壁絶縁膜８と素
子分離領域２で囲まれたシリコン基板１の主表面の露出
している領域に、上面絶縁膜としてシリコン窒化膜９を
形成する。シリコン窒化膜９の形成方法については、実
施の形態１において図４を参照して説明したものと同様
である。

【００５２】ただし、シリコン窒化膜９が、シリコン基
板１の主表面からみてＬＤＤ層１０よりも浅くまでしか
形成されていない場合は、シリコン窒化膜９とＬＤＤ層
１０との界面において寄生接合容量が発生してしまうた
め、これを避けて、シリコン窒化膜９は確実にＬＤＤ層
１０より深くまで形成されることが、寄生接合容量の低
減のために重要である。そこで、シリコン窒化膜９が、
より確実に、ＬＤＤ層１０よりも深くまで形成されるよ
うに、上述の仮側壁絶縁膜８の形成工程の後で上述のシ
リコン窒化膜９の形成工程の前に、シリコン基板１の主
表面におけるシリコン窒化膜９を配置しようとする領域
を、数１０ｎｍ程度エッチングしておくことが望まし
い。

【００５３】次に図１２に示すように、仮側壁絶縁膜８
よりも薄い側壁絶縁膜１１を形成して、シリコン基板１
の主表面が露出するようにする。側壁絶縁膜１１の形成
は、実施の形態１に示したように、仮側壁絶縁膜８を一
旦全部除去してから、側壁絶縁膜１１を新たに形成して
もよく、あるいは、実施の形態２に示したように、仮側
壁絶縁膜８の一部を除去して、残った部分を側壁絶縁膜
１１としてもよい。

【００５４】図７に示すように、ｎ形シリコン層１２を
形成する。ｎ形シリコン層１２の形成方法については、
実施の形態１で説明したものと同じである。

【００５５】（作用・効果）本実施の形態における半導
体装置の製造方法によれば、ＬＤＤ層１０を形成するた
めのイオン注入を、シリコン窒化膜９の形成前に行なっ
ているため、上面絶縁膜としてのシリコン窒化膜９への
イオン注入ダメージを抑えることができる。したがっ
て、良好な絶縁耐性を維持した上面絶縁膜を有する半導
体装置を製造することができる。

【００５６】（実施の形態４）本実施の形態では、図１
４に示すｎＭＯＳＦＥＴを製造するための製造方法につ
いて説明する。

【００５７】（製造方法）本実施の形態における製造方
法は、図１〜図４に示した工程については、実施の形態
１において説明した工程と同様である。本実施の形態に
おいては、図４に示す構造となった後に、図１３に示す
ように、ｎ形シリコン層１２の形成を行なう。ｎ形シリ
コン層１２の形成方法については、実施の形態１で図７
を参照して説明したものと同じである。

【００５８】次に図１４に示すように、側壁絶縁膜１１
を除去し、砒素などのイオン注入および熱処理を行な
い、ＬＤＤ層１０を形成する。

【００５９】（作用・効果）本実施の形態における半導
体装置の製造方法によれば、ＬＤＤ層１０の形成を最後
に行なうため、ＬＤＤ層１０に加えられる熱処理の工程
数を低減できる。したがって、ＬＤＤ層１０をより浅く
できる。よって、短チャネル特性の改善が可能なｎＭＯ
ＳＦＥＴを得ることができる。

【００６０】（実施の形態５）本実施の形態では、実施
の形態１における半導体装置としてのｎＭＯＳＦＥＴ
（図７参照）を製造するための、さらに他の製造方法に
ついて説明する。

【００６１】（製造方法）本実施の形態における製造方
法は、図１〜図４に示した工程については、実施の形態
１において説明した工程と同様である。本実施の形態に
おいては、図４に示す構造となった後に、図１３に示す
ように、ｎ形シリコン層１２の形成を行なう。ｎ形シリ
コン層１２の形成方法については、実施の形態１で図７
を参照して説明したものと同じである。

【００６２】次に、熱処理を行ない、ｎ形シリコン層１
２の内部の砒素や燐を固相拡散させてシリコン基板１の
主表面近傍にＬＤＤ層１０を形成する。このような製造
方法によっても、図７に示す構造を得ることができる。

【００６３】（作用・効果）本実施の形態における半導
体装置の製造方法によれば、ＬＤＤ層１０の形成を、固
相拡散によって行なうため、上述の各実施の形態のよう
にイオン注入によって行なう場合に比べて、より浅いＬ
ＤＤ層１０が形成できる。したがって、短チャネル特性
の改善が可能なｎＭＯＳＦＥＴを得ることができる。

【００６４】（実施の形態６）本実施の形態では、図１
５に示すｎＭＯＳＦＥＴを製造するための製造方法につ
いて説明する。

【００６５】（製造方法）本実施の形態においては、上
述の各実施の形態における、半導体層としてのｎ形シリ
コン層１２の形成工程に代えて、図１５に示すように、
半導体層のうち、上面絶縁膜としてのシリコン窒化膜９
の上側にある部分は多結晶シリコン層１４となり、基板
内ソース領域および基板内ドレイン傾域としてのＬＤＤ
層１０の上側にある部分は単結晶シリコン層１３とな
り、かつシリコン酸化膜の上側には何も成長しないよう
に、各層を成長させる工程を行なう。

【００６６】（作用・効果）本実施の形態における半導
体装置（図１５参照）によれば、単結晶シリコンは、多
結晶シリコンなどと比べて抵抗をより低くできるため、
半導体層のうちＬＤＤ層の上側に位置する部分とＬＤＤ
層とを合わせた部分のシート抵抗を低減できる。その結
果、素子のトランジスタとしての駆動能力の向上が期待
できる。また、ＬＤＤ層の上の部分が多結晶シリコンの
場合には、イオン注入やシリサイド工程において、結晶
粒界の存在によって、不純物プロファイルが所望の通り
にならないことや、イオンが異常に深く注入されたり、
シリサイドが異常に深く形成されたりして接合リークを
生じることが問題となりうるが、単結晶シリコンである
ので、そのような問題は低減できる。

【００６７】（実施の形態７）本実施の形態では、図７
に示すｎＭＯＳＦＥＴにおいて、半導体層として、ｎ形
シリコン層１２の代りに、ＳｉＧｅまたはＳｉＧｅＣを
備える。この構造を製造するためには、図７に示す構造
を製造する方法において、ｎ形シリコン層１２の形成工
程の代りに公知の技術によってＳｉＧｅまたはＳｉＧｅ
Ｃを成長させればよい。

【００６８】（作用・効果）半導体として一般的である
シリコン内部における硼素の活性化率に比べて、ＳｉＧ
ｅやＳｉＧｅＣの内部における硼素の活性化率の方が高
い。本実施の形態における半導体装置によれば、半導体
層がＳｉＧｅまたはＳｉＧｅＣであるので、ｐＭＯＳＦ
ＥＴを作製する際にｐ形ドーパントである硼素の活性化
率を高めて、ＬＤＤ層１０および半導体層を合わせたソ
ース／ドレイン領域のシート抵抗を低減でき、素子のト
ランジスタとしての駆動能力の向上が期待できる。

【００６９】（実施の形態８）本実施の形態では、図１
６に示すｎＭＯＳＦＥＴを製造するための製造方法につ
いて説明する。

【００７０】（製造方法）本実施の形態においては、実
施の形態１〜５に説明した工程によって得られた図７ま
たは図１４に示す構造に対して、サリサイドプロセスを
適用して、半導体層であるｎ形シリコン層１２をシリサ
イド化し、半導体層のうち少なくとも上面近傍をシリサ
イド層１５とする工程を行なう。図７に示す構造に対し
て、この工程を行なった場合、図１６に示す構造の半導
体装置が得られる。図１４に示す構造に対して、この工
程を行なう場合、図７に示す側壁絶縁膜１１の形成後に
行なうことにより、図１６に示す構造の半導体装置が得
られる。

【００７１】（作用・効果）基板外ソース／ドレイン領
域（実施の形態１参照）として機能する半導体層の少な
くとも一部がシリサイド層１５となることによって、基
板外・基板内合わせたソース／ドレイン領域のシート抵
抗を低減することができる。その結果、素子のトランジ
スタとしての駆動能力の向上が期待できる。

【００７２】（スパイクリークの問題）図２３に示す従
来の構造において、仮にサリサイドプロセスを行なって
ｎ形ソース／ドレイン領域１６の上面をシリサイド化し
ようとすると、シリコン基板１の上面に存在する微小な
欠陥などに起因して局所的にシリサイド反応がシリコン
基板１の奥深くまで進行してしまう場合がある。このよ
うな反応によって奥深くまで形成されたシリサイドがシ
リコン基板１内のｐｎ接合面を超えてｐ形ウェル４に到
達してしまうと、このシリサイドを通じて、大きなリー
ク電流が流れ、トランジスタとして動作不能となる。こ
のようなリークをシリサイドがスパイク状に形成されて
いることから「スパイクリーク」と呼ぶが、本発明に基
づく半導体装置においては、シリサイドがスパイク状に
形成されたとしても、上面絶縁膜としてのシリコン窒化
膜９が存在するため、シリサイドがｐｎ接合面を超える
確率は低い。したがって、シリサイドに起因するスパイ
クリークの発生確率は低減できる。

【００７３】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。

【００７４】

【発明の効果】本発明によれば、ソース／ドレイン領域
は、シリコン基板内部に形成されたＬＤＤ層と、上面絶
縁膜を介してシリコン基板上方に設けられた半導体層と
からなる構成である。したがって、上面絶縁膜の介在に
より、ソース／ドレイン領域の寄生接合容量は低減で
き、素子の高速化が可能となる。また、上面絶縁膜の存
在により、シリコン基板の主表面と素子分離領域との界
面における接合リーク電流の低減が可能となる。

【００７５】ＬＤＤ層は、シリコン基板の主表面側から
上方に向かって、半導体層によって接続されているの
で、寄生抵抗を低減することができる。その結果、素子
のトランジスタとしての駆動能力の向上が可能となる。

【００７６】ソース／ドレイン領域として機能する半導
体層の一部をシリサイド化することによって、ソース／
ドレイン領域のシート抵抗が低減する。その結果、素子
のトランジスタとしての駆動能力の向上が可能となる。

【００７７】シリサイド化される半導体層とシリコン基
板との間には上面絶縁膜が介在するため、シリサイドに
起因するスパイクリークの発生確率を低減することがで
きる。

【図面の簡単な説明】

【図１】 本発明に基づく実施の形態１〜５における半
導体装置の製造方法の第１の工程を説明するための断面
図である。

【図２】 本発明に基づく実施の形態１〜５における半
導体装置の製造方法の第２の工程を説明するための断面
図である。

【図３】 本発明に基づく実施の形態１〜５における半
導体装置の製造方法の第３の工程を説明するための断面
図である。

【図４】 本発明に基づく実施の形態１〜５における半
導体装置の製造方法の第４の工程を説明するための断面
図である。

【図５】 本発明に基づく実施の形態１における半導体
装置の製造方法の第５の工程を説明するための断面図で
ある。

【図６】 本発明に基づく実施の形態１における半導体
装置の製造方法の第６の工程を説明するための断面図で
ある。

【図７】 本発明に基づく実施の形態１における半導体
装置の断面図である。

【図８】 本発明に基づく実施の形態２における半導体
装置の製造方法の第５の工程を説明するための断面図で
ある。

【図９】 本発明に基づく実施の形態３における半導体
装置の製造方法の第５の工程を説明するための断面図で
ある。

【図１０】 本発明に基づく実施の形態３における半導
体装置の製造方法の第６の工程を説明するための断面図
である。

【図１１】 本発明に基づく実施の形態３における半導
体装置の製造方法の第７の工程を説明するための断面図
である。

【図１２】 本発明に基づく実施の形態３における半導
体装置の製造方法の第８の工程を説明するための断面図
である。

【図１３】 本発明に基づく実施の形態４、５における
半導体装置の製造方法の第５の工程を説明するための断
面図である。

【図１４】 本発明に基づく実施の形態４における半導
体装置の製造方法の第６の工程を説明するための断面図
である。

【図１５】 本発明に基づく実施の形態６における半導
体装置の断面図である。

【図１６】 本発明に基づく実施の形態８における半導
体装置の断面図である。

【図１７】 （ａ）は、従来技術に基づくｎＭＯＳＦＥ
Ｔの断面の要部拡大図である。（ｂ）は、（ａ）に示す
構造において発生する寄生接合容量についての説明図で
ある。

【図１８】 （ａ）は、本発明に基づくｎＭＯＳＦＥＴ
の断面の要部拡大図である。（ｂ）は、（ａ）に示す構
造において発生する寄生接合容量についての説明図であ
る。

【図１９】 寄生接合容量Ｃ_jとＣ_SiNとを比較するグラ
フである。

【図２０】 従来技術に基づく半導体装置の製造方法の
第１の工程を説明するための断面図である。

【図２１】 従来技術に基づく半導体装置の製造方法の
第２の工程を説明するための断面図である。

【図２２】 従来技術に基づく半導体装置の製造方法の
第３の工程を説明するための断面図である。

【図２３】 従来技術に基づく半導体装置の断面図であ
る。

【符号の説明】

１ シリコン基板、２ 素子分離領域、３ パッド酸化
膜、４ ｐ形ウェル、５ ゲート酸化膜、６ ゲート電
極、７ ハードマスク、８ 仮側壁絶縁膜、９シリコン
窒化膜、１０ ＬＤＤ層、１１ 側壁絶縁膜、１２ ｎ
形シリコン層、１３ 単結晶シリコン層、１４ 多結晶
シリコン層、１５ シリサイド層、１６ ｎ形ソース／
ドレイン領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA10 DA12 DA14 DC01 EA08 EC01 EC04 EC07 EC13 EF02 EK01 FA04 FA05 FA09 FA16 FA19 FB02 FC06 FC09 FC15 FC19 FC22

Claims (14)

【特許請求の範囲】
1. 【請求項１】 一方の面を主表面として前記主表面側に
   基板内ソース領域および基板内ドレイン領域を有するシ
   リコン基板と、 前記主表面上にゲート酸化膜を介し形成されたゲート電
   極と、 前記ゲート電極を挟んで互いに対向する位置に形成され
   た側壁絶縁膜と、 前記シリコン基板の主表面上側に形成された上面絶縁膜
   と、 前記上面絶縁膜の上側から前記側壁絶縁膜の側面まで延
   在する半導体層とを備え、 前記半導体層が前記基板内ソース領域および前記基板内
   ドレイン傾域と接している、半導体装置。
2. 【請求項２】 一方の面を主表面として前記主表面側に
   基板内ソース領域および基板内ドレイン領域を有するシ
   リコン基板と、 前記主表面上にゲート酸化膜を介し形成されたゲート電
   極と、 前記シリコン基板の主表面上側に形成された上面絶縁膜
   と、 前記上面絶縁膜の上側から前記ゲート電極に向かって前
   記ゲート電極とは接しないように延在する半導体層とを
   備え、 前記半導体層が前記基板内ソース領域および前記基板内
   ドレイン傾域と接している、半導体装置。
3. 【請求項３】 前記半導体層のうち、前記上面絶縁膜の
   上側にある部分は多結晶シリコン層であり、前記基板内
   ソース領域および前記基板内ドレイン傾域の上側にある
   部分は単結晶シリコン層である、請求項１または２に記
   載の半導体装置。
4. 【請求項４】 前記半導体層がＳｉＧｅまたはＳｉＧｅ
   Ｃを含む、請求項１または２に記載の半導体装置。
5. 【請求項５】 前記上面絶縁膜がシリコン窒化膜であっ
   て厚みが１０ｎｍ以上である、請求項１から４のいずれ
   かに記載の半導体装置。
6. 【請求項６】 前記半導体層がシリサイドを含む、請求
   項１から５のいずれかに記載の半導体装置。
7. 【請求項７】 主表面を有するシリコン基板上にゲート
   酸化膜を介してゲート電極を形成する工程と、 前記ゲート電極を挟んで互いに対向する位置に仮側壁絶
   縁膜を形成する工程と、 前記シリコン基板の主表面上側に上面絶縁膜を形成する
   工程と、 前記仮側壁絶縁膜を除去する工程と、 前記シリコン基板の主表面近傍に基板内ソース領域およ
   び基板内ドレイン領域を形成する工程と、 前記ゲート電極を挟んで互いに対向する位置に側壁絶縁
   膜を形成する工程と、前記上面絶縁膜の上側から前記側
   壁絶縁膜の側面まで延在し、一部が前記基板内ソース領
   域および前記基板内ドレイン傾域と接するように、基板
   外ソース領域および基板外ドレイン領域となる半導体層
   を形成する工程とを含む、半導体装置の製造方法。
8. 【請求項８】 主表面を有するシリコン基板上にゲート
   酸化膜を介してゲート電極を形成する工程と、 前記ゲート電極を挟んで互いに対向する位置に仮側壁絶
   縁膜を形成する工程と、 前記シリコン基板の主表面上側に上面絶縁膜を形成する
   工程と、 前記シリコン基板の主表面が露出するように前記仮側壁
   絶縁膜の一部を除去し、残存部分を側壁絶縁膜とする工
   程と、 前記シリコン基板の主表面近傍に基板内ソース領域およ
   び基板内ドレイン領域を形成する工程と、 前記上面絶縁膜の上側から前記側壁絶縁膜の側面まで延
   在し、一部が前記基板内ソース領域および前記基板内ド
   レイン傾域と接するように、基板外ソース領域および基
   板外ドレイン領域となる半導体層を形成する工程とを含
   む、半導体装置の製造方法。
9. 【請求項９】 前記基板内ソース領域および基板内ドレ
   イン領域を形成する工程を、前記上面絶縁膜を形成する
   工程および前記側壁絶縁膜を形成する工程より後に行な
   う、請求項８に記載の半導体装置の製造方法。
10. 【請求項１０】 前記基板内ソース領域および基板内ド
    レイン領域を形成する工程を、前記仮側壁絶縁膜を形成
    する工程および前記上面絶縁膜を形成する工程より前に
    行なう、請求項８に記載の半導体装置の製造方法。
11. 【請求項１１】 前記上面絶縁膜を形成する工程の前
    に、前記シリコン基板主表面からみて、前記上面絶縁膜
    が前記基板内ソース領域および基板内ドレイン領域より
    も深くまで配置されるように、前記シリコン基板主表面
    における前記上面絶縁膜を配置しようとする領域を、エ
    ッチングする工程を含む、請求項１０に記載の半導体装
    置の製造方法。
12. 【請求項１２】 前記側壁絶縁膜を除去する工程を含
    み、 前記基板内ソース領域および基板内ドレイン領域を形成
    する工程を前記側壁絶縁膜を除去する工程の後に含む、
    請求項７または８に記載の半導体装置の製造方法。
13. 【請求項１３】 前記半導体層を形成する工程は、前記
    半導体層をｎ形とする工程を含み、 前記基板内ソース領域および基板内ドレイン領域を形成
    する工程は、前記半導体層から固相拡散させることによ
    って、前記シリコン基板の主表面近傍に基板内ソース領
    域および基板内ドレイン領域を形成する工程とを含む、
    請求項７または８に記載の半導体装置の製造方法。
14. 【請求項１４】 前記半導体層をシリサイド化する工程
    を含む、請求項７から１３のいずれかに記載の半導体装
    置の製造方法。