CN102655110B - Soi晶体管及其制造方法 - Google Patents
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Abstract
本发明提供一种SOI晶体管及其制造方法,所述方法包括:提供SOI基板,所述SOI基板包括氧化层以及覆盖所述氧化层的顶层硅;在顶层硅上形成虚拟栅极,并在虚拟栅极两侧形成第一侧墙;在第一侧墙两侧的顶层硅上形成第一硅层;在第一侧墙两侧形成第二侧墙,并以第二侧墙为掩膜,进行重掺杂离子注入工艺,形成源漏区;去除第二侧墙;以第一侧墙为掩膜,进行轻掺杂离子注入工艺,形成源漏扩展区;在源漏区和源漏扩展区表面形成金属硅化物,并在金属硅化物上形成层间介质层;去除虚拟栅极形成开口,并在开口内形成栅极结构。通过本发明提供的SOI晶体管及其制造方法,能够减小SOI晶体管源漏区和源漏扩展区的寄生串联电阻。
Description
技术领域
本发明涉及集成电路制造工艺,特别涉及一种SOI晶体管及其制造方法。
背景技术
集成电路尤其超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transistor,简称MOSFET)。自MOSFET被发明以来,其几何尺寸一直在不断缩小,目前其特征尺寸已进入亚十分之一微米区。在此区域,各种实际的和基本的限制开始出现,器件尺寸的进一步缩小正变得越来越困难。就常规的互补型金属-氧化物-半导体(complementary metal oxide semiconductor,简称CMOS)集成电路技术而言,随着MOS器件特征尺寸的不断减小,为抑制短沟道效应,其它部分的几何尺寸也必须相应缩小。其中最具挑战性的是源漏结深的减小。MOSFET通常可分两类,一类是体硅型,即器件制作在体硅衬底上;另一类是绝缘衬底上硅(siliconon insulator,简称SOI)型,即器件制作在SOI衬底上。
在体硅情况下,源漏区通常由离子注入或扩散掺杂来形成,实践发现这些技术是很难在体硅衬底上实现超浅结源漏区的。而在SOI情况下,源漏结深总是小于或等于硅层的厚度,这样当硅层的厚度极度减小,即为超薄体(ultra thinbody,简称UTB)时,源漏区自然形成超浅结深。因此,SOI技术使得超浅结源漏的形成难度显著降低。
然而,当SOI的硅层为超薄体时,如何减小SOI晶体管源漏区,尤其是源漏扩展区的寄生串联电阻成为一个主要技术挑战。
发明内容
本发明的目的在于提供一种SOI晶体管及其制造方法,以解决现有的SOI晶体管源漏区和源漏扩展区的寄生串联电阻大的问题。
为解决上述技术问题,本发明提供一种SOI晶体管的制造方法,包括:提供SOI基板,所述SOI基板包括氧化层以及覆盖所述氧化层的顶层硅;在所述顶层硅上形成虚拟栅极,并在所述虚拟栅极两侧形成第一侧墙;在所述第一侧墙两侧的顶层硅上形成第一硅层;在所述第一侧墙两侧形成第二侧墙,并以所述第二侧墙为掩膜,进行重掺杂离子注入工艺,以形成源漏区;去除所述第二侧墙;以所述第一侧墙为掩膜,进行轻掺杂离子注入工艺,以形成源漏扩展区;在所述源漏区和源漏扩展区表面形成金属硅化物,并在所述金属硅化物上形成层间介质层;去除所述虚拟栅极形成开口,并在所述开口内形成栅极结构。
可选的,在所述的SOI晶体管的制造方法中,在所述顶层硅上形成虚拟栅极的工艺包括:在所述顶层硅上依次形成多晶硅层、氮化硅层和二氧化硅层;依次刻蚀所述多晶硅层、氮化硅层和二氧化硅层,形成虚拟栅极。
可选的,在所述的SOI晶体管的制造方法中,利用选择性外延工艺在所述第一侧墙两侧的顶层硅上形成第一硅层。
可选的,在所述的SOI晶体管的制造方法中,利用自对准工艺在所述源漏区和源漏扩展区表面形成金属硅化物。
可选的,在所述的SOI晶体管的制造方法中,在所述金属硅化物上形成层间介质层的工艺包括:在所述虚拟栅极和金属硅化物上形成第一层间介质层;进行化学机械研磨工艺,去除所述虚拟栅极上的第一层间介质层,减薄所述金属硅化物上的第一层间介质层。
可选的,在所述的SOI晶体管的制造方法中,在所述开口内形成栅极结构的工艺包括:在顶层硅、第一侧墙和层间介质层上形成高k介质层;在所述高k介质层上形成金属层;对所述高k介质层和金属层进行化学机械研磨,以形成栅极结构。
可选的,在所述的SOI晶体管的制造方法中,所述重掺杂离子注入的注入量为1×1013cm-2~5×1015cm-2;所述重掺杂离子注入的注入深度为300~1000埃。
可选的,在所述的SOI晶体管的制造方法中,所述轻掺杂离子注入的注入量为1×1012cm-2~5×1014cm-2;所述轻掺杂离子注入的注入深度为300~700埃。
本发明还提供一种如上述SOI晶体管的制造方法制造的SOI晶体管,所述SOI晶体管包括:SOI基板,所述SOI基板包括氧化层以及覆盖所述氧化层的预层硅;形成于所述顶层硅上的栅极结构;形成于所述栅极结构两侧的第一侧墙;形成于所述第一侧墙两侧的顶层硅上的第一硅层;形成于所述栅极结构两侧的源漏区和源漏扩展区;形成于所述源漏区和源漏扩展区上的金属硅化物;形成于所述金属硅化物上的层间介质层。
可选的,在所述的SOI晶体管中,所述栅极结构包括高k介质层以及位于高k介质层表面的金属层。
通过本发明提供的SOI晶体管及其制造方法,能够带来如下一些有益效果:
1、通过在第一侧墙两侧的顶层硅上形成第一硅层,即增加了源漏区和源漏扩展区的硅薄膜层的厚度,从而在进行离子注入工艺时,能够形成比较深的离子注入深度;进一步的,能在源漏区和源漏扩展区表面形成有效的金属硅化物,从而减小了SOI晶体管源漏区和源漏扩展区的寄生串联电阻;此外,防止了源漏扩展区表面的金属硅化物穿透离子注入区,避免了漏电流的产生;
2、通过先进行重掺杂离子注入工艺,然后再进行轻掺杂离子注入工艺,可提高轻掺杂离子注入工艺的离子注入深度,即源漏扩展区的离子注入深度;进一步的,能在源漏扩展区表面形成有效的金属硅化物,从而减小了SOI晶体管源漏扩展区的寄生串联电阻;此外,防止了源漏扩展区表面的金属硅化物穿透离子注入区,避免了漏电流的产生;
3、通过本发明提供的SOI晶体管的制造方法,在完成对源漏扩展区的离子注入工艺后,即可进行在源漏区和源漏扩展区表面形成金属硅化物的工艺,无需进行侧墙的去除工艺,从而提高了形成金属硅化物的工艺的可靠性;进一步的,减小了SOI晶体管源漏区和源漏扩展区的寄生串联电阻。
附图说明
图1是本发明实施例的SOI晶体管的制造方法的流程图;
图2a~2g是本发明实施例的SOI晶体管的制造方法的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的SOI晶体管及其制造方法作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1和图2a~2g,其中,图1为本发明实施例的SOI晶体管的制造方法的流程图;图2a~2g为本发明实施例的SOI晶体管的制造方法的示意图。本发明实施例提供的SOI晶体管的制造方法包括以下步骤:
首先,执行步骤S10,如图2a所示,提供SOI基板10,所述SOI基板包括氧化层110以及覆盖所述氧化层110的顶层硅120。当然,所述SOI基板10还可进一步包括背衬底100,所述氧化层110覆盖所述背衬底100表面。在本实施例中,所述顶层硅120的厚度为150~500埃。在本发明的其他实施例中,所述顶层硅120的厚度也可以更薄或者更厚。
其次,执行步骤S11,在所述SOI基板10的顶层硅120上形成虚拟栅极20,并在所述虚拟栅极20两侧形成第一侧墙30。具体请参考图2b-1至图2b-4:
如图2b-1所示,首先,在顶层硅120上形成多晶硅层200,所述多晶硅层200的厚度为500~2000埃;然后,在多晶硅层200上形成氮化硅层210,所述氮化硅层210的厚度为50~200埃;接着,在所述氮化硅层210上形成二氧化硅层220,所述二氧化硅层220的厚度为50~500埃;
如图2b-2所示,依次刻蚀所述多晶硅层200、氮化硅层210和二氧化硅层220,即可形成虚拟栅极20。其中,所述二氧化硅层220可作为后续形成第一侧墙工艺的蚀刻停止层,以进一步提高刻蚀工艺的精度;所述氮化硅层210可作为后续去除二氧化硅层220时,多晶硅层200的保护层。在本发明的其他实施例中,在形成所述虚拟栅极20的过程中,也可不沉积二氧化硅层220以及氮化硅层210,而仅仅形成多晶硅层200并刻蚀所述多晶硅层200,从而形成虚拟栅极20;
如图2b-3所述,接着,在顶层硅120和虚拟栅极20上形成第一氮化硅层300;
如图2b-4所述,然后,刻蚀所述第一氮化硅层300,形成第一侧墙30,所述第一侧墙30的宽度为50~300埃。在本实施例中,由于在形成虚拟栅极20的过程中,沉积有一层二氧化硅层220,即虚拟栅极20中包含有二氧化硅层,当刻蚀所述第一氮化硅层300以形成第一侧墙30时,所述二氧化硅层可作为蚀刻停止层,从而提高了此步刻蚀工艺的刻蚀精度。
接着,执行步骤S12,如图2c所示,在所述第一侧墙30两侧的顶层硅120上形成第一硅层101。所述第一硅层101可通过选择性外延工艺形成,其厚度例如为150~500埃。通过在第一侧墙30两侧的顶层硅120上形成第一硅层101,一方面增加了源漏区和源漏扩展区的硅薄膜层的厚度,从而在后续进行离子注入工艺时,能够形成比较深的离子注入深度;另一方面能在源漏区和源漏扩展区表面形成有效的金属硅化物,从而减小了SOI晶体管源漏区和源漏扩展区的寄生串联电阻;此外,防止了源漏扩展区表面的金属硅化物穿透离子注入区,避免了漏电流的产生。
接着,执行步骤S13,在第一侧墙30两侧形成第二侧墙31,并以所述第二侧墙31为掩膜,进行重掺杂离子注入工艺,以形成源漏区40;去除所述第二侧墙31。具体请参考图2d-1至图2d-3:
如图2d-1所示,首先,在第一侧墙30两侧形成第二侧墙31,所述第二侧墙31的宽度例如为100~500埃,所述第二侧墙31的材料优选为二氧化硅;
如图2d-2所示,接着,以第二侧墙31为掩膜,进行重掺杂离子注入工艺,以形成源漏区40。所述重掺杂离子注入工艺的注入量例如为1×1013cm-2~5×1015cm-2,注入深度例如为300埃~1000埃。接着,对源漏区40进行快速热退火工艺,所述快速热退火工艺可以选择工艺条件为:温度例如为900℃~1100℃,时间例如为5秒~60秒。
如图2d-3所示,然后,去除所述第二侧墙31。由于在本实施例中所述第二侧墙31的材料也是二氧化硅,因此,在去除第二侧墙31的过程中,去除第二侧墙31的同时可将虚拟栅极20中的二氧化硅层一并去除,即将所述虚拟栅极20转变成只包含多晶硅层和氮化硅层的第二虚拟栅极20’。
随后,执行步骤S14,如图2e所示,以所述第一侧墙30为掩膜,进行轻掺杂离子注入工艺,以形成源漏扩展区41。所述轻掺杂离子注入的注入量例如为1×1012cm-2~5×1014cm-2,注入深度例如为300~700埃。接着,对所述源漏扩展区41进行快速热退火工艺,所述快速热退火工艺可以选择工艺条件为:温度例如是900℃~1100℃,时间例如为5秒~60秒。
本发明实施例通过先进行重掺杂离子注入工艺,然后再进行轻掺杂离子注入工艺,可提高轻掺杂离子注入工艺的离子注入深度(即源漏扩展区41的离子注入深度),进一步的,后续能在源漏扩展区41表面形成有效的金属硅化物,从而减小了SOI晶体管源漏扩展区41的寄生串联电阻,此外,防止了源漏扩展区41表面的金属硅化物穿透离子注入区,避免了漏电流的产生。
接着,执行步骤S15,在所述源漏区40和源漏扩展区41表面形成金属硅化物50,并在所述金属硅化物50上形成层间介质层600’。具体请参考图2f-1至图2f-4:
如图2f-1所示,首先,在所述源漏区40、源漏扩展区41和第二虚拟栅极20’上形成金属层500,所述金属层500的材料可以是Ti、Co、NiPt等;
如图2f-2所述,通过所述金属层500的自对准工艺过程,在所述源漏区40和源漏扩展区41表面形成金属硅化物50,同时去除第二虚拟栅极20’上未进行自对准工艺过程的金属层;
如图2f-3所示,接着,在所述第二虚拟栅极20’和金属硅化物50上形成第一层间介质层600,所述第一层间介质层600的材料可以为二氧化硅,其厚度可以为1000~4000埃;
如图2f-4所示,然后,对所述第一层间介质层600进行化学机械研磨,去除所述第二虚拟栅极20’上的第一层间介质层,同时,减薄金属硅化物50上的第一层间介质层,最终,仅在金属硅化物50上形成层间介质层600’,所述层间介质层600’的厚度为500~3000埃。
由于本步骤是紧接着步骤S14执行的,中间没有其他工艺步骤,例如去除侧墙等,因此,可利用执行步骤S14时的工艺条件,如快速热退火中的工艺温度等,提高了本步骤中形成金属硅化物50的工艺的可靠性,进一步的,减小了SOI晶体管源漏区40和源漏扩展区41的寄生串联电阻。
最后,执行步骤S16,去除所述第二虚拟栅极20’形成开口21,并在所述开口21内形成栅极结构70。具体请参考图2g-1至图2g-3:
如图2g-1所示,去除所述第二虚拟栅极20’形成开口21;
如图2g-2所示,在顶层硅120、第一侧墙30和层间介质层600’上形成高k介质层700;在所述高k介质层700上形成金属层710;
如图2g-3所示,对所述高k介质层700和金属层710进行化学机械研磨,去除所述层间介质层600’上的高k介质层和金属层,形成栅极结构70。
通过执行上述步骤,得到了SOI晶体管2。如图2g-3所示,所述SOI晶体管2包括:SOI基板10,所述SOI基板10包括氧化层110以及覆盖所述氧化层110的顶层硅120;形成于所述顶层硅120上的栅极结构70;形成于所述栅极结构70两侧的第一侧墙30;形成于所述第一侧墙30两侧的顶层硅120上的第一硅层(图2g-3中未示出);形成于所述栅极结构70两侧的源漏区40和源漏扩展区41;形成于所述源漏区40和源漏扩展区41上的金属硅化物50;形成于所述金属硅化物50上的层间介质层600’。
在本实施例中,所述SOI基板10还包括背衬底100;所述栅极结构70包括高k介质层以及位于高k介质层表面的金属层。
通过本发明实施例提供的SOI晶体管的制造方法制得的SOI晶体管,同样具备了前述所描述的各种优点,在此不再赘述。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (8)
1.一种SOI晶体管的制造方法,其特征在于,包括:
提供SOI基板,所述SOI基板包括氧化层以及覆盖所述氧化层的顶层硅;
在所述顶层硅上形成虚拟栅极,并在所述虚拟栅极两侧形成第一侧墙;
在所述第一侧墙两侧的顶层硅上形成第一硅层;
在所述第一侧墙两侧形成第二侧墙,并以所述第二侧墙为掩膜,进行重掺杂离子注入工艺,以形成源漏区;去除所述第二侧墙;
以所述第一侧墙为掩膜,进行轻掺杂离子注入工艺,以形成源漏扩展区;
在所述源漏区和源漏扩展区表面形成金属硅化物,并在所述金属硅化物上形成层间介质层;
去除所述虚拟栅极形成开口,并在所述开口内形成栅极结构。
2.如权利要求1所述的SOI晶体管的制造方法,其特征在于,在所述顶层硅上形成虚拟栅极的工艺包括:
在所述顶层硅上依次形成多晶硅层、氮化硅层和二氧化硅层;
依次刻蚀所述多晶硅层、氮化硅层和二氧化硅层,形成虚拟栅极。
3.如权利要求1或2所述的SOI晶体管的制造方法,其特征在于,利用选择性外延工艺在所述第一侧墙两侧的顶层硅上形成第一硅层。
4.如权利要求1或2所述的SOI晶体管的制造方法,其特征在于,利用自对准工艺在所述源漏区和源漏扩展区表面形成金属硅化物。
5.如权利要求1或2所述的SOI晶体管的制造方法,其特征在于,在所述金属硅化物上形成层间介质层的工艺包括:
在所述虚拟栅极和金属硅化物上形成第一层间介质层;
进行化学机械研磨工艺,去除所述虚拟栅极上的第一层间介质层,减薄所述金属硅化物上的第一层间介质层。
6.如权利要求1或2所述的SOI晶体管的制造方法,其特征在于,在所述开口内形成栅极结构的工艺包括:
在顶层硅、第一侧墙和层间介质层上形成高k介质层;
在所述高k介质层上形成金属层;
对所述高k介质层和金属层进行化学机械研磨,以形成栅极结构。
7.如权利要求1所述的SOI晶体管的制造方法,其特征在于,所述重掺杂离子注入的注入量为1×1013cm-2~5×1015cm-2;所述重掺杂离子注入的注入深度为300~1000埃。
8.如权利要求1所述的SOI晶体管的制造方法,其特征在于,所述轻掺杂离子注入的注入量为1×1012cm-2~5×1014cm-2;所述轻掺杂离子注入的注入深度为300~700埃。
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C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant |