JPWO2008142768A1 - 半導体装置およびその製造方法 - Google Patents

Abstract

記憶層をＭ（添加元素）−Ｇｅ−Ｓｂ−Ｔｅの相変化材料（ただし、Ｍは、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｂ、Ｙ、Ｅｕの少なくとも１つ）で構成した相変化メモリ素子を備えた半導体装置において、高耐熱性と安定なデータ保持特性とを両立させる。記憶層が、前記添加元素又は前記添加元素の化合物が析出することにより、その層内で組成比の異なる微細構造を持つが、記憶層を構成するＭαＧｅＸＳｂＹＴｅＺの平均組成が０≦α≦０．４、０．０４≦Ｘ≦０．４、０≦Ｙ≦０．３、０．３≦Ｚ≦０．６、０．０３≦（α＋Ｙ）を満たす。

Description

本発明は、半導体装置およびその製造技術に関し、特に、相変化材料を含む相変化メモリ素子を備えた半導体装置に適用して有効な技術に関するものである。

カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクがあり、これらに用いられる記憶層の材料（相変化材料）として、Ｔｅ（テルル）を含むカルコゲナイド（chalcogenide）材料が知られている。

米国特許第５２５４３８２号（特許文献１）には、記憶層として［（Ｇｅ_ｙＴｅ_１−ｙ）_ａ（Ｓｂ_ｚＴｅ_１−ｚ）_１−ａ］_１−ｂ（Ｉｎ_１−ｘＴｅ_ｘ）_ｂ（ここで、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表されるカルコゲナイド材料を用いた光ディスク媒体が開示されている。これは、高速で結晶化が可能であるという特性を維持しつつ、非晶質（アモルファス）状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−ＴｅにＩｎ（インジウム）を添加したものである。

一方、米国特許第５８８３８２７号（特許文献２）には、相変化材料膜（カルコゲナイド材料膜）を用いた不揮発性メモリに関する詳述がなされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度とに応じて、相変化材料膜の原子配列が変化することによって、記憶情報が書き込まれる相変化メモリである。これは、非晶質化（アモルファス化）する際にジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるため、動作電流が大きくなり易いが、状態に応じて相変化材料膜の抵抗値が２桁から３桁も変化するものである。

また、電気的な相変化メモリに関しては、カルコゲナイドとしてＧｅ_２Ｓｂ_２Ｔｅ_５を用いたものを中心に研究が進められており、例えば、特開２００２−１０９７９７号公報（特許文献３）には、ＧｅＳｂＴｅを用いた記録素子が開示されている。また、特開２００３−１００９９１号公報（特許文献４）には、カルコゲナイド材料を用いたメモリに関する技術が開示されている。さらに、IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001年、p.803-806（非特許文献１）には、Ｇｅ_２Ｓｂ_２Ｔｅ_５からなる相変化膜を用いた相変化メモリで１０^１２回の書換えが可能であることが示されており、Nature Materials, Vol.4, 2005年、p.347-351（非特許文献２）には、結晶成長型材料を用いた相変化メモリに関する技術が開示されている。
米国特許第５２５４３８２号 米国特許第５８８３８２７号 特開２００２−１０９７９７号公報 特開２００３−１００９９１号公報 IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001年、p.803-806 Nature Materials, Vol.4, 2005年、p.347-351

マイコン（半導体装置）に搭載される不揮発性メモリの記憶層に、光ディスクにおいて使用されている相変化材料を用いた場合、その記憶層には、光ディスクとは異なり、製造プロセスや使用環境において、より高温に耐えることが要求される。そのため、例えばＧｅ_２Ｓｂ_２Ｔｅ_５などの標準的な相変化材料を記憶層に用いてメモリを構成した場合、耐熱性に関する信頼性を向上するためには、次のような課題を克服する必要がある。

非晶質状態における相変化材料の不安定性である。すなわち、非晶質状態は準安定相であるために、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用マイコンの場合は、１４０℃程度の高温環境での使用に耐えることが要求されるが、Ｇｅ_２Ｓｂ_２Ｔｅ_５を記憶層に用いた場合、非晶質は数時間で結晶状態、すなわち低抵抗状態に変化するため、このような高温環境ではデータ保持特性が不十分となり、使用には適さない。

また、メモリを混載したマイコンでは、マイコンチップを配線基板などに実装する工程で半田付けや圧着が行われるため、チップに形成されたメモリ素子が高温環境に晒される。マイコンの場合は、メモリ部分にプログラムを記録した後にチップの実装を行なうのが一般的である。しかしながら、実装工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書き込まなければならず、通常とは異なるプロセスを採用しなければならない。例えば、半田付け工程では２６０℃で数分、圧着工程では１８０℃で数時間という熱負荷がかかるため、短い時間ではあるが、動作温度よりも高い温度環境でのデータ保持特性を保証する必要がある。従って、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負荷にも耐え得るデータ保持特性を備えなければならず、光ディスクよりも遙かに厳しい耐熱性が要求される。

このように、相変化材料を用いた不揮発性メモリには克服すべき課題があり、特に、高温における抵抗値については、電気的なカルコゲナイド材料を用いたメモリに特有の課題であることから、光ディスク（光記録媒体）向けのカルコゲナイド材料では考慮されていない。

本発明の目的は、記憶層をＭ（添加元素）−Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−Ｔｅ（テルル）膜で構成した相変化メモリ素子を備えた半導体装置において、高耐熱性と安定なデータ保持特性とを両立させる技術を提供することにある。なお、添加元素は、例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ａｌ（アルミニウム）、Ｚｎ（亜鉛）、Ｃｄ（カドミウム）、Ｐｂ（鉛）、Ｓｉ（シリコン）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｙ（イットリウム）、Ｅｕ（ユウロビウム）からなる群より選ばれた少なくとも１種類の元素とすることができる。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、Ｍ−Ｇｅ−Ｓｂ−Ｔｅ膜で構成される記憶層では、添加元素、または添加元素の化合物が析出している。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

記憶層で析出した添加元素、または添加元素の化合物によって結晶の成長が抑制されるため、高耐熱性と安定なデータ保持特性とが両立した相変化メモリ素子を実現することができる。

本発明の一実施の形態における相変化メモリ素子の要部断面図である。 本発明の一実施の形態における半導体装置の要部断面図である。 図１に示した下部電極近傍の記憶層の第１状態を模式的に示す説明図である。 図１に示した下部電極近傍の記憶層の第２状態を模式的に示す説明図である。 図１に示した下部電極近傍の記憶層の第３状態を模式的に示す説明図である。 図１に示した下部電極近傍の記憶層の第４状態を模式的に示す説明図である。 図１に示した下部電極近傍の記憶層の第５状態を模式的に示す説明図である。 図１に示した下部電極近傍の記憶層の第６状態を模式的に示す説明図である。 Ｉｎ−Ｇｅ−Ｔｅ−Ｓｂ相変化材料のＩｎ濃度と結晶化温度との関係を示す説明図である。 本発明の一実施の形態における半導体装置のメモリセルアレイおよびその周辺回路を示す回路図である。 本発明の一実施の形態における半導体装置のメモリセルアレイおよびその周辺回路を示すレイアウト図である。 本発明の一実施の形態における相変化メモリ素子のＩ−Ｖ特性図である。 本発明の一実施の形態における相変化メモリ素子の読み出し動作を説明する波形図である。 本発明の一実施の形態における相変化メモリ素子の書き込み動作を説明する波形図である。 本発明の一実施の形態における半導体装置の製造方法を示す要部断面図である。 図１５に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部断面図である。 図１７に続く半導体装置の製造方法を示す要部断面図である。 図１８に続く半導体装置の製造方法を示す要部断面図である。 図１９に続く半導体装置の製造方法を示す要部断面図である。 図２０に続く半導体装置の製造方法を示す要部断面図である。 図２１に続く半導体装置の製造方法を示す要部断面図である。 図２２に続く半導体装置の製造方法を示す要部断面図である。 図２３に続く半導体装置の製造方法を示す要部断面図である。 抵抗素子の構造を模式的に示す説明図である。 本発明の実施の形態である相変化メモリ素子を多数回書換えした後、抵抗素子の長時間ＥＤＸ測定をした結果である。 図２６の結果を模式的に示す説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本願において導体層間の接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁体や半導体などの層または領域を挟んで接する場合も含むものとする。

本発明の実施の形態における半導体装置は、相変化材料（記憶層）を含む抵抗素子と、ＭＩＳ（Metal Insulator Semiconductor）トランジスタとを直列に接続した構造を有する相変化メモリ素子（不揮発性メモリ素子）を備えている。本発明の主要な特徴は、相変化メモリ素子に適用される相変化材料（記憶層）にある。そこで、本明細書では、まず、相変化メモリ素子について説明した後、本発明に係る相変化材料について説明する。次いで、相変化メモリ素子を適用した一例として、メモリセルアレイの構成およびその動作について説明する。次いで、相変化メモリ素子を備えたメモリセルアレイおよびその製造方法について説明する。

（相変化メモリ素子）
まず、相変化材料が適用される相変化メモリ素子について説明する。相変化メモリ素子の高温状態でのデータ保持特性を向上させるために、本発明者らは、相変化材料であるＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料に各種元素を添加することを検討している。添加する元素は、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素である。

図１は相変化メモリ素子の要部断面図であり、それを構成する抵抗素子が示されている。また、図２は相変化メモリ素子を備えた半導体装置の要部断面図である。なお、図２に示す半導体装置についての詳細な説明は、後述する。

図１に示すように、記憶層７１が一対の電極（上部電極７２、下部電極ＢＥＣ）との間で挟まれている。下部電極ＢＥＣは、例えばＷ（タングステン）などの主導体膜７０と、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）などの導電性バリヤ膜６９とを含むプラグから構成される。下部電極ＢＥＣ上には、例えばＴａ_２Ｏ_５（酸化タンタル）膜またはＣｒ_２Ｏ₃（酸化クロム）膜などからなる界面層６８を介して記憶層７１が形成されている。記憶層７１は、Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料に例えばＩｎを添加したＩｎ−Ｇｅ−Ｓｂ−Ｔｅをほぼ均一に含有した相変化材料膜からなる。記憶層７１の上部には、Ｗ膜などからなる上部電極７２が形成されている。この上部電極７２と下部電極ＢＥＣとからなる一対の電極間に記憶層７１が挟まれて抵抗素子ＲＭが構成される。

図２に示すように、抵抗素子ＲＭの下方には、導電性バリヤ膜６４および主導体膜６５から構成されるプラグを介して、下部電極ＢＥＣと電気的に接続されたメモリセル用のＭＩＳトランジスタＱＭが形成されている。このＭＩＳトランジスタＱＭの半導体領域（ソース、ドレイン領域）ＤＮ３、ＤＮ４と、導電性バリヤ膜６４および主導体膜６５から構成されるプラグと、が電気的に接続されている。また、上部電極７２の上には、下部電極（プラグ）ＢＥＣと同じ導電性バリヤ膜７３、主導電体膜７４からなるプラグＴＥＣが形成されており、抵抗素子ＲＭの上方には、プラグＴＥＣを介して上部電極７２と電気的に接続されたビット線ＢＬが形成されている。

図１に示したように、相変化メモリ素子の抵抗素子ＲＭでは、下部電極ＢＥＣの形状と上部電極７２の形状とが異なっている。このような形状の場合、相変化材料膜から構成される記憶層７１との接触面積が小さい下部電極ＢＥＣ側が高温になり易い。すなわち、接触面積が大きい上部電極７２側の記憶層７１は、リセット時に融解せず、あるいは融解しても冷却中に再結晶化して結晶化するが、接触面積が小さい下部電極ＢＥＣの近傍の記憶層７１には、非晶質領域７１ａが形成される。なお、図１２を参照して後述するが、リセットした後は、相変化材料（記憶層７１）が熱（ジュール熱）により部分的に融解が始まり、導電率が徐々に下がって高抵抗状態となる。

下部電極ＢＥＣが柱状または筒状の場合、下部電極ＢＥＣの上より外側の部分から電流が流れ込むため、柱状または筒状の下部電極ＢＥＣが記録層７１と接する領域の外縁部で電流密度が高くなる。ここで、下部電極ＢＥＣとそれに最も近い結晶化領域との最短距離は、リセット時にどれだけ大きな電流をどの程度の時間流したかによって異なる。例えば、抵抗素子ＲＭのサイズを小さくすると電流が減少し、記憶層７１の膜厚方向に沿った下部電極ＢＥＣと上部電極７２との距離（あるいは、非晶質化領域７１ａの上部の結晶化領域と下部電極ＢＥＣとの距離）よりも、非晶質化領域７１ａの底部に最も近接した結晶化領域と下部電極ＢＥＣとの距離（最近接経路）の方が小さくなる。このため、セット時にはこの最近接経路に沿って電流が多く流れる可能性が高い。なお、図１２を参照して後述するが、セットした後は、相変化材料（記憶層７１）が低抵抗状態となる。

このように本実施の形態における相変化メモリ素子は、記憶層７１が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するものである。

ところで、最近接経路は、記憶層７１のプロセスばらつきやプロセス欠陥などにより不安定となり易いので、抵抗素子ＲＭ間の特性ばらつきや書き換え可能回数低下などの不具合が発生する恐れがある。

また、高温状態、すなわち熱印加された状態では、記憶層７１を構成するＩｎ−Ｇｅ−Ｓｂ−Ｔｅ膜の原子配列が変化する可能性があり、これに起因して記憶層７１のさらなる高抵抗化が起き、次のセット動作時に、より高い電圧が必要になる恐れがある。すなわち、非晶質化領域７１ａが非晶質状態の場合、高温時に結晶化領域全体で原子配列の変化が生じてさらなる高抵抗化が起きると、次のセット動作が困難となることも有り得る。

また、記憶層７１が一対の電極である下部電極ＢＥＣと上部電極７２とに挟まれた構造の抵抗素子ＲＭには強い電場がかかるため、一対の電極間の記憶層７１中にイオン、あるいはイオン化し易い元素や成分が存在する場合、これらが電場によって移動する可能性がある。すなわち、図１において、初期からの結晶化領域は抵抗が低いので、記憶層７１の厚さ方向に沿った組成が均一である場合、セット時には下部電極ＢＥＣの外縁部分と初期からの結晶化領域との間の電位勾配が最大となり、インパクトイオン化を伴うセット動作が始まる。その際、プラスイオンの移動も起こり易くなり、高温になると偏析や構造の乱れが発生し、抵抗が高抵抗側に変化する原因となる。なお、セット／リセット動作時には、通常、下部電極ＢＥＣ側を基準にして上部電極７２側に高い電圧が印加されるため、プラスイオンが下部電極ＢＥＣ側に移動し易い。

さらに、一対の電極を構成する元素、特に金属元素も、電流による高温で記録層７１中に拡散する可能性が有り、さらには電位勾配によりイオン化して移動する可能性がある。特に、柱状の下部電極ＢＥＣと接する側の外縁部や、筒状の電極下部電極ＢＥＣが記録層７１と接する近傍では電流集中のために高温となるため、一対の電極を構成する元素が記録層７１中に拡散しやすい。

このため、相変化メモリ素子の記憶層７１を例えばＩｎ−Ｇｅ−Ｓｂ−Ｔｅ膜で構成した場合、記憶層７１と下部電極ＢＥＣとの間にＴａ_２Ｏ_５膜やＣｒ_２Ｏ₃膜などからなる界面層６８を形成することにより、耐熱性が向上し、リセット（非晶質化）電流を低減することができる反面、高温状態では、原子配列の変化によると考えられるさらなる高抵抗化が起き、次のセット時に高電圧が必要になる場合もある。

（相変化材料）
本実施の形態における相変化メモリ素子は、上部電極７２と、相変化材料から構成される記憶層７１と、下部電極ＢＥＣとを有する抵抗素子ＲＭを備えている。この抵抗素子ＲＭの記憶層７１が電気的に高抵抗の状態と低抵抗の状態のいずれかとなり、その状態が維持されることにより情報が記憶される。

本発明の主要な特徴を有する記憶層７１を構成する相変化材料は、少なくとも低抵抗状態において、均一ではなく、微細な組成変調を持つものである。以下は、低抵抗状態の場合について相変化材料（記憶層７１）が均一ではなく、微細な組成変調を持つ場合について説明するが、高抵抗状態においても、同様な微細な組成変調を持つのが好ましい。なお、本願において「微細な」とは、結晶粒径が相変化材料（記憶層７１）の厚さよりも小さく、例えば、断面ＴＥＭ（透過型電子顕微鏡）で結晶粒が観測されないほど小さいことをいう。

組成変調の１つの形態の例は、多結晶となった場合の結晶粒と粒間の部分との組成の違いによる微細な組成変調である。また、別の形態の例は、非晶質状態からのスピノーダル分解による微細な組成変調である。もう１つ別の形態の例は、電界によるイオン、特に金属イオンの原子配列の隙間への押し込みである。この場合、面内方向の微細な組成変調の他に、膜厚方向にも組成の変化が発生する。このような組成変化も好ましい。全体が非晶質である場合、部分的に微結晶である場合、全体が微結晶である場合がある。

これまで相変化材料においては、結晶状態も単一相であるのが良いとされてきた。高速相変化のためには、原子移動の距離をできるだけ小さくしたいからである。しかし、相変化メモリの場合、用途によっては極めて高い耐熱性が要求され、高速で単一相の結晶を生成するような非晶質状態では耐熱性達成が困難である。

一方、微細な２相以上に分かれた結晶状態となるような非晶質状態では、スピノーダル分解する非晶質状態もその中に含まれるが、２相のうち１相が結晶化しても他の１相が非晶質状態であれば、電極間の抵抗は高い状態を保つ。非晶質状態の部分は結晶粒界と考えることもできるが、通常の結晶粒界よりも結晶間に挟まる原子数が多い。また、３相に分かれ、うち２相が異なる結晶形の結晶であり、それらの間に残る１相が非晶質状態であって抵抗を高い状態に保つのであってもよい。

残った非晶質相を結晶化させるには高い温度が要求される。ただし、このことは必ずしも残った非晶質相自体が高い耐熱性を持つことを意味しない。すなわち、全体がその非晶質相である時、耐熱性が高いとは限らない。したがって、結晶相の間に挟まれて残留することによって結晶化が困難となると考えられる。

微結晶構造について図３から図８を用いてさらに説明する。図３から図８は、図１に示した下部電極（プラグ）ＢＥＣの近傍の記憶層７１を模式的に示したものである。

微結晶の構造は断面ＴＥＭ（透過型電子顕微鏡）観察などの一般的な分析手段では評価困難な程度に小さいため、正確な分析は困難であるが、以下のモデルで説明できる。例えば添加元素をＩｎとしたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料、すなわち構成元素がＩｎ、Ｇｅ、Ｓｂ、Ｔｅから相変化材料を用いた場合について説明する。なお、添加元素として、Ｉｎに限らず、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素を添加しても良い。

まず、第１のモデルについて図３を用いて説明する。なお、相変化領域９１の結晶率の変化により、メモリセルのビット線−ソース線間の抵抗が変化することとなる。

リセット状態、すなわち高抵抗状態の場合、相変化領域９１は、記憶層７１を構成するＩｎ−Ｇｅ−Ｓｂ−Ｔｅの平均組成と比較してＩｎ濃度が高く、かつ非晶質である領域（以下、Ｉｎ＋非晶質と示す）９２と、記憶層７１の平均組成と比較してＩｎ濃度が低く、かつ非晶質である領域（以下、Ｉｎ−非晶質と示す）９３とから構成される。言い換えると、記憶層７１では、添加元素であるＩｎ、または添加元素の化合物であるＩｎＴｅが、例えばＩｎ＋非晶質９２のように析出している領域がある。また、析出したＩｎ、または添加元素の化合物であるＩｎＴｅは非晶質であり、高抵抗状態の記憶層７１では、例えばＩｎ＋非晶質９２とＩｎ−非晶質９３のように組成が異なった非晶質が混在している。

このため、耐熱性に関して、リセット状態ではＩｎ＋非晶質９２の内部に結晶核が生成し、結晶成長した場合でも、Ｉｎ−非晶質９３に衝突することで、結晶成長が阻害される。Ｉｎ＋非晶質９２とＩｎ−非晶質９３の組成は異なるため、格子定数は異なり、同一の結晶になることはない。そのため、結晶の大きさは微小になり、ビット線−ソース線間の抵抗に影響を与えない、すなわち高抵抗のままである。なお、結晶粒経が小さい場合、結晶の表面面積に対して、体積が小さいため、生じたエンブリオが熱振動により、非晶質に戻ることがある。

セット状態、すなわち低抵抗状態の場合、相変化領域９１はＩｎ＋非晶質９２と、記憶層７１を構成するＩｎ−Ｇｅ−Ｓｂ−Ｔｅの平均組成と比較してＩｎ濃度が低く、かつ結晶相である領域（以下、Ｉｎ−結晶と示す）９５とで構成される。言い換えると、記憶層７１では、添加元素であるＩｎ、または添加元素の化合物であるＩｎＴｅが、例えばＩｎ＋非晶質９２のように析出している領域がある。また、析出したＩｎ、または添加元素の化合物であるＩｎＴｅは非晶質であり、低抵抗状態の記憶層７１では、例えばＩｎ＋非晶質９２とＩｎ−結晶９５のように結晶と非晶質が混在している。このＩｎ−結晶９５の間に、Ｉｎ＋非晶質９２が析出している。Ｉｎ−結晶９５は、母材のＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料に近い組成であり、例えばＩｎ＋非晶質９２に比べてＧｅ_２Ｓｂ_２Ｔｅ_５に近い組成のＩｎ−Ｇｅ−Ｓｂ−Ｔｅであると考えられる。

このＩｎ＋非晶質９２の膜厚はＩｎ−結晶９５の粒径と比較して小さい。また、Ｉｎ−結晶９５の粒径は、Ｇｅ_２Ｓｂ_２Ｔｅ_５より小さいものとなっている。言い換えると、記憶層７１のＩｎ−結晶９５の粒径が、一対の電極（上部電極７２、下部電極ＢＥＣ）間の最短距離より小さいものとなっている。

このため、セットパルス幅を長くすることで、余剰なＩｎをＩｎ−結晶９５から、Ｉｎ＋非晶質９２に熱拡散させる時間的余裕と温度を与えることが出来る。このときのパルス幅は、例えば、１マイクロ秒以上である。また、リセットパルス幅を短くすることで、溶融時のＩｎ＋非晶質９２からＩｎ−結晶９５への熱拡散を抑制し、記憶層７１内の組成不均一を保つことも可能である。このときのパルス幅は、例えば５０ナノ秒未満である。

次に、第２のモデルについて図４を用いて説明する。リセット状態ではＩｎ−非晶質９３の周辺に、記憶層７１を構成するＩｎ−Ｇｅ−Ｓｂ−Ｔｅの平均組成と比較してＩｎ濃度が高く、かつ結晶相である領域（以下、Ｉｎ＋結晶と示す）９４が存在する。この場合も同様にリセット状態の耐熱性が確保される。Ｉｎ＋結晶９４の結晶粒径は例えば２０ｎｍ以下と微細であることが、素子間ばらつき低減のために望ましい。

次に、第３のモデルについて図５を用いて説明する。このモデルでは、リセット状態でＩｎ濃度の高い領域が非晶質（Ｉｎ＋非晶質９２）であり、セット状態ではＩｎ濃度の高い領域は結晶（Ｉｎ＋結晶９４）である。

次に、第４のモデルについて図６を用いて説明する。相変化領域９１は、リセット状態ではＩｎ−非晶質９３とＩｎ＋非晶質９２で構成される。Ｉｎ−非晶質９３の結晶化がＩｎ＋非晶質９２により抑制されるのは、第１のモデルと同じである。このモデルの特徴は、セット状態が、複数の結晶９６で構成され、粒界近傍のＩｎ組成が高いことである。結晶間の粒界は、一般に結晶格子が乱れる。そのため、不純物が結晶の母相に位置することに比べて、元々エネルギー的に不安定な粒界に位置する方が、記憶層７１全体の熱力学的エネルギーが少なくて済むため、結晶格子の乱れのある粒界付近のＩｎ濃度が高くなる。例えば、添加元素がＺｎの場合、Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料からなる結晶格子内にＧｅもしくはＳｂを置換する形でＺｎが導入されていることが、我々のシンクロトロン放射光を用いた拡張Ｘ線微細構造（ＥＸＡＦＳ）測定により確かめられている。

このように、第１のモデルから第４のモデルはＩｎ濃度の高い領域が結晶相であるか、それとも、非晶質相であるかが異なる。

次に、第５のモデルについて図７を用いて説明する。第１のモデルとは、セット状態において記憶層７１に占めるＩｎ＋非晶質９２の体積比率が大きいことが異なる。例えば、Ｉｎ＋非晶質９２は、結晶９５と比較して、大きな体積を占める。

次に、第６のモデルについて図８を用いて説明する。このモデルの特徴は、電流の流れる方向にＩｎ濃度が変化していることである。このため、記憶層７１内の添加元素であるＩｎの濃度が、一対の電極（上部電極７２、下部電極ＢＥＣ）のうちの一方の電極側より他方の電極側で高いものとなる。具体的には、Ｉｎ濃度の場所による違いは、電流が流れることでもたらされ、ＩｎはＴｅに比べて電気陰性度が正であるため、電流が流れることで、イオン伝導が生じ、Ｉｎは負極側、すなわち負極である下部電極ＢＥＣ（主導体膜７０）へ移動する。

このため、リセット状態において、Ｉｎ−非晶質９３が、例え結晶化しても、下部電極ＢＥＣと上部電極ＴＥＣの間には非晶質のため高抵抗であるＩｎ＋非晶質９２があるため、下部電極ＢＥＣと上部ＴＥＣの間の電気抵抗は高抵抗に保たれる。

図９に、Ｉｎ−Ｇｅ−Ｔｅ−Ｓｂからなる相変化材料のＩｎ含有率と結晶化温度との関係を示す。なお、Ｉｎ含有率は、Ｉｎ−Ｇｅ−Ｔｅ−Ｓｂの平均組成においてのものである。

図９に示すように、Ｉｎが添加されることによって結晶化温度が高くなる。Ｉｎ含有率（α）に対して結晶化温度が、例えば３原子％では１８０℃程度、１０．５原子％では２５０℃、３０原子％では２７０℃程度、４０原子％では２５０℃程度となる。このような結晶化温度が高い範囲となるように添加元素のＩｎあるいはその化合物（Ｉｎ化合物）を析出させた記憶層７１を用いた相変化メモリ素子は、例えば自動車制御用マイコンの使用環境（１４０℃程度）のような高温でも、結晶化が起こりにくくなる。すなわち、記憶層７１が高抵抗状態のときに高温環境に曝された場合であっても、記憶層７１では結晶化が起こりにくいため、低抵抗とはならず、情報を保持することができる。

（メモリセルアレイの構成およびその動作）
まず、本実施の形態におけるメモリセルアレイについて説明する。図１０は、本実施の形態におけるメモリセルアレイおよびその周辺回路を示す回路図である。なお、説明が煩雑になるのを防ぐために、通常は多数含まれるワード線ＷＬおよびビット線ＢＬを簡略化し、４本のワード線ＷＬ１〜ＷＬ４、２本のビット線ＢＬ１〜ＢＬ２、２本のソース線ＳＬ１およびＳＬ２のみを示している。

図１０に示す本実施の形態におけるメモリセルアレイは、ＮＯＲ型の構成例であり、読出しが高速に行えることから、システムプログラムの格納用メモリなどに適している。従って、このメモリセルアレイは、主として単体メモリ用、あるいはマイコンなどの論理ＬＳＩ混載用として用いられるものである。

メモリセルＭＣ１１〜ＭＣ１２は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１〜ＭＣ２２、ＭＣ３１〜ＭＣ３２、ＭＣ４１〜ＭＣ４２は、それぞれワード線ＷＬ２、ＷＬ３、ＷＬ４に接続されている。また、メモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１は、ビット線ＢＬ１およびソース線ＳＬ１に接続されている。同様に、メモリセルＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２は、ビット線ＢＬ２、ソース線ＳＬ２に接続されている。

各メモリセルＭＣは、それぞれＭＩＳトランジスタからなる１個のメモリセルトランジスタＱＭと、それに直列に接続された１個の抵抗素子ＲＭとで構成されている。各メモリセルトランジスタＱＭのゲート電極にはワード線ＷＬが接続されており、抵抗素子ＲＭにはビット線ＢＬが接続されている。また、各メモリセルトランジスタＱＭにおいて、抵抗素子ＲＭが接続された一端（ソース、ドレイン領域の一方）とは異なる他の一端（ソース、ドレイン領域の他方）にはソース線ＳＬが接続されている。なお、図１を用いて前述したように、抵抗素子ＲＭは、下層から順に下部電極ＢＥＣ、界面層６８、記憶層７１および上部電極７２を積層した構成になっており、記憶層７１は、相変化材料からなる。

ワード線ＷＬ１〜ＷＬ４は、それぞれワードドライバＷＤ１〜ＷＤ４によって駆動される。どのワードドライバＷＤを選択するかは、ＸアドレスデコーダＸＤＥＣからの信号によって決まる。

また、図１０中の符号ＶＰＬは各ワードドライバＷＤへの電源供給線、符号Ｖｄｄは例えば１．５Ｖの電源電圧、符号ＶＧＬは各ワードドライバＷＤの電位引抜き線である。なお、電位引き抜き線ＶＧＬは接地電圧に固定されている。

また、メモリアレイの動作に必要なロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣも同時に示されている。この構成の特徴は、データ線に平行なソース線を設け、双方を等電位に駆動するプリチャージ回路と、選択ソース線を選択的に駆動する回路を配置することにより、選択されたワード線と選択されたソース線の交点にある選択セルにのみ電流経路を発生する点にある。

ロウデコーダＸＤＥＣは、ロウアドレスに応じたワード線ＷＬを選択する。また、カラムデコーダＹＤＥＣは、カラムアドレスに応じたカラム選択線ＹＳを駆動する。選択されたカラム選択線ＹＳに応じたカラム選択スイッチＱＡが導通することにより、選択されたメモリセルＭＣは、共通データ線Ｉ／Ｏを介して読み出し回路ＲＣおよび書き込み回路ＷＣに接続される。

ここで、ＱＡ１〜ＱＡ２は複数のデータ線（ＢＬ１〜ＢＬ２）の一つを選択して共通データ線Ｉ／Ｏに接続するための第１のスイッチ回路をなすと見ることができる。また、ＱＢ１〜ＱＢ２は複数のソース線（ＳＬ１〜ＳＬ２）の一つを選択してソース電圧供給線に接続するための第２のスイッチ回路をなすと見ることができる。

このメモリアレイ構成は、以下の三つの特徴を有する。第一は、ビット線ＢＬに平行な複数（ここではｍ本）のソース線ＳＬｒ（ｒ＝１、２、…）が配置され、列方向のトランジスタＱＭｒのソースがソース線ＳＬｒに共通に接続されている点である。

第二は、それぞれのソース線ＳＬｒとソース電圧端子ＶＳＬとの間に複数（ここではｍ個）のＮＭＩＳトランジスタＱＢｒ（ｒ＝１、２、…）が挿入され、これらのトランジスタが列デコーダで選択される点である。図１０では、これらのゲートに対応するカラム選択線ＹＳｒが直接接続されている例を示している。

第三は、対応するビット線ＢＬとソース線ＳＬをプリチャージ電圧ＶＤＬに駆動する複数のＮＭＩＳトランジスタＱＣｒおよびＱＤｒ（ｒ＝１、２、…）が配置され、これらのトランジスタのゲートにプリチャージイネーブル信号ＰＣが接続されている点である。このような構成により、プリチャージ電圧ＶＰＣに駆動された複数のビット線ＢＬおよびソース線ＳＬの中から、選択したいデータ線に対応するソース線を駆動することができる。つまり、選択したいデータ線及びソース線に接続されたメモリセルＭＣにのみ、電圧差を印加することができる。したがって、選択ワード線上の所望のメモリセルＭＣにのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することが可能となる。なお、プリチャージ回路はＱＣ、ＱＤ全体と解することができ、ＱＣ１とＱＤ１はＢＬ１とＳＬ１の対毎に設けられた要素プリチャージ回路と見ることができる。

図１１は図１０の回路に対応するレイアウト図である。図１１において、符号ＦＬはＭＩＳトランジスタの活性領域、Ｍ１は第１層配線、Ｍ２は第２層配線、ＦＧはシリコン基板上に形成されたＭＩＳトランジスタのゲート電極である。符号ＦＣＴは、ＭＩＳトランジスタの半導体領域（ソース、ドレイン領域）と第１層配線Ｍ１とを結ぶ接続孔、ＳＣＴは第１層配線Ｍ１と抵抗素子ＲＭとを結ぶ接続孔、ＴＣＴは第１層配線Ｍ１と第２層配線Ｍ２とを結ぶ接続孔、ＹＳはカラム選択線をそれぞれ示している。

メモリセルＭＣの抵抗素子ＲＭは、同一のビット線ＢＬに接続された複数のメモリセルＭＣ間で、接続孔ＴＣＴを介してビット線ＢＬ（第２層配線Ｍ２）に引き上げられる。ワード線ＷＬ１〜ＷＬ４は、多結晶シリコン膜とシリサイド（シリコンと高融点金属との合金）膜との積層膜などからなるゲート電極ＦＧにより構成されている。また、例えばメモリセルＭＣ１１のメモリセルトランジスタＱＭ１１と、メモリセルＭＣ２１のメモリセルトランジスタＱＭ２１とは、ソース領域が共有されている。このソース領域は、接続孔ＦＣＴを介してソース線ＳＬ１を構成する第１層配線Ｍ１に電気的に接続されている。

ビット線ＢＬ１〜ＢＬ２は、メモリセルアレイの周辺部に配置された選択トランジスタＱＢ１〜ＱＢ２のソース領域に接続されている。これらの選択トランジスタは、ＹアドレスレコーダＹＤＥＣからの信号を受けて指定のビット線ＢＬ１またはＢＬ２を選択する機能を持つ。

次に、記憶層（相変化材料）の相変化によって、電気抵抗値が高抵抗と低抵抗に変化した状態（高抵抗状態、低抵抗状態）を２値の情報として記憶する本実施の形態におけるメモリ素子について説明する。なお、図１、図２を用いて前述したように、相変化メモリ素子は、抵抗素子ＲＭと、ＭＩＳトランジスタＱＭとから構成され、このうち抵抗素子ＲＭは、下層から順に下部電極ＢＥＣ、界面層６８、記憶層７１および上部電極７２を積層した構成される。

記憶情報‘０’を書き込む場合、抵抗素子ＲＭを相変化材料の融点以上の温度に加熱してから急冷するようなリセットパルスを印加する。その際、リセットパルスを短くして、与える全エネルギーを小さくし、冷却時間を短く（例えば約１ｎｓ）設定することにより、相変化材料が高抵抗の非晶質状態となる。

逆に、記憶情報‘１’を書き込む場合、抵抗素子ＲＭを相変化材料の融点よりも低く、ガラス転移点と同じか、結晶化温度よりも高い温度領域に保つようなセットパルスを印加することにより、相変化材料が低抵抗の多結晶状態となる。結晶化に要する時間は相変化材料の組成によって異なるが、例えば約５０ｎｓである。

抵抗素子ＲＭの温度は、素子自身が発するジュール熱および周囲への熱拡散に依存する。図１２は、相変化メモリ素子のＩ−Ｖ特性図である。本実施の形態におけるメモリ素子は、書き込み情報に応じた値の電流パルスを抵抗素子ＲＭに印加することにより、記憶層７１の結晶状態が制御される。

図１２は、相変化材料を用いた抵抗素子ＲＭの動作原理を模式的に示したものであり、図に示す範囲内のセット電流を印加した場合には記憶情報‘１’が書き込まれ、それよりも大きいリセット電流を印加した場合には記憶情報‘０’が書き込まれることを示している。ただし、どちらの状態を‘０’または‘１’とするかは任意である。以下、図１２を参照しながら、四通りの書き込み動作について説明する。

第一に、初期状態が‘１’の抵抗素子ＲＭに‘１’を書き込む場合は、セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。

第二に、初期状態が‘１’の抵抗素子ＲＭに‘０’を書き込む場合は、リセット電流が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。パルスが切れて液相の抵抗素子ＲＭが急冷されると、非晶質状態に相変化するので、リセット（非晶質）状態の高抵抗曲線を一部辿って初期状態に戻る。図１２の破線で示した曲線は、リセットパルスは既に切れているが、そのまま電圧を印加し続けると、抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。

第三に、初期状態が‘０’の抵抗素子ＲＭに‘１’を書き込む場合は、セット電流を印加すると、素子の端子電圧がしきい電圧を超えた時に低抵抗状態にスイッチされる。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜が緩やかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。

第四に、初期状態が‘０’の抵抗素子ＲＭに‘０’を書き込む場合は、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。

このような抵抗素子ＲＭの動作原理から、読み出し時に記憶情報を破壊しないようにするために、最高でもしきい電圧より低い電圧に抑制しながら動作させなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いほど低下する傾向があるため、読み出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。これらの原理に基づき、図１０に示したアレイ構成を実現する動作を以下に説明する。

図１３に、本発明の実施の形態における相変化メモリ素子の読み出し動作を説明する波形を示す。この図１３に従い、メモリセルＭＣ１１の読み出し動作について説明する。なお、図１３は、図１０に示したメモリセルＭＣ１１を選択する場合の動作波形を示している。

まず、待機状態においては、プリチャージイネーブル信号ＰＣが電源電圧ＶＤＤに保持されているので、選択トランジスタＱＤにより、ビット線ＢＬおよびソース線ＳＬがプリチャージ電圧ＶＢＬに維持される。ここで、プリチャージ電圧ＶＢＬは、電源電圧ＶＤＤよりもトランジスタのしきい電圧Ｖｔｈだけ降下した値（例えば１．０Ｖ）である。また、このときは、共通データ線Ｉ／Ｏも読み出し回路によりプリチャージ電圧ＶＢＬにプリチャージされている。

読み出し動作が始まると、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＣが接地電圧ＶＳＳに駆動され、接地電圧ＶＳＳとなっているカラム選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、選択トランジスタＱＤ１、ＱＤ２が導通する。この時、ビット線ＢＬ１は、共通データ線Ｉ／Ｏと等電位にあるのでプリチャージ電圧ＶＢＬに保持されるが、ソース線ＳＬ１は、選択トランジスタＱＤ１によりソース電圧ＶＳＬ（例えば０．５Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＢＬは、プリチャージ電圧ＶＢＬがソース電圧ＶＳＬよりも高く、その差は、抵抗素子ＲＭの端子電圧が図１２に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。

次に、接地電圧ＶＳＳとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１に接続された全てのメモリセルＭＣのメモリセルトランジスタＱＭが導通する。この時、抵抗素子ＲＭに電位差が生じたメモリセルＭＣ１１内には電流経路が発生し、ビット線ＢＬ１および共通データ線Ｉ／Ｏが抵抗素子ＲＭの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。図１３に示すように、記憶情報‘１’を保持している場合の方が、記憶情報‘０’を保持している場合よりも抵抗値が小さいものとしているので、放電が速い。従って、記憶情報に応じた信号電圧が発生する。

非選択メモリセルＭＣ１２は、抵抗素子ＲＭの電位差が０なので、非選択ビット線ＢＬ２はプリチャージ電圧ＶＢＬに保持される。すなわち、ワード線ＷＬ１とソース線ＳＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。

ここで、読み出し回路ＲＣで読み出し情報が弁別された後ならば、ワード線ＷＬ１を立ち下げることができる。なお、この弁別が遅い場合にワード線ＷＬ１を立ち上げ続けると、記憶情報‘０’を読み出す場合においても、選択されたビット線ＢＬ１がソース電圧ＶＳＬ付近まで放電されてしまい、‘０’読み出しの信号電圧と‘１’読み出しの信号電圧との差が減少し、記憶情報を正しく読み出せなくなる場合がある。このような場合には、‘０’読み出しの場合のビット線電圧が参照電圧ＶＤＲを越える前のタイミングでワード線ＷＬ１を立ち下げることにより、誤動作を防止できる。ワード線ＷＬを立ち下げて電流経路を遮断することにより、共通データ線Ｉ／Ｏ上の信号電圧が保持されるので、読み出し回路ＲＣは参照電圧ＶＤＲを基準として発生された正または負の信号を弁別することが可能である。

以上の読み出し動作が終了すると、共通データ線Ｉ／Ｏはプリチャージ電圧ＶＢＬに駆動されて、待機状態に戻る。なお、待機状態において、ビット線ＢＬ１、ＢＬ２、ソース線ＳＬ１、ＳＬ２をフローティングにすると、読み出し動作開始時にビット線ＢＬ１あるいはＢＬ２と共通データ線Ｉ／Ｏとを接続した際に、電圧が不定であるビット線ＢＬ１あるいはＢＬ２の容量が共通データ線Ｉ／Ｏから充電されてしまう。このため、図１３ではワード線ＷＬ１に応じてカラム選択線ＹＳ１も立ち下げ、さらに接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＣを電源電圧ＶＤＤに駆動することにより、ビット線ＢＬ１およびソース線ＳＬ１をプリチャージ電圧ＶＢＬに駆動して待機状態としている。

また、昇圧電位ＶＤＨは、従来のＤＲＡＭにおいて広く用いられているような電圧であり、電源電圧ＶＤＤとＭＩＳトランジスタのしきい電圧Ｖｔｈとを用いて、ＶＤＨ＞（ＶＤＤ＋Ｖｔｈ）の関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線ＷＬとカラム選択線ＹＳとを昇圧電位ＶＤＨに駆動してＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。

また、プリチャージ電圧ＶＢＬをソース電圧ＶＳＬよりも高く設定することにより、選択ソース線ＳＬを、選択メモリセルＭＣにおけるメモリセルトランジスタＱＭのソース領域とし、抵抗素子ＲＭの抵抗に依らず、ＭＩＳトランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図１２に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。

なお、図１３は、ソース線ＳＬ１を駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＳＬ１を駆動してもよい。この場合は、最初にワード線ＷＬ１が駆動されて選択トランジスタＱＤが導通するため、抵抗素子ＲＭの端子電圧は０Ｖに確保される。その後、ソース線ＳＬ１を駆動すると、抵抗素子ＲＭの端子電圧は０Ｖから大きくなるが、その値はソース線ＳＬ１の駆動速度により制御可能であり、前述した読み出し領域の範囲に収めることができる。同様に、ワード線ＷＬ１とソース線ＳＬ１を、ほぼ同時に駆動することもできる。また、ワード線ＷＬ１とソース線ＳＬ１のうち、駆動タイミングが遅い方のパルスに先行してカラム選択線ＹＳ１を駆動すれば、共通データ線Ｉ／Ｏへの出力待ち時間を減らせるので、アクセス時間が速くなる。この場合は、図１０に示した選択トランジスタＱＤ１、ＱＤ１をそれぞれ独立に駆動できるように結線を変えればよい。

以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線ＢＬ１に接続された他のメモリセル（ＭＣ２１、ＭＣ３１、ＭＣ４１）は、それらのワード線電圧が接地電圧ＶＳＳ固定されているので、選択されることはない。また、他のビット線（ＢＬ２）とソース線ＳＬ２は同じ電位（ＶＢＬ）なので、残りのメモリセルＭＣも非選択状態に維持される。

上記の説明では、非選択のメモリセルＭＣを通じて流れる電流が動作に影響を及ぼさないよう、待機状態のワード線ＷＬを接地電圧ＶＳＳとし、選択状態のソース線ＳＬを正のソース電圧ＶＳＬ（例えば０．５Ｖ）としている。すなわち、待機状態のワード線電圧を接地電圧ＶＳＳとし、ソース電圧ＶＳＬを正の電圧とすることにより、メモリセルトランジスタＱＭのしきい値電圧を低くできる。

また、選択されたソース線ＳＬを接地電圧０Ｖとし、待機状態のワード線ＷＬを負の電圧にすることによっても、メモリセルトランジスタＱＭのしきい値電圧Ｖｔｈを低くできる。この場合は、待機時のワード線ＷＬ用に負電圧を発生させる必要があるが、選択時のソース線ＳＬの電圧が外部から印加される接地電圧ＶＳＳとなるため、ソース線ＳＬの電圧が安定になる。また、メモリセルトランジスタＱＭのしきい値電圧Ｖｔｈを十分高くすれば、選択時のソース線ＳＬと待機状態のワード線ＷＬを接地電圧０Ｖとしてもよい。この場合は、ソース線ＳＬの電圧が外部から印加される接地電圧Ｖｓｓである上に、待機状態のワード線ＷＬの容量が安定化容量として働くために、ソース線ＳＬの電圧をさらに安定なものにできる。

また、ここでは共通データ線Ｉ／Ｏに読み出された信号の電圧を、読み出し回路ＲＣにより弁別する動作について説明したが、共通データ線Ｉ／Ｏに流れる信号の電流を弁別する動作も可能である。この場合は、読み出し回路ＲＣとして、例えば前述の特許文献２（米国特許第５８８３８２７号）に述べられているような入力インピーダンスの小さいセンス回路を用いる。電流をこのようなセンスする方式にすることにより、共通データ線Ｉ／Ｏの配線容量の影響が小さくなるので、読み出し時間を短縮できる。

図１４に、本発明の実施の形態における相変化メモリ素子の書き込み動作を説明する波形を示す。この図１４に従い、メモリセルＭＣ１１の書き込み動作について説明する。なお、図１４は、図１０に示したメモリセルＭＣ１１を選択する場合の動作波形を示している。

まず、メモリセルＭＣ１１の選択動作は、前述した読み出し動作と同様に行う。メモリセルＭＣ１１が選択されると、書き込み回路ＷＣが共通データ線Ｉ／Ｏを駆動することにより、書き込み電流ＩＷＣが発生する。‘０’書き込みの場合は、図１２に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って電流値が０となる。このようなリセット電流により、リセットパルスと同じジュール熱が発生する。

他方、‘１’書き込みの場合は、図１２に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、セットパルスと同じジュール熱が発生する。このように、書き込みパルスの印加時間と電流値は、書き込み回路ＷＣによって制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルＭＣ１１は、セット電流のパルス幅だけ選択状態にある。

（相変化メモリ素子を備えた半導体装置およびその製造方法）
まず、図１０に示したアレイ構成を有する本実施の形態の半導体装置の構成を図２を用いて説明する。同図の右側部分はメモリセル領域ｍｍｒｙを示し、左側部分は論理回路領域ｌｇｃを示している。

論理回路領域ｌｇｃのシリコン基板５１には、ｐ型ウエル５２とｎ型ウエル５２ａとが形成されている。ｐ型ウエル５２にはｎチャネル型ＭＩＳトランジスタＱＮが形成され、ｎ型ウエル５２ａにはｐチャネル型ＭＩＳトランジスタＱＰが形成されている。論理回路領域ｌｇｃには、これらのＭＩＳトランジスタ（ＱＮ、ＱＰ）を用いた論理回路やセンスアンプ回路などが形成されている。

ｎチャネル型ＭＩＳトランジスタＱＮは、ｐ型ウエル５２の上部に互いに離間して形成されており、ＬＤＤ（Lightly Doped Drain）構造の半導体領域（ソース、ドレイン領域）ＤＮ１及びＤＮ２とゲート絶縁膜５４とゲート電極ＧＮとを有している。ｐチャネル型ＭＩＳトランジスタＱＰは、ｎ型ウエル５２ａの上部に互いに離間して形成されており、ＬＤＤ構造の半導体領域（ソース、ドレイン領域）ＤＰ１及びＤＰ２とゲート絶縁膜５４とゲート電極ＧＰとを有している。ｎチャネル型ＭＩＳトランジスタＱＮとｐチャネル型ＭＩＳトランジスタＱＰとは、浅い溝掘り埋込形の素子分離領域５３ａによって互いに分離されており、ゲート電極ＧＮ、ＧＰのそれぞれの側壁には、サイドウォールスペーサ５８が形成されている。

メモリセル領域ｍｍｒｙのシリコン基板５１には、ｐ型ウエル５２が形成されている。このｐ型ウエル５２には、ｎチャネル型ＭＩＳトランジスタからなるメモリセルトランジスタＱＭ１、ＱＭ２が形成されている。メモリセルトランジスタＱＭ１、ＱＭ２のそれぞれは、ＬＤＤ構造の半導体領域（ソース、ドレイン領域）ＤＮ３及びＤＮＣ、ＤＮ４及びＤＮＣ、とゲート絶縁膜５４とゲート電極ＧＮとを有している。メモリセルトランジスタＱＭ１、ＱＭ２のそれぞれのゲート電極ＧＮは、ワード線ＷＬを構成しており、その側壁には、サイドウォールスペーサ５８が形成されている。互いに隣接する２個のメモリセルトランジスタＱＭ１、ＱＭ２は、それらのソース、ドレイン領域の一方（半導体領域ＤＮＣ）を共有している。

上記のように構成されたｎチャネル型ＭＩＳトランジスタＱＮ、ｐチャネル型ＭＩＳトランジスタＱＰおよびメモリセルトランジスタＱＭ１、ＱＭ２の上部には、２層の層間絶縁膜６１ａ、６１ｂが形成されており、第２層目の層間絶縁膜６１ｂの上面は、論理回路領域ｌｇｃとメモリセル領域ｍｍｒｙとでその高さがほぼ一致するように平坦化されている。

メモリセル領域ｍｍｒｙの層間絶縁膜６１ａ、６１ｂには、メモリセルトランジスタＱＭ１、ＱＭ２の半導体領域ＤＮ３、ＤＮ４、ＤＮＣを露出するような接続孔が穿孔されている。この接続孔には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６２、６４および、例えばタングステンからなる主導体膜６３、６５が埋め込まれており、コンタクト電極が形成されている。このコンタクト電極は、メモリセル選択用ＭＩＳトランジスタＱＭ１およびＱＭ２の半導体領域ＤＮ３、ＤＮ４、ＤＮＣと電気的に接続されている。

また、論理回路領域ｌｇｃの層間絶縁膜６１ａおよび６１ｂにはｎチャネル型のＭＩＳトランジスタＱＮの半導体領域ＤＮ１の上面およびがｐチャネル型のＭＩＳトランジスタＱＰの半導体領域ＤＰが露出するような接続孔が穿孔されている。この接続孔には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６４ａおよび、例えばタングステンからなる主導体膜６５ａが埋め込まれており、コンタクト電極が形成されている。このコンタクト電極は、ｎチャネル型のＭＩＳトランジスタＱＮの半導体領域ＤＮおよびｐチャネル型のＭＩＳトランジスタＱＰの半導体領域ＤＰと電気的に接続されている。

層間絶縁膜６１ｂの上部には、層間絶縁膜６１ｃが形成されている。この層間絶縁膜６１ｃは、例えば、酸化シリコンからなる。論理回路領域ｌｇｃにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなる、導電性バリヤ膜６４ａおよび例えばタングステンからなる主導体膜６５ａからなるコンタクト電極が露出するような配線溝が穿孔されている。この配線溝には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６６ａおよび、例えばタングステンからなる主導体膜６７ａが埋め込まれており、第１層配線Ｍ１が形成されている。この第１層配線Ｍ１は、導電性バリヤ膜６４ａおよびタングステン６５ａからなるコンタクト電極と電気的に接続され、さらに、このコンタクト電極を通じて、ｎチャネル型ＭＩＳトランジスタＱＮの半導体領域ＤＮ、およびｐチャネル型ＭＩＳトランジスタＱＰの半導体領域ＤＰと電気的に接続されている。

また、メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６２および例えばタングステンからなる主導体膜６３からなるコンタクト電極が露出するような配線溝が穿孔されている。この配線溝には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６６ｂおよび、例えばタングステンからなる主導体膜６７ｂが埋め込まれており、６６ｂ、６７ｂはソース線配線ＳＬを形成している。このソース線配線ＳＬは、導電性バリヤ膜６２および主導体膜６３からなるコンタクト電極と電気的に接続され、さらに、このコンタクト電極を通じて、メモリ選択用ｎチャネル型ＭＩＳトランジスタＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。

また、メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６４および例えばタングステンからなる主導体膜６５からなるコンタクト電極が露出するような配線溝が穿孔されている。この配線溝には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６６および、例えばタングステンからなる主導体膜６７が埋め込まれており、導電性バリヤ膜６６および主導体膜６７は第１層配線パッドＭ１Ｐを形成している。この第１層配線パッドＭ１Ｐは、導電性バリヤ膜６４およびタングステン６５からなるコンタクト電極と電気的に接続され、さらに、このコンタクト電極を通じて、メモリ選択用ｎチャネル型ＭＩＳトランジスタＱＭ１、ＱＭ２の半導体領域ＤＮ３、ＤＮ４と電気的に接続されている。

層間絶縁膜６１ｃの上面には、層間絶縁膜６１ｄが堆積されている。この層間絶縁膜６１ｄは、例えば、酸化シリコンからなる。メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｄには、導電性バリヤ膜６６およびタングステン６７からなる第１層配線パッドＭ１Ｐが露出するような接続孔が穿孔されている。この接続孔には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６９および、例えばタングステンからなる主導体膜７０が埋め込まれており、プラグＢＥＣが形成されている。コンタクト電極ＢＥＣは、抵抗素子ＲＭの下部電極を構成し、第１層配線パッドＭ１Ｐおよびその下のプラグを介してメモリセルトランジスタＱＭ１、ＱＭ２の半導体領域ＤＮ３、ＤＮ４に接続されている。

プラグＢＥＣの上部には、抵抗素子ＲＭの界面層６８、記憶層７１および上部電極７２が形成されている。抵抗素子ＲＭの界面層６８は、例えばＴａ_２Ｏ_５（酸化タンタル）膜またはＣｒ_２Ｏ₃（酸化クロム）膜からなり、層間絶縁膜６１ｄと記憶層７１との剥離を防止する接着層として機能している。また、抵抗素子ＲＭの上部電極７２は、例えばＷ膜からなる。

ここで、抵抗素子ＲＭの記憶層７１は、下記の一般式（１）で表される相変化膜からなると、十分な耐熱性（初期不良を除く全素子が８５℃で１０年以上）と書換え特性（１０万回以上）が得られた。

Ｍ_αＧｅ_ＸＳｂ_ＹＴｅ_Ｚ （１）
ここで、式中のα、Ｘ、Ｙ、Ｚは、それぞれ０≦α≦０．４、０．０４≦Ｘ≦０．４、０≦Ｙ≦０．３、０．３≦Ｚ≦０．６、０．０３≦（α＋Ｙ）である。また、Ｍは、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素である。Ｍで表される元素とＳｂでは、Ｍで表される元素を含有する方が、１０年以上の耐熱性を保証できる温度が５℃以上高く、好ましかった。

このように、αが０．４より大きいと、１０万回以上の多数回書換えが困難であった。Ｘが０．０４より小さいと、耐熱性が不十分で、０．４より大きいとセットパルス幅が１００μｓを越えた。Ｙが０．３を越えると、耐熱性が不十分であった。Ｚが０．３以上０．６以下の範囲から外れると、耐熱性が不十分であった。（α＋Ｙ）が０．０３以下であると、１０万回以上の多数回書換えが困難であった。

また、記憶層７１を構成する相変化膜に少量の窒素または酸素を添加しても差し支えない。その場合の添加量は、５原子％以下とすることが好ましい。

抵抗素子ＲＭの下部には、エッチングストッパ膜１０１が形成されている。また、抵抗素子ＲＭの上部には、層間絶縁膜６１ｇが形成されており、層間絶縁膜６１ｇの上面は、論理回路領域ｌｇｃとメモリセル領域ｍｍｒｙとでその高さがほぼ一致するように平坦化されている。

メモリセル領域ｍｍｒｙの層間絶縁膜６１ｇおよびエッチングストッパ膜１０１には、抵抗素子ＲＭの上部電極７２を露出する接続孔が形成されており、その内部には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜７３および、例えばタングステンからなる主導体膜７４が埋め込まれている。エッチングストッパ膜１０１は、層間絶縁膜６１ｇをエッチングして接続孔を形成する際に、抵抗素子ＲＭを構成する材料がエッチングされて特性が劣化するのを防ぐ保護膜である。また、導電性バリヤ膜７３および主導体膜７４は、プラグＴＥＣを構成する。

また、論理回路領域ｌｇｃの層間絶縁膜６１ｇ、エッチングストッパ膜１０１および層間絶縁膜６１ｄには、第１層配線Ｍ１を露出する接続孔が形成されており、その内部には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜７３ａおよび、例えばタングステンからなる主導体膜７４ａが埋め込まれている。

層間絶縁膜６１ｇの上部には、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜７５および、例えばタングステンからなる主導体膜７６から構成される第２層配線が形成されている。メモリセル領域ｍｍｒｙの第２層配線は、図１０および図１１に示したビット線ＢＬを構成し、プラグＴＥＣを介して抵抗素子ＲＭの上部電極７２に接続されている。また、論理回路領域ｌｇｃの第２層配線は、その下のプラグを介して第１層配線Ｍ１に接続されている。なお、第２層配線Ｍ２、ＢＬの上部にも層間絶縁膜が形成されているが、その図示は省略する。

次に、図２に示した本実施の形態における半導体装置の製造方法を図１５〜図Ｙを用いて工程順に説明する。

まず、図１５に示すように、例えばｐ型の単結晶シリコン基板５１を用意し、その主面に公知の方法を用いてｐ型ウエル５２、ｎ型ウエル５２ａおよび素子分離領域５３、５３ａ、５３ｂを形成する。素子分離領域５３、５３ａ、５３ｂによって区画されたｐ型ウエル５２およびｎ型ウエル５２ａは、ｎチャネル型ＭＩＳトランジスタＱＮ、ｐチャネル型ＭＩＳトランジスタＱＰ、メモリセルトランジスタＱＭなどの素子が形成される活性領域となる。

続いて、メモリセル領域ｍｍｒｙのｐ型ウエル５２にメモリセルトランジスタＱＭ１、ＱＭ２を形成する。また、論理回路領域ｌｇｃのｐ型ウエル５２にｎチャネル型ＭＩＳトランジスタＱＮを形成し、ｎ型ウエル５２ａにｐチャネル型ＭＩＳトランジスタＱＰを形成する。

メモリセルトランジスタＱＭ１、ＱＭ２、ｎチャネル型ＭＩＳトランジスタＱＮおよびｐチャネル型ＭＩＳトランジスタＱＰを形成するには、まず、ｐ型ウエル５２およびｎ型ウエル５２ａのそれぞれの表面を熱処理および窒化処理することにより、酸窒化シリコン膜からなる膜厚１．５〜１０ｎｍ程度のゲート絶縁膜５４を形成する。

続いて、シリコン基板５１上にＣＶＤ法で多結晶シリコン膜を堆積した後、多結晶シリコン膜に不純物をイオン注入することにより、ｐ型ウエル５２上の多結晶シリコン膜５５の導電型をｎ型とし、ｎ型ウエル５２ａ上の多結晶シリコン膜５５ａの導電型をｐ型とする。次いで、多結晶シリコン膜をドライエッチングすることにより、メモリセル領域ｍｍｒｙのゲート絶縁膜５４上にゲート電極ＧＮ（ワード線ＷＬ）を形成し、論理回路領域ｌｇｃのゲート絶縁膜５４上にゲート電極ＧＮ、ＧＰを形成する。

続いて、ｐ型ウエル５２にＰ（リン）をイオン注入することによって、ゲート電極ＧＮの両側壁の下部にｎ⁻型半導体領域５９を形成し、ｎ型ウエル５２ａにＢ（ホウ素）をイオン注入することによって、ゲート電極ＧＰの両側壁の下部にｐ⁻型半導体領域５９ａを形成する。

続いて、シリコン基板５１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をドライエッチングすることによって、ゲート電極ＧＮ、ＧＰの側壁にサイドウォールスペーサ５８を形成する。サイドウォールスペーサ５８を構成する絶縁膜は、例えば酸化シリコン膜と窒化シリコン膜との積層膜とする。

続いて、ｐ型ウエル５２にＰをイオン注入することによって、ゲート電極ＧＮの両側壁の下部にｎ^＋型半導体領域６０を形成し、ｎ型ウエル５２ｎにＢをイオン注入することによって、ゲート電極ＧＰの両側壁の下部にｐ^＋型半導体領域６０ａを形成する。なお、その後、ゲート電極ＧＮ、ＧＰの表面に金属シリサイド層５６、および半導体領域ＤＮ１、ＤＮ２、ＤＮ３、ＤＮ４、ＤＮＣ、ＤＰ１、ＤＰ２のそれぞれの表面に公知の方法を用いて金属シリサイド層（図示しない）を形成してもよい。

続いて、シリコン基板５１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６１ａを堆積し、続いて層間絶縁膜６１ａ上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６１ｂを堆積した後、化学的機械研磨（ＣＭＰ）法を用いて層間絶縁膜６１ｂの表面を平坦化する。

続いて、図１６に示すように、フォトレジスト膜（図示しない）をマスクにして層間絶縁膜６１ａ、６１ｂをドライエッチングすることにより、半導体領域ＤＮ１，ＤＰ２，ＤＮ３，ＤＮ４，ＤＮＣを露出する接続孔を形成する。次いで、公知の方法を用いてその接続孔の内部に、例えばチタン膜、窒化チタン膜からなる導電性バリヤ膜６２、６４、６４ａおよび、例えばタングステンからなる主導体膜６３、６５、６５ａを埋め込み、プラグを形成する。

続いて、図１７に示すように、層間絶縁膜６１ｂ上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６１ｃを堆積し、続いてフォトレジスト膜（図示せず）をマスクにして層間絶縁膜６１ｃをドライエッチングすることにより、主導体膜６３、６５、６５ａを露出する配線溝を形成した後、公知の方法を用いて配線溝の内部にＴｉ／ＴｉＮなどの導電性バリヤ膜６６、６６ａ、６６ｂとＷなどの主導体膜６７、６７ａ、６７ｂとからなる第１層配線Ｍ１、Ｍ１Ｐ、ＳＬを形成する。

続いて、図１８に示すように、層間絶縁膜６１ｃ上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜６１ｄを堆積する。

続いて、図１９に示すように、フォトレジスト膜（図示せず）をマスクにして層間絶縁膜６１ｄをドライエッチングすることにより、第１層配線Ｍ１Ｐを露出する接続孔を形成した後、公知の方法を用いて接続孔の内部にＷなどの主導体膜７０とＴｉ／ＴｉＮなどの導電性バリヤ膜６９とからなるプラグ（下部電極）ＢＥＣを形成する。抵抗素子ＲＭの下部電極を構成するプラグＢＥＣは、Ｗ以外にも、その表面が平坦になり易い金属、例えば結晶粒径の小さいＭｏ（モリブデン）などを用いることができる。平坦性のよい金属には、プラグＢＥＣの表面の凹凸部分で起こる電界集中による局所的な相変化を抑える効果があるので、メモリセルＭＣの電気特性の均一性、書き換え回数および耐高温動作特性を向上させることができる。

次いで、図２０に示すように、層間絶縁膜６１ｄ上に、界面層６８、相変化材料膜からなる記憶層７１とメモリセル上部電極７２を下層から順に堆積する。界面層６８を構成する材料は、金属酸化物、例えば酸化タンタルＴａ_２Ｏ_５、酸化クロムＣｒ_２Ｏ_３であり，厚さは０．０５から５ｎｍである。界面層６８の形成方法は、通常用いられる反応性スパッタリングの他に、金属（タンタルＴａまたはクロムＣｒ）をスパッタリング成膜した後、酸素ラジカルで酸化処理を施す方法を用いることができる。

その上に、相変化材料膜（Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ膜）からなる記憶層７１を、複数のターゲットを用いたスパッタリング法で成膜する。記憶層７１は、前記式（１）の成分から構成され，膜厚は例えば２０から２００ｎｍである。なお、前述したように微細構造、すなわち記憶層７１で添加元素であるＩｎ、または添加元素の化合物であるＩｎＴｅを析出するには、記憶層７１に熱エネルギーを与える必要がある。後述するが、熱印加として例えば、電流を流す場合は、そのタイミングは、検査時に行うことが、工程数削減のため、望ましい。

続いて、記憶層７１上に上部電極７２をスパッタリング法で成膜する。上部電極７２は、例えばタングステンであり、厚さは例えば５０から２００ｎｍである。

続いて、図２１に示すように、フォトレジスト膜をマスクにしてタングステン膜からなる上部電極７２、記憶層７１および界面層６８をドライエッチングすることにより、プラグ（下部電極）ＢＥＣ、界面層６８、記憶層７１および上部電極７２からなる抵抗素子ＲＭを形成する。

また、図示しないが、ハードマスクを用いて抵抗素子ＲＭを形成してもよい。この場合、ハードマスク材料は、例えば窒化シリコン膜である。具体的には、窒化シリコン膜を上部電極７２上に堆積し、フォトレジスト膜をマスクにして窒化シリコン膜をドライエッチングすることによりハードマスクを形成する。その後、窒化シリコン膜をマスクにして上部電極７２、相変化材料膜からなる記憶層７１および界面層６８をドライエッチングすることにより、プラグ（下部電極）ＢＥＣ、界面層６８、記憶層７１および上部電極７２からなる抵抗素子ＲＭを形成する。

次に、図２２に示すように、抵抗素子ＲＭの上部にＣＶＤ法で窒化シリコン膜からなるエッチングストッパ膜１０１を堆積する。エッチングストッパ膜１０１としての窒化シリコン膜は、抵抗素子ＲＭの側壁に露出した記憶層７１の昇華を防ぐため、４００度以下の温度で堆積することが望ましい。

続いて、図２３に示すように、酸化シリコン膜からなる層間絶縁膜６１ｇを堆積した後、ＣＭＰ法を用いて層間絶縁膜６１ｇの表面を平坦化し、図示しないフォトレジスト膜をマスクにして層間絶縁膜６１ｇおよびエッチングストッパ膜１０１をドライエッチングすることにより、抵抗素子ＲＭの上部電極７２を露出する接続孔を形成する。

続いて、図２４に示すように、層間絶縁膜６１ｇ、エッチングストッパ膜１０１および層間絶縁膜６１ｄをドライエッチングすることにより、第１層配線Ｍ１を露出する接続孔を形成する。続いて、公知の方法を用いて接続孔の内部にＷ（タングステン）などの主導体膜７４、７４ａとＴｉ／ＴｉＮなどの導電性バリヤ膜７３、７３ａとからなるプラグを形成する。

その後、層間絶縁膜６１ｇの上部に、チタン膜および窒化チタン膜からなる導電性バリヤ膜７５をスパッタリング法等によって下層から順に堆積し、その上に、例えばアルミ膜からなる主導体膜７６をスパッタリング法等によって積み重ねて導体膜を形成する。次いで、図示しないフォトレジスト膜をマスクにしてこの金属膜をドライエッチングし、ビット線ＢＬおよび第２層配線Ｍ２を形成することにより、図２に示した半導体装置がほぼ完成する。

本実施の形態における相変化メモリに対し透過電子顕微鏡観察の結果について説明する。従来の相変化メモリは、相変化材料（記憶層）が結晶化することによる低抵抗状態と、非晶質化することによる高抵抗状態とで２値の情報を記憶していた。しかしながら、本実施の形態の相変化メモリでは、低抵抗状態においても、透過電子顕微鏡観察で対向する電極に挟まれた領域の５０％以上で結晶粒が観察されなかった。言い換えると、低抵抗状態においても、相変化材料は結晶相と非晶質相とが混在した状態である。このため、本実施の形態における相変化メモリは、１．３Ｖ、１０ｎｓのリセットパルスで高抵抗状態にした後、１８０℃で３時間加熱しても、数倍の抵抗上昇はみられるものの、抵抗低下は見られなかった。

また、本実施の形態における相変化メモリに対しＤＣ電圧の掃引による初期低抵抗化と１００回書換えを行った後、長時間ＥＤＸ分析を行った結果について説明する。図２５は、抵抗素子ＲＭの構造を模式的に示す説明図である。図２６は、本発明の実施の形態である相変化メモリ素子を多数回書換えした後、抵抗素子ＲＭの長時間ＥＤＸ測定をした結果である。図２７は、図２６の結果を模式的に示す説明図である。なお、図２５、図２６、図２７で示す構造は、それぞれ対応しており、抵抗素子ＲＭの下部電極ＢＥＣを負極とし、上部電極７２を正極とし、記憶層７１を構成する相変化材料の組成をＩｎ−Ｇｅ−Ｓｂ−Ｔｅとした場合が示されている。

図２６、図２７に示すように、ＧｅとＩｎの組成に、場所による細かなゆらぎと、直径１０ｎｍ程度の領域の平均的な組成（組成比ともいう）の、場所による不均一性が見られる。このような組成の異なる微細構造による不均一性が、耐熱性を向上させていると考えられる。特に、図２７に示すように、記憶層７１内のＩｎ組成比の濃淡が示されている。記憶層７１内部において場所によりＩｎ濃度の異なることが示されている（図中、高濃度Ｉｎ領域９７、低濃度Ｉｎ領域９８）。また、下部電極ＢＥＣすなわち負極側にＩｎ濃度の高い領域が多く見られることも示されている。

このように記憶層７１内で下部電極ＢＥＣ寄りが、上部電極７２寄りよりＧｅ、Ｉｎの濃度が高いことがわかる。言い換えると、記憶層７１内で下部電極ＢＥＣ寄りが、上部電極７２寄りよりＧｅ、Ｉｎが多く析出していることがわかる。また、ＧｅとＩｎの析出量を比較した場合、Ｉｎの方が記憶層７１内で下部電極ＢＥＣ寄りが、上部電極７２寄りより析出していることがわかる。これはＧｅ−Ｔｅ−ＳｂにＩｎを添加しているため、添加元素であるＩｎまたはＩｎ化合物（ＩｎＴｅ）が析出しやすいものと考えられる。

これまでは抵抗素子ＲＭの下部電極ＢＥＣを負極とし、上部電極７２を正極とした場合について示したが、下部電極ＢＥＣを正極とし、上部電極７２を負極とした場合は、記憶層７１内で上部電極７２寄りが、下部電極ＢＥＣ寄りよりＩｎが析出する。これは添加元素であるＩｎがプラスイオンを示すことから、記憶層７１内で一方の電極（負極）寄りが、他方の電極（正極）寄りより析出するためである。また、図２６においては、添加元素としてＩｎの場合について示したが、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素の場合も同様である。これらの元素もプラスイオンを示すことから、記憶層７１内で一方の電極（負極）寄りが、他方の電極（正極）寄りより析出するためである。

このように記憶層７１で析出した添加元素、または添加元素の化合物によって高温環境下でのＭ−Ｇｅ−Ｓｂ−Ｔｅから構成される結晶の成長が抑制されると考えられる。このため、高耐熱性と安定なデータ保持特性とが両立した相変化メモリ素子を実現することができる。

組成の異なる微細構造は、構造の周期や組成比変化が大きくなり過ぎるとセットが難しくなり、例えばセットできるパルス幅が１ｍｓより長くなる不都合が発生する。このため、本実施の形態における組成の異なる微細構造の形成は、書換え動作電圧より５％以上、５０％以下高い電圧パルスの印加によって行い、セット条件の変化は小さく、実用可能な範囲内としている。

また、組成の異なる微細構造の形成は、上記の多くの工程のプロセス温度から高く、短い方に外れた、温度４５０℃以上 ６００℃以下、時間１０ns以上１０分以下の電流・または光（紫外・可視・赤外）・または熱伝導による加熱によって行っても上記と同様に良好な特性が得られる。

また、組成の異なる微細構造の形成は、上記の多くの工程のプロセス温度から低く、長い方に外れた、温度９０℃以上 １５０℃以下、時間３０分以上１００時間以下の電流・または光（紫外・可視・赤外）・または熱伝導による加熱によって行っても、上記と同様な良好な特性が得られる。

微細構造作成のため電流を流すタイミングは、検査時に行うことが、工程数削減のため、望ましい。また、温度が高く、時間が短い方の１例であるレーザー加熱を行うタイミングは、記憶層７１成膜後に行うことになる。具体的には、レーザー照射時には、相変化材料の飛散を抑えるために、上部電極７２の少なくとも１部の成膜後であり、かつ、均一に加熱するため、上部電極７２のパターニング前が望ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、相変化メモリ素子の記憶層に、Ｇｅ−Ｔｅ−Ｓｂ系カルコゲナイド材料（相変化材料）を適用した場合について説明したが、その他のカルコゲナイド材料を適用しても良い。

本発明の半導体装置は、相変化材料を用いた相変化メモリ（不揮発性メモリ）、あるいは同一半導体チップに相変化メモリ（不揮発性メモリ）回路と論理回路とを形成したメモリ混載ロジックなどに広く適用可能であり、このような製品が高温条件下で用いられる場合にさらに有益なものとなる。

Claims (19)

1. Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素をＭとし、Ｍ−Ｇｅ−Ｓｂ−Ｔｅから構成される記憶層と、
   前記記憶層を挟む一対の電極と、
   を有し、
   前記記憶層が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するメモリ素子を備え、
   前記記憶層では、前記元素、または前記元素の化合物が析出していることを特徴とする半導体装置。
2. 前記元素、または前記元素の化合物が非晶質であり、
   前記高抵抗状態の前記記憶層では、組成が異なった非晶質が混在していることを特徴とする請求項１記載の半導体装置。
3. 前記低抵抗状態の前記記憶層では、結晶と非晶質が混在していることを特徴とする請求項１記載の半導体装置。
4. 前記低抵抗状態の前記記憶層では、結晶と非晶質が混在し、
   前記結晶が前記非晶質に比べてＧｅ_２Ｓｂ_２Ｔｅ_５に近い組成であることを特徴とする請求項１記載の半導体装置。
5. 前記低抵抗状態の前記記憶層の結晶粒径が、Ｇｅ_２Ｓｂ_２Ｔｅ_５より小さいことを特徴とする請求項１記載の半導体装置。
6. 前記記憶層の結晶粒径が、前記一対の電極間の最短距離より小さいことを特徴とする請求項１記載の半導体装置。
7. 前記記憶層中の前記元素のＭの組成比をα、
   前記記憶層中の前記Ｇｅの組成比をＸ、
   前記記憶層中の前記Ｓｂの組成比をＹ、
   前記記憶層中の前記Ｔｅの組成比をＺ、
   としたとき、前記記憶層の平均組成が、
   ０≦α≦０．４
   ０．０４≦Ｘ≦０．４
   ０≦Ｙ≦０．３
   ０．３≦Ｚ≦０．６
   ０．０３≦（α＋Ｙ）
   を満たすことを特徴とする請求項１記載の半導体装置。
8. ０．０３≦α≦０．４
   を満たすことを特徴とする請求項７記載の半導体装置。
9. Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅから構成される記憶層と、
   前記記憶層を挟む一対の電極と、
   を有し、
   前記記憶層が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するメモリ素子を備え、
   前記記憶層では、前記Ｉｎまたは前記Ｉｎの化合物が析出していることを特徴とする半導体装置。
10. 前記Ｉｎの化合物は、ＩｎＴｅであることを特徴とする請求項９記載の半導体装置。
11. 前記Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅの結晶間に、前記Ｉｎまたは前記Ｉｎの化合物が析出していることを特徴とする請求項９記載の半導体装置。
12. 前記記憶層が１０．５原子％以上の前記Ｉｎを含むことを特徴とする請求項９記載の半導体装置。
13. Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕからなる群より選ばれた少なくとも１種類の元素をＭとし、Ｍ−Ｇｅ−Ｓｂ−Ｔｅから構成される記憶層と、
    前記記憶層を挟む一対の電極と、
    を有し、
    前記記憶層が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するメモリ素子を備え、
    前記記憶層内の前記元素の濃度が、前記一対の電極のうちの一方の電極側より他方の電極側で高いことを特徴とする半導体装置。
14. Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅから構成される記憶層と、
    前記記憶層を挟む一対の電極と、
    を有し、
    前記記憶層が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するメモリ素子を備え、
    前記記憶層内の前記Ｉｎの濃度が、前記一対の電極のうちの一方の電極側より他方の電極側で高いことを特徴とする半導体装置。
15. 前記記憶層が１０．５原子％以上の前記Ｉｎを含むことを特徴とする請求項１４記載の半導体装置。
16. Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅから構成される記憶層と、
    前記記憶層を挟む一対の電極と、
    を有し、
    前記記憶層が相変化することによって高抵抗状態と低抵抗状態となり、それら状態を記憶するメモリ素子を備えた半導体装置の製造方法であって、
    スパッタリング法によって、前記Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅを形成した後、
    前記Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅに熱エネルギーを与えることによって、前記記憶層で前記Ｉｎまたは前記Ｉｎの化合物を析出することを特徴とする半導体装置の製造方法。
17. 前記熱エネルギーを、前記メモリ素子の書換え動作電圧の５％以上、５０％以下の電圧パルスによって発生することを特徴とする請求項１６記載の半導体装置の製造方法。
18. 前記熱エネルギーを、温度４５０℃以上、６００℃以下、かつ時間１０ｎｓ以上、１０ｍｉｎ以下で、電流、光、または熱伝導による加熱によって発生することを特徴とする請求項１６記載の半導体装置の製造方法。
19. 前記熱エネルギーを、温度９０℃以上、１５０℃以下、かつ時間３０ｍｉｎ以上、１００ｈｒ以下で、電流、光、または熱伝導による加熱によって発生することを特徴とする請求項１６記載の半導体装置の製造方法。