JP2008016850A - ドーピングされた相変化層を備える相変化メモリ素子およびその動作方法 - Google Patents

Abstract

【課題】ドーピングされた相変化層を備える相変化メモリ素子およびその動作方法を提供する。
【解決手段】相変化層を備えるストレージノードとスイッチング素子と、を備える相変化メモリ素子であって、前記相変化層が、Ｉｎを含み、前記Ｉｎの含有量（ａ１）が、５ａｔ％＜ａ１＜１５ａｔ％である、相変化メモリ素子およびその動作方法である。
【選択図】図１

Description

本発明は、メモリ素子に関する。より詳細には、ドーピングされた相変化層を備える相変化メモリ素子およびその動作方法に関する。

相変化メモリ素子（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ：ＰＲＡＭ）は、フラッシュメモリ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）および磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）のような不揮発性メモリ素子の一つである。ＰＲＡＭと他の不揮発性メモリ素子との構造的相違点は、ストレージノードにある。

ＰＲＡＭのストレージノードは、相変化層を備える。相変化層の相は、所定温度で結晶状態から非晶質状態に変化し、前記所定温度より低い温度で非晶質状態から結晶状態に変化する。

相変化層が非晶質状態であるとき、前記相変化層の抵抗を第１抵抗とし、前記相変化層が結晶状態であるとき、前記相変化層の抵抗を第２抵抗とすれば、前記第１抵抗は、前記第２抵抗より大きい。

ＰＲＡＭは、このように相変化層の抵抗が相変化層の状態によって変化する性質を利用してデータを記録および読み取ることができる。

ＰＲＡＭの相変化層としてＧｅ_２Ｓｂ_２Ｔｅ_５層（ＧＳＴ層）が広く使用されている。ＰＲＡＭの相変化層として使用されうる理想的な物質は、溶融点が低く、非晶質状態であるときと、結晶状態であるときとの抵抗差が大きく、また熱伝導度の低い物質である。

しかし、現在、相変化層として広く使用されているＧＳＴ層は、溶融点が６００℃以上であり、抵抗は低い方である。したがって、ＧＳＴ層を相変化層として使用するＰＲＡＭの場合、相変化層を非晶質状態に変化させるために、大きいリセット電流を印加することは不回避である。

ＰＲＡＭのリセット電流は、ＰＲＡＭに備えられたトランジスタが受容できる電流より小さくなければならない。トランジスタの駆動電流は、そのサイズで決定されるので、リセット電流を減らさずにトランジスタのサイズを小さくすることは難しい。結局、リセット電流を減らさずにＰＲＡＭの集積度を高めることは難しい。

本発明が解決しようとする課題は、前記問題点を改善するためのものであって、リセット電流は減らし、溶融点は下げ、抵抗は大きくすることができるドーピングされた相変化層を備えるＰＲＡＭを提供するところにある。

本発明が解決しようとする他の課題は、このようなＰＲＡＭの動作方法を提供するところにある。

前記課題を解決するために、本発明は、相変化層を備えるストレージノードとスイッチング素子と、を備える相変化メモリ素子であって、
前記相変化層が、Ｉｎを含み、
前記Ｉｎ量（ａ１）が、５ａｔ％＜ａ１＜１５ａｔ％である、相変化メモリ素子を提供する。

さらに、本発明は、本発明に係る相変化メモリ素子の動作方法であって、前記相変化層に０ｍＡを超えて、１ｍＡ未満のリセット電流を印加してデータ書き込みを行うことを含む、相変化メモリ素子の動作方法を提供する。

本発明によるメモリ素子は、相変化層としてＩｎがドーピング（添加）されたＧＳＴ層を備えるところ、リセット電流をＩｎがドーピングされていないＧＳＴ層の半分に減らし、一方で、抵抗をさらに大きくすることができる。

以下、添付された図面を参照して、本発明の実施形態によるドーピングされた相変化層を備えるＰＲＡＭ（以下、本発明のメモリ素子とも称する）およびその動作方法を詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて示されている。

図１は、本発明のメモリ素子の断面を示す図面である。

図１に示すように、基板４０に第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１が所定間隔に存在する。第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１は、例えば、ｎ型不純物がドーピングされた領域である。基板４０は、第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１にドーピングされた不純物と、逆のタイプの不純物とが注入された基板であって、例えば、ｐ型シリコン基板でありうる。

第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１は、多様な形態を有しうる。第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１のうちの一つ、例えば、第１不純物ドーピング領域Ｓ１は、ソース領域であり、残りの領域は、ドレイン領域である。第１不純物ドーピング領域Ｓ１と第２不純物ドーピング領域Ｄ１との間の基板４０上にゲート絶縁膜４２およびゲート電極４４が順次に積層されている。基板４０と、第１不純物ドーピング領域Ｓ１および第２不純物ドーピング領域Ｄ１と、ゲート電極４４とは、電界効果トランジスタ（以下、トランジスタ）を構成する。

次いで、前記トランジスタの形成された基板４０上に、前記トランジスタを覆う第１層間絶縁層４６が存在する。第１層間絶縁層４６に、第１不純物ドーピング領域Ｓ１が露出されるコンタクトホールｈ１が形成されている。コンタクトホールｈ１は、第１不純物ドーピング領域Ｓ１の代わりに、第２不純物ドーピング領域Ｄ１が露出される位置に形成されてもよい。コンタクトホールｈ１は、導電性プラグ５０で満たされている。第１層間絶縁層４６上に、導電性プラグ５０の露出された上面を覆う下部電極６０が存在する。下部電極６０は、パッドの役割も兼ねる。下部電極６０は、例えば、ＴｉＮまたはＴｉＡｌＮから形成されうるが、これと異なる物質から形成されてもよい。

第１層間絶縁層４６上に、下部電極６０を覆う第２層間絶縁層６２が存在する。第２層間絶縁層６２は、第１層間絶縁層４６と同じ絶縁層でありうる。第２層間絶縁層６２に、下部電極６０の上面が露出されるビアホールｈ２が形成されている。ビアホールｈ２は、下部電極コンタクト層６４で満たされている。下部電極コンタクト層６４は、下部電極６０と同じ物質でありうる。第２層間絶縁層６２上に、下部電極コンタクト層６４の露出された上面を覆う相変化層６６が存在する。

本発明に係る相変化層６６は、Ｉｎを含み、前記Ｉｎ量（ａ１）が、５ａｔ％＜ａ１＜１５ａｔ％である。ここで、Ｉｎの含量範囲が１５ａｔ％以上である場合、相変化層の特性が低下する虞がある。ただ、前記相変化層が、前記Ｉｎを含むＧＳＴ（Ｇｅ、ＳｂおよびＴｅ）層である相変化メモリ素子であると好ましく、この際、Ｇｅ、ＳｂおよびＴｅの含有量、８５ａｔ％≦Ｘ＋Ｙ＋Ｚ≦９５ａｔ％である、相変化メモリ素子であるとさらに好ましい。また、Ｉｎを所定の割合で含ませる方法にも特に制限はなく、Ｉｎをドーピング（添加）することができる。Ｉｎのドーピングとしては、（ａ）先にＧＳＴ層を成膜し、Ｉｎをイオン注入する。（ｂ）先にＧＳＴ層を成膜し、その上にＩｎ膜を成膜後、熱拡散によりＩｎをドーピングする。（ｃ）先にＧＳＴ層を成膜し、その上から、プラズマドーピングによりＩｎをドーピングする。（ｄ）Ｉｎ、Ｇｅ、Ｓｂ、Ｔｅをそれぞれ所定の割合で構成した複合ターゲットを用いたスパッタ方法などが考えられる。

ここで、「ａｔ％」とは、「ａｔｏｍ％」の意味である。換言すると、「原子百分率」を意味する。

そして、相変化層６６において、Ｇｅの含有量（Ｘ）は、１０ａｔ％＜Ｘ＜２５ａｔ％であり、Ｓｂの含有量（Ｙ）は、１０ａｔ％＜Ｙ＜３０ａｔ％であり、Ｔｅの含有量（Ｚ）は、４０ａｔ％＜Ｚ＜７０ａｔ％であると、さらに好ましい。すなわち、ＸもＹもＺもそれぞれ個別的に定まった範囲内であることが好ましい。また、具体的には、相変化層６６のＩｎ量が１０．４ａｔ％、Ｇｅ量が１７．３ａｔ％、Ｓｂ量が２０．１ａｔ％、Ｔｅ量が５２．２ａｔ％であると、特に好ましい。相変化層が、Ｉｎに加えて、Ｇｅ、ＳｂおよびＴｅをさらに含む場合には、Ｉｎ、Ｇｅ、ＳｂおよびＴｅの合計の含有量（ａ１＋Ｘ＋Ｙ＋Ｚ）は、１００ａｔ％である。

このような相変化層６６上に上部電極６８が存在する。

本発明によると、このようなＰＲＡＭの相変化層６６に、０ｍＡを超えて、１ｍＡより小さいリセット電流、好ましくは、０．６ｍＡ程度のリセット電流を印加して、データの書き込み動作を行える。

図２は、このような相変化層６６の屈折率−温度特性を示すグラフである。

図２で、第１グラフＧ１（以下、単にＧ１とも称する）は、本発明に係るメモリ素子に適用された相変化層６６（Ｉｎ量が１０．４ａｔ％、Ｇｅ量が１７．３ａｔ％、Ｓｂ量が２０．１ａｔ％、Ｔｅ量が５２．２ａｔ％）についてのものであり、第２グラフＧ２（以下、単にＧ２とも称する）は、従来の相変化層、すなわち、Ｇｅ_２Ｓｂ_２Ｔｅ_５膜のみからなるＧＳＴ層についてのものである。

Ｇ１を参照すれば、第１部分Ｐ１（以下、単にＰ１とも称する）で屈折率が突然低下し、第２部分Ｐ２（以下、単にＰ２とも称する）では、低下し続けていた屈折率が急激に上昇するということが分かる。Ｐ１においては、本発明の相変化層６６の非晶質領域が結晶質に変化することで現れる。そして、Ｐ２は、相変化層６６の一部が非晶質に変化することで、すなわち、相変化層６６の一部が溶融することで表れる。Ｐ１は、１９０℃で現れ、第２部分Ｐ２は、５０５℃で現れる。

一方、第２グラフＧ２（以下、単にＧ２とも称する）を参照すれば、第３部分Ｐ３（以下、単にＰ３とも称する）で屈折率が突然低下し、第４部分Ｐ４（以下、単にＰ４とも称する）では、低下し続けていた屈折率が突然上昇するということが分かる。Ｐ３が現れる原因は、Ｇ１において、Ｐ１が現れる原因と同じであり、Ｐ４が現れる原因は、Ｇ１におけるＰ２が現れる原因と同じである。

Ｇ１とＧ２とを比較すると、Ｇ１におけるＰ１が現れる温度（１９０℃）は、Ｇ２のＰ３が現れる温度（Ｔｃ（ＧＳＴ）：〜１６０℃）より高いということが分かる。そして、Ｇ１におけるＰ２が現れる温度、すなわち、本発明の相変化層６６の溶融点（５０５℃）は、第２グラフＧ２の第４部分Ｐ４が表れる温度（Ｔｍ（ＧＳＴ）＞６１０℃）より低いということが分かる。

このように、本発明に係るメモリ素子の相変化層６６の溶融点（５０５℃）は、従来のＧＳＴ層の溶融点（＞６１０℃）よりはるかに低いため、本発明のメモリ素子のリセット電流が、従来のメモリ素子より小さいということは明らかである。また、本発明に係る相変化メモリ素子における相変化層６６の結晶化温度（１９０℃）が、従来のＧＳＴ層の結晶化温度（〜１６０℃）より高いという事実から、本発明のメモリ素子のリテンション特性も良くなると判断できる。

図３は、このような結果に基づき、相変化層６６のＩｎ量が１０．４ａｔ％、Ｇｅ量が１７．３ａｔ％、Ｓｂ量が２０．１ａｔ％、Ｔｅ量が５２．２ａｔ％であるとき、相変化層６６についての抵抗−電流特性を示す。

図３で、Ａは、相変化層６６が結晶状態にあるときを表す。そして、Ｂ、Ｃ、Ｄ、Ｅは、結晶状態にある相変化層６６に電流が印加されたため、相変化層６６の抵抗が変化する過程を示す。

図３に示すように、相変化層６６の状態がＣからＤへと変化する過程において、相変化層６６の抵抗が大きく上昇するということが分かる。これは、結晶状態にある相変化層６６が非晶質状態に変化したことを意味する。すなわち、結晶状態にあった相変化層６６に非晶質領域が形成されたことを意味する。

相変化層６６の状態Ｄは、相変化層６６に印加される電流が約０．６ｍＡになるときに現れる。相変化層６６の状態がＤになる電流、すなわち、リセット電流は、厳密に言えば、０．６ｍＡより小さいが、便宜上、０．６ｍＡとして考える。そうすると、相変化層６６のリセット電流０．６ｍＡは、相変化層としてＧＳＴ層のみからなる従来のメモリ素子を使用した場合の、リセット電流（１．２ｍＡ）の半分ほどである（図示せず）。図３で、Ｆは、相変化層６６が非晶質状態であるときを表している。なお、リセット電流（１．２ｍＡ）は、一般的な値である。

図３に示すように、リセット電流以上で抵抗を測定したとき、相変化層は安定的に非晶質状態を維持するということが分かる。非晶質状態Ｆにある相変化層６６に電流を印加すれば、相変化層６６の抵抗は、リセット電流より低く、セット電流より大きい電流で結晶状態、すなわち、非晶質領域のない状態に戻る。しかし、図３には、便宜上、図示していない。

以上、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、ＧＳＴに２つ以上の元素をドーピングまたは添加する場合を考えることができるであろう。また、Ｉｎを含む相変化層を基本的に有するが、ストレージノードを多様に変形することができるであろう。したがって、本発明の技術的範囲は、上述の実施形態・実施例に制限されず、特許請求の範囲に記載された技術的思想によって決まらねばならない。

本発明は、ＰＲＡＭに関連した技術分野に好適に適用されうる。

本発明の実施例によるドーピングされた相変化層を備えるＰＲＡＭの断面図である。 本発明の実施例によるＰＲＡＭに使用された相変化層と、従来のＰＲＡＭに使用されたＧＳＴ層との屈折率−温度特性を示すグラフである。 本発明の実施例によるＰＲＡＭの相変化層についての抵抗−電流特性を示すグラフである。

符号の説明

４０ 基板
４２ ゲート絶縁膜
４４ ゲート電極
４６ 第１層間絶縁層
５０ 導電性プラグ
６０ 下部電極
６２ 第２層間絶縁層
６４ 下部電極コンタクト層
６６ 相変化層
６８ 上部電極
Ｓ１ 第１不純物ドーピング領域
Ｄ１ 第２不純物ドーピング領域
ｈ１ コンタクトホール
ｈ２ ビアホール

Claims (6)

1. 相変化層を備えるストレージノードとスイッチング素子と、を備える相変化メモリ素子であって、
   前記相変化層が、Ｉｎを含み、
   前記Ｉｎの含有量（ａ１）が、５ａｔ％＜ａ１＜１５ａｔ％である、相変化メモリ素子。
2. 前記相変化層は、前記Ｉｎを含むＧＳＴ層である、請求項１に記載の相変化メモリ素子。
3. 前記相変化層におけるＧｅの含有量（Ｘ）が、１０ａｔ％＜Ｘ＜２５ａｔ％である、請求項２に記載の相変化メモリ素子。
4. 前記相変化層におけるＳｂの含有量（Ｙ）が、１５ａｔ％＜Ｙ＜３０ａｔ％である、請求項２または請求項３に記載の相変化メモリ素子。
5. 前記相変化層におけるＴｅの含有量（Ｚ）が、４０ａｔ％＜Ｚ＜７０ａｔ％である、請求項２〜４のいずれか１項に記載の相変化メモリ素子。
6. 請求項１〜５のいずれか１項に記載の相変化メモリ素子の動作方法であって、
   前記相変化層に０ｍＡを超えて、１ｍＡ未満のリセット電流を印加してデータ書き込みを行うことを含む、相変化メモリ素子の動作方法。