JPWO2007058175A1 - 半導体装置 - Google Patents

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Abstract

メモリセル領域ｍｍｒｙに、原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料記憶層２２を有する複数のメモリ素子Ｒがマトリクス状に配置されたメモリセルアレイ、および、論理回路領域ｌｇｃに、半導体集積回路が同一の半導体基板１上に混載して形成されている。このカルコゲナイド材料記憶層２２は、１０．５原子％以上４０原子％以下のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％以下のＧｅと、５原子％以上２５原子％以下のＳｂと、４０原子％以上６５原子％以下のＴｅとを含むカルコゲナイド材料からなる。

Description

本発明は、半導体装置に関し、特に、相変化材料を含むメモリ素子を備えた半導体装置に適用して有効な技術に関するものである。
カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクが挙げられる。この相変化メモリおよび相変化光ディスクに用いられる相変化材料としてはＴｅ（テルル）を含むカルコゲナイド材料が知られている。このカルコゲナイド材料は、組成によって特性が異なってくる。Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．４３、２００４年、ｐ．４７０４−４７１２（非特許文献２）では、一般的に使用される相変化材料の結晶化のメカニズムに着目して結晶核生成型と結晶成長型の２種類に大別されている。
相変化光ディスクでは、レーザー光を照射することによって、カルコゲナイド材料を加熱し、非晶質−結晶間で相変化を起こして記録を行なっている。記録情報の読み出しは、非晶質状態と結晶状態との反射率の違いを利用するものである。特開平８−１２７１７６号公報（特許文献２）では、Ｇｅ−Ｓｂ−Ｔｅ系の相変化記録膜に、Ｃｒ，Ａｇ，Ｂａ，Ｃｏ，Ｎｉ，Ｐｔ，Ｓｉ，Ｓｒ，Ａｕ，Ｃｄ，Ｃｕ，Ｌｉ，Ｍｏ，Ｍｎ，Ｚｎ，Ａｌ，Ｆｅ，Ｐｂ，Ｎａ，Ｃｓ，Ｇａ，Ｐｄ，Ｂｉ，Ｓｎ，Ｔｉ，Ｖ，Ｉｎおよびランタノイド元素からなる群から選ばれた少なくとも一つの元素Ｘを添加することが開示されている。これは、記録膜の流動を防止し、書き換え可能回数を向上させることなどを目的として、特定元素Ｘが添加されたものである。
また、米国特許第５，２５４，３８２号（特許文献３）には、｛（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ｝１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここに、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表せるカルコゲナイド材料を記録層として用いた光ディスク媒体が開示されている。これは、高速で結晶化可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ−Ｓｂ−ＴｅにＩｎを添加したものである。
一方、米国特許第５，８８３，８２７号明細書（特許文献１）およびＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ、２００１年、ｐ．８０３−８０６（非特許文献１）には、カルコゲナイド材料膜を用いた不揮発性メモリに関する詳述がされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度に応じて、相変化材料膜の原子配列が変化することによって記憶情報が書き込まれる相変化メモリである。例えば、非晶質（アモルファス）化する際にはジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるために動作電流が大きくなりやすくなるが、状態に応じて抵抗値が２桁から３桁も変化する。
この電気的な相変化メモリにおいては、Ｇｅ２Ｓｂ２Ｔｅ５を使用するものを中心に研究が進められており、例えば、特開２００２−１０９７９７号公報（特許文献４）にＧｅＳｂＴｅを用いた記録素子が開示されている。また、特開２００３−１００９９１号公報（特許文献５）では、カルコゲナイド材料を用いたメモリに関する技術が開示されている。また、Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ、Ｖｏｌ．４、２００５年、ｐ．３４７−３５１（非特許文献３）では、結晶成長型材料を用いた相変化メモリに関する技術が開示されている。
米国特許第５，８８３，８２７号明細書 特開平８−１２７１７６号公報 米国特許第５，２５４，３８２号 特開２００２−１０９７９７号公報 特開２００３−１００９９１号公報 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ、２００１年、ｐ．８０３−８０６ Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．４３、２００４年、ｐ．４７０４−４７１２ Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ、Ｖｏｌ．４、２００５年、ｐ．３４７−３５１
米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２のメモリの構成によれば、当該メモリは、メモリセルアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリセルアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。
このような相変化メモリでは、光ディスクでも使用されている相変化材料を記録層として用いているが、相変化メモリでは光ディスクとは異なり、製造プロセスや使用環境において高温に耐えることが要求される場合がある。しかしながら、例えばＧｅ２Ｓｂ２Ｔｅ５などの標準的な相変化材料を記録層としてメモリを構成した場合、高温で使用するためには２つの課題がある。
第１の課題は、非晶質状態の不安定性である。すなわち、非晶質状態は準安定相であるため、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用のマイコンでは、１４０℃程度の高温環境での使用に耐えることが必要であるが、Ｇｅ２Ｓｂ２Ｔｅ５を記録層に用いた場合、非晶質は数時間で結晶に変化、すなわち低抵抗状態に変化するため、このような高温ではデータ保持特性が不十分であり、使用には適さない。
また、メモリを搭載したマイコンでは、マイコンチップを実装する工程において、チップのはんだ付けや圧着のために、メモリ素子が高温環境にさらされる。マイコンの場合、メモリ部分にプログラムを記録した後に実装を行なうのが一般的であるが、実装工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書き込まなければならず、通常とは異なるプロセスを取らなければならない。はんだ付けでは２５０℃で数分、圧着では１８０℃で数時間という熱負荷がかかるため，短い時間であるが動作温度よりもさらに高い温度環境でのデータ保持特性を保証する必要がある。したがって、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負荷にも耐えるデータ保持特性を備えなければならず、光ディスクよりも遙かに厳しい耐熱性が要求される。
第２の課題は、高温における非晶質状態の抵抗値の問題である。Ｔｅ（テルル）を主成分とするカルコゲナイドはバンドギャップが狭い半導体であるから、抵抗は、一般に、高温になるほど指数関数的に低くなる。その変化の度合いは、結晶状態よりも非晶質状態の方が大きいため、室温において大きな抵抗比がある場合でも、１００℃以上の高温になると抵抗比は小さくなってしまい、読み出しマージンが取れなくなるという問題がある。例えば、Ｇｅ２Ｓｂ２Ｔｅ５の場合、室温におけるリセット抵抗／セット抵抗の比はおよそ１００倍であるが、１００℃以上になると、リセット抵抗が著しく低下し、抵抗比は３０倍程度にまで低下してしまう。そのため、相変化メモリの長所である大きな読み出しマージンが取れなくなり、場合によっては環境温度によって読み出し方式を変更しなければならないこともある。
このように相変化材料を用いたメモリには課題が生じており、特に、第２の課題である高温における抵抗値については、電気的なカルコゲナイド材料メモリ特有の課題であるため、光記録媒体向けのカルコゲナイド材料では考慮されていない。
本発明の目的は、高い温度になる使用環境や製造プロセスにおいても、優れたデータ保持特性を有し、かつ、適当な抵抗値を持つカルコゲナイド材料を用いたメモリ素子を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、記録層として、１０．５原子％以上４０原子％以下のガリウム（Ｇａ）またはインジウム（Ｉｎ）よりなる群から選ばれた少なくとも１元素と、５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、５原子％以上２５原子％以下のアンチモン（Ｓｂ）と、４０原子％以上６５原子％以下のテルル（Ｔｅ）と、を含むカルコゲナイド材料を用いるものである。
ここで、４０原子％以上６５原子％以下のテルル（Ｔｅ）を含むようにする理由は、適当な書換え特性とデータ保持特性を有するようにするためである。５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、５原子％以上２５原子％以下のアンチモン（Ｓｂ）を含むようにする理由は、書換え可能回数と書換えに要する電流量を適切な値にするためである。また、１０．５原子％以上４０原子％以下のガリウム（Ｇａ）またはインジウム（Ｉｎ）よりなる群から選ばれた少なくとも１元素を含むようにする理由は、優れたデータ保持特性と高い抵抗比を有するようにするためである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、信頼度の高いメモリ素子又は半導体装置を提供することができる。
本発明の実施の形態に係るメモリ素子を備えた半導体装置の要部を模式的に示す平面図である。 本発明の実施の形態に係るメモリ素子を備えた半導体装置の要部を模式的に示す断面図である。 本発明の実施の形態に係るメモリ素子を模式的に示す説明図である。 本発明の実施の形態に係るメモリ素子に印加するパルスを示す説明図であり、（ａ）は印加するパルス形状（ｂ）は印加パルスによる記憶層の温度変化を示す。 カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。 本実施の形態１に係るカルコゲナイド材料の組成範囲の一例を示す説明図である。 本実施の形態１に係るメモリ素子のリセット抵抗／セット抵抗比の組成依存性を示す説明図である。 本実施の形態１に係るメモリ素子のセット電圧の組成依存性を示す説明図である。 本実施の形態１に係るメモリ素子の書換え可能回数の組成依存性を示す説明図である。 本実施の形態１に係るメモリ素子の動作保証温度の組成依存性を示す説明図である。 本実施の形態１に係るカルコゲナイド材料の組成範囲の他の一例を示す説明図である。 本発明の実施の形態に係る製造工程中の半導体装置を模式的に示す断面図である。 図１２に続く製造工程中の半導体装置を模式的に示す断面図である。 図１３に続く製造工程中の半導体装置を模式的に示す断面図である。 図１４に続く製造工程中の半導体装置を模式的に示す断面図である。 図１５に続く製造工程中の半導体装置を模式的に示す断面図である。 図１６に続く製造工程中の半導体装置を模式的に示す断面図である。 図１７に続く製造工程中の半導体装置を模式的に示す断面図である。 図１８に続く製造工程中の半導体装置を模式的に示す断面図である。 図１９に続く製造工程中の半導体装置を模式的に示す断面図である。 図１９に続く製造工程中の半導体装置を模式的に示す断面図である。 図２１に続く製造工程中の半導体装置を模式的に示す断面図である。 図２０に続く製造工程中の半導体装置を模式的に示す断面図である。 図２３に続く製造工程中の半導体装置を模式的に示す断面図である。 図２４に続く製造工程中の半導体装置を模式的に示す断面図である。 本発明の実施の形態に係るメモリセルアレイの構成を示す回路図である。 図２６のメモリセルアレイ構成に対応するレイアウト図である。 本発明の実施の形態２に係るカルコゲナイド材料記憶層の結晶化の活性化エネルギーを示す説明図である。 本発明の実施の形態３に係る半導体装置のハンダリフロー工程における温度プロファイルを示す説明図である。 本実施の形態３に係る半導体装置のデータ保持特性を示す説明図である。 図１４に続く製造工程中の半導体装置を模式的に示す断面図である。 図３１に続く製造工程中の半導体装置を模式的に示す断面図である。 図３２に続く製造工程中の半導体装置を模式的に示す断面図である。 図３３に続く製造工程中の半導体装置を模式的に示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、発明の理解を容易にするために、平面図であってもハッチングを付す場合がある。
（実施の形態１）
本発明の実施の形態１のメモリ素子（不揮発性メモリ素子）を備えた半導体装置の構造について図１および図２を参照して説明する。図１は、本発明の実施の形態１のメモリ素子Ｒを備えた半導体装置の要部を模式的に示す平面図である。図２は、本実施の形態１のメモリ素子Ｒを備えた半導体装置の要部を模式的に示す断面図であり、図１のＡ−Ａ線の断面が含まれて示されている。なお、図１では、説明を容易にするために、一部を透視して示している。また、図２では、ビット線ＢＬと他の部材との関係がわかるように図示しているため、下部コンタクトＴＰがビット線ＢＬを貫通しているように図示されているが、ビット線ＢＬは、図１の平面図からも分かるように、コンタクト電極ＴＰの図面奥に配置されている。
本実施の形態１の半導体装置は、複数のメモリ素子Ｒが規則的に配置されたメモリセルアレイをメモリセル領域ｍｍｒｙに有している。このメモリセルアレイは、複数のメモリ素子Ｒを選択するための複数のｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）トランジスタＱＭと、複数のワード線（ＭＩＳトランジスタＱＭのゲートＧＮでもある）と、複数のビット線ＢＬとを有している。ＭＩＳトランジスタＱＭのドレインまたはソースのうち、一方の半導体領域ＤＮがメモリ素子Ｒと電気的に接続されており、他方の半導体領域ＤＮＣがビット線ＢＬと電気的に接続されている。また、ＭＩＳトランジスタＱＭのゲートＧＮがワード線として用いられている。すなわち、ＭＩＳトランジスタＱＭのゲートＧＮが、ワード線と電気的に接続されている。図１に示すように、Ｘ方向に延在するビット線ＢＬとＹ方向に延在するＭＩＳトランジスタＱＭのゲートＧＮでもワード線との交点に、メモリ素子Ｒを選択するＭＩＳトランジスタＱＭとメモリ素子Ｒとからなるメモリセルが形成されている。このようにＸ方向に延在するビット線ＢＬとＹ方向に延在するワード線との交点にメモリ素子Ｒを備えたメモリセルが規則的に、すなわちマトリクス状に配置されている。
ｐウェル２上にはゲートＧＮを有するｎチャネル型のＭＩＳトランジスタＱＭの活性領域Ｌが形成されている。これらｎチャネル型のＭＩＳトランジスタＱＭの活性領域Ｌ上には、メモリセルの下部コンタクトＴＰおよびビット線コンタクトＢＣが形成されている。ビット線コンタクトＢＣは、ｎチャネル型のＭＩＳトランジスタＱＭの活性領域ＬのＹ方向に対して凸となるように形成されている。
また、ビット線コンタクトＢＣの、ｎチャネル型のＭＩＳトランジスタＱＭの活性領域ＬのＹ方向に対して凸となる部分の上部と電気的に接続するように、ビット線ＢＬが配置されている。
なお、図１に示した活性領域Ｌがメモリセル領域ｍｍｒｙに周期的に配置されていることは言うまでもない。また図１に示したワード線として用いられるゲートＧＮが、メモリセル領域において、平行して連続している、すなわちＸ方向に配置されていることは言うまでもない。また図１に示したビット線ＢＬが、メモリセル領域ｍｍｒｙにおいて、平行して連続している、すなわちＹ方向に配置されていることは言うまでもない。
また、図２に示すように、本発明の実施の形態のメモリ素子Ｒを備えた半導体装置は、論理回路領域ｌｇｃおよびメモリセル領域ｍｍｒｙを有しており、それぞれに論理回路およびメモリ素子Ｒからなるメモリセルアレイが形成されているロジックとメモリとが混載した半導体装置である。なお、図示しないが、論理回路領域ｌｇｃには、複数の論理回路、メモリセルのセンスアンプ回路などを構成する半導体集積回路、半導体素子などが配置される。
この論理回路領域ｌｇｃにはｎチャネル型のＭＩＳトランジスタＱＮおよびｐチャネル型のＭＩＳトランジスタＱＰが形成されている。
ｎチャネル型のＭＩＳトランジスタＱＮは、ｐウェル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain）構造となっている半導体領域ＤＮと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲートＧＮとを有している。また、ｐチャネル型のＭＩＳトランジスタＱＰは、ｎウェル２ａの上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain）構造となっている半導体領域ＤＰと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲートＧＰとを有している。これらｎチャネル型のＭＩＳトランジスタＱＮとｐチャネル型のＭＩＳトランジスタＱＰは、浅い溝掘り埋込形の素子分離溝３ａにより分離されている。
また、メモリセル領域ｍｍｒｙのｎチャネル型のメモリセル選択用のＭＩＳトランジスタＱＭは、ｐウェル２の上部に互いに離間して形成され、ＬＤＤ（Lightly Doped Drain）構造となっている半導体領域ＤＮ、ＤＮＣと、半導体基板１上に形成されたゲート絶縁膜４と、その上に形成されたゲートＧＮとを有している。半導体領域ＤＮＣは、同一の素子活性領域（図１の活性領域Ｌ）に形成される隣接するｎチャネル型のメモリセル選択用ＭＩＳトランジスタＱＭに共有されている。
このようなメモリセル選択用のｎチャネル型のＭＩＳトランジスタＱＭ、ｐチャネル型のＭＩＳトランジスタＱＰ、およびｎチャネル型のＭＩＳトランジスタＱＮは、半導体基板１上に堆積された層間絶縁膜１１ａおよび１１ｂによって被覆されている。この層間絶縁膜１１ａ、１１ｂは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。
この層間絶縁膜１１ｂの上面は、メモリセル領域ｍｍｒｙと論理回路領域ｌｇｃとでその高さがほぼ一致するように平坦に形成されている。
メモリセル領域ｍｍｒｙにおける半導体領域ＤＮＣ上には、バリヤ金属１２および例えばタングステンからなる導電体膜１３から構成されるビット線コンタクトＢＣが形成されている。このビット線コンタクトＢＣは、互いに隣接するメモリセル選択用のＭＩＳトランジスタＱＭによって共有されている半導体領域ＤＮＣと電気的に接続されている。また、メモリセル領域ｍｍｒｙの半導体領域ＤＮ上には、バリヤ金属１４および例えばタングステンからなる導電体膜１５から構成される金属コンタクトＣＴが形成される。この金属コンタクトＣＴは、メモリ選択用のＭＩＳトランジスタＱＭの半導体領域ＤＮと電気的に接続されている。
論理回路領域ｌｇｃにおける半導体領域ＤＰ上には、バリヤ金属１４および例えばタングステンからなる導電体膜１５から構成される金属コンタクトＣＴが形成される。この金属コンタクトＣＴは、ｐチャネル型のＭＩＳトランジスタＱＰの半導体領域ＤＰと電気的に接続している。また、論理回路領域ｌｇｃの半導体領域ＤＮ上には、バリヤ金属１４および例えばタングステンからなる導電体膜１５から構成される金属コンタクトＣＴが形成される。この金属コンタクトＣＴは、ｎチャネル型のＭＩＳトランジスタＱＮの半導体領域ＤＮと電気的に接続している。
層間絶縁膜１１ｂ上には層間絶縁膜１１ｃが堆積されている。この層間絶縁膜１１ｃは、例えば酸化シリコン膜からなり、例えば公知のプラズマＣＶＤ法等によって形成されている。この層間絶縁膜１１ｃ中には、メモリセル領域ｍｍｒｙのビット線ＢＬおよび論理回路領域ｌｇｃの第１層配線Ｍ１が形成されている。
メモリセル領域ｍｍｒｙのビット線ＢＬは、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６および例えばタングステンからなる導電体膜１７が下層から順に堆積されて形成されている。このビット線ＢＬは、ビット線コンタクトＢＣと電気的に接続されて、さらに、ビット線コンタクトＢＣを通してメモリセル選択用のｎチャネル型のＭＩＳトランジスタＱＭの半導体領域ＤＮＣと電気的に接続されている。
また、論理回路領域ｌｇｃの第１層配線Ｍ１は、例えばチタン膜、窒化チタン膜からなるバリヤ金属１６および例えばタングステンからなる導電体膜１７が下層から順に堆積されて形成されている。この第１層配線Ｍ１は、金属コンタクトＣＴと電気的に接続されて、さらに、金属コンタクトＣＴを通して、ｐチャネル型のＭＩＳトランジスタＱＰの半導体領域ＤＰ、およびｎチャネル型のＭＩＳトランジスタＱＮの半導体領域ＤＮと電気的に接続されている。
層間絶縁膜１１ｃの上面には、層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば、酸化シリコンからなる。層間絶縁膜１１ｄの上面は、メモリセル領域ｍｍｒｙと論理回路領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｃおよび１１ｄには金属コンタクトＣＴの上面が露出するような接続孔が穿孔（開口）されている。この接続孔には、例えば窒化シリコンまたは酸化シリコンからなるスペーサー絶縁膜１８および、例えばタングステンからなる導電体膜１９が埋め込まれている。
メモリセルの下部コンタクト（下部電極）ＴＰは、金属コンタクトＣＴと電気的に接続され、さらにこれを通じてメモリセル選択用のＭＩＳトランジスタＱＭの半導体領域ＤＮと電気的に接続されている。すなわち、メモリセルの下部コンタクトＴＰと金属コンタクトＣＴは２段プラグ電極を形成している。
層間絶縁膜１１ｄの上面には、層間絶縁膜１１ｅが堆積されている。この層間絶縁膜１１ｅは、例えば、酸化シリコンからなる。メモリセル領域における層間絶縁膜１１ｅ中には、高抵抗状態と低抵抗状態とに変化する可変抵抗でもあるメモリ素子Ｒが形成されている。
メモリ素子Ｒは、プレート形状に形成されており、例えば窒化シリコンから成る剥がれ防止膜２１と、その表面に被覆されたカルコゲナイド材料（相変化材料）からなるカルコゲナイド材料記憶層２２と、その表面に被覆された、例えばタングステンから成る上部プレート（上部電極）２３とから構成されている。メモリ素子Ｒを構成するカルコゲナイド材料記憶層２２は、例えばインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を適当な組成比で含むカルコゲナイド材料からなる。
このカルコゲナイド材料記憶層２２の片面となる下部側には、例えば窒化シリコンからなる絶縁膜からなる剥がれ防止膜２１が設けられており、剥がれ防止膜２１の一部が開口し、下部コンタクト（下部電極）ＴＰが形成されている。すなわち、メモリ素子Ｒの下部は、下部コンタクトＴＰと電気的に接続され、これを通じてメモリセル選択用のｎチャネル型のＭＩＳトランジスタＱＭの半導体領域ＤＮと電気的に接続されている。
メモリセル領域ｍｍｒｙにおける層間絶縁膜１１ｅ中には、上部プレート２３の上面が露出するような接続孔が穿孔（開口）されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５が埋めこまれており、さらに導電体膜２６からなる金属膜が埋めこまれてメモリセルビアＶＭが形成される。
論理回路領域ｌｇｃにおける層間絶縁膜１１ｄおよび１１ｅ中には、第１配線層Ｍ１の上面が露出するような接続孔が穿孔（開口）されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２５ａが埋めこまれており、さらに例えばタングステンからなる導電体膜２６ａが埋めこまれてビアＶＬが形成される。その層間絶縁膜１１ｅの上面は、メモリセル領域ｍｍｒｙと論理回路領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
層間絶縁膜１１ｅの上面には、層間絶縁膜１１ｆが堆積されている。この層間絶縁膜１１ｆは、例えば、酸化シリコンからなる。層間絶縁膜１１ｆ内には、第２配線層Ｍ２が形成されている。層間絶縁膜１１ｆ中には、ビアＶＬの上面が露出するような接続溝が穿孔（開口）されている。この接続溝内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属２８が埋めこまれており、さらに導電体膜２９からなる金属膜が埋めこまれて第２配線層Ｍ２が形成される。
次に、本発明の実施の形態１に係るメモリ素子Ｒの記録原理について、図３および図４を参照して詳細に説明する。図３は、本発明の実施の形態１に係るメモリ素子Ｒを模式的に示す説明図である。図４は、本発明の実施の形態１に係るメモリ素子Ｒに印加するパルスを示す説明図であり、（ａ）は印加するパルス形状（ｂ）は印加パルスによる記憶層の温度変化を示す。
図３に示すように、メモリ素子Ｒは、原子配列の変化を起こすことによって情報を記憶するカルコゲナイド材料記憶層２２と、記憶層の両面に形成された下部電極ＴＰおよび上部電極２３とを有している。また、カルコゲナイド材料記憶層２２は、例えば結晶相と非晶質相との間の相変化のような原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶する記憶層である。また、下部電極ＴＰおよび上部電極２３は、導電性材料からなる導電体膜からなる。
下部電極ＴＰを通じて、記録すべき状態である高抵抗状態に対応したリセットパルスまたは低抵抗状態に対応したセットパルスをカルコゲナイド材料記憶層２２に印加（通電）することによって発生したジュール熱でカルコゲナイド材料を加熱し、原子配列を変化したカルコゲナイド材料記憶層２２に記憶が行われる。なお、セットパルス（第２パルス）は、図４（ａ）に示すように、リセットパルス（第１パルス）より一般的には時間が長く、電圧または電流が低いパルスである。
ここで、下部電極ＴＰからカルコゲナイド材料記憶層２２へパルスが印加されるが、カルコゲナイド材料記憶層２２の発熱しやすい下部電極ＴＰ側から原子配列変化が起こる。本願では、この領域を相変化領域ＰＣＡという。
高抵抗状態とするためにリセットパルスを印加すると、ジュール熱によってカルコゲナイド材料が融点Ｔｍ以上に加熱され、溶融状態になる。パルスの遮断後は、溶融したカルコゲナイド材料は急冷されることになる。この際のカルコゲナイド材料の温度変化に示すように、パルス遮断後の冷却速度が十分に大きいと、液体状態のランダムな原子配列が凍結されて、相変化領域ＰＣＡが非晶質状態となる。この非晶質状態ではカルコゲナイド材料記憶層２２が高抵抗となっているため、メモリ素子Ｒが高抵抗状態（リセット抵抗）となる。
一方、低抵抗状態とするためにセットパルスを印加すると、ジュール熱によってカルコゲナイド材料が結晶化温度Ｔｃ以上の温度で一定時間保持されるようにすると、非晶質状態であった相変化領域ＰＣＡが結晶状態となる。この結晶状態ではカルコゲナイド材料記憶層２２が、非晶質状態に比べ低抵抗となっているため、メモリ素子Ｒが低抵抗状態（セット抵抗）となる。ただし、多成分系で形成される結晶が微細で互いに組成が異なるような場合、その界面では原子配列の乱れが大きく、非晶質状態よりも結晶状態の方が相対的に抵抗値が高いということも有り得る。このように、メモリ素子Ｒに電流を流して（パルスを印加して）、カルコゲナイド材料の原子配列を変化させることにより、情報を記録することが出来る。記録情報の読み出しは、カルコゲナイド材料の状態を変化させないようにセットパルス・リセットパルスよりも低いレベルの電圧あるいは電流を印加して、メモリ素子Ｒの抵抗値を読み出す。リセット時（高抵抗状態）の抵抗はセット時（低抵抗状態）よりも高く、例えばその比は１０〜１０００倍以上である。このため本実施の形態１に係るメモリ素子Ｒは、読出し信号が大きく、センス動作が容易であるという利点がある。
次に、カルコゲナイド材料に相変化が起きる場合、そのメカニズムについて図５を参照して説明する。図５は、カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。
図５（ａ）に示す結晶核生成型とは、結晶核の成長速度は遅いが、数多くの結晶核が生成し、それらから多数の結晶粒が発生するタイプの材料である。この結晶核生成型の代表的材料は、Ｇｅ２Ｓｂ２Ｔｅ５などＧｅＴｅ−Ｓｂ２Ｔｅ３の擬２元系組成をベースとしたものがある。一方、図５（ｂ）に示す結晶成長型とは、新たな結晶核はほとんど形成されず、結晶の成長速度が速いため非晶質領域の周辺の結晶領域から結晶粒が伸びて結晶化が進行するものである。結晶成長型に属する材料は、Ｓｂ７０Ｔｅ３０共晶材料をベースとしており、例えば、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅが挙げられる。結晶核生成型、結晶成長型のいずれもＳｂ（アンチモン）とＴｅ（テルル）が含まれているが、前者はＴｅが主成分であるのに対し、後者はＳｂが主成分であり、この組成の違いによって結晶化のメカニズムが大きく異なることになる。相変化光ディスクにおいては、結晶化速度の速い結晶成長型を用いることが多い。しかし、結晶化速度が速い分、結晶成長型では高温の雰囲気中に置くと急速に非晶質であった素子が結晶化されてしまう。半導体メモリの分野では、高温で用いられることも考慮する必要が有り、本実施の形態１では結晶核生成型、即ち、Ｔｅの含有量がＳｂより多い組成とし、高温でのリテンションを向上させている。
相変化メモリや相変化光ディスクにおいては、相変化材料の物性がメモリとしての特性を決定づけるため、材料物性の改善を目的とした発明が、これまでにも数多く開示されている。先に例示したＡｇ−Ｉｎ−Ｓｂ−Ｔｅは光ディスク用相変化記録材料として広く用いられているが、この材料はＳｂ７０Ｔｅ３０共晶合金をベースの結晶成長型とし、光学特性改善などのためにＡｇやＩｎを加えるという改良がなされたものである。
次に、本実施の形態１に係るメモリ素子について材料や作製の諸条件とメモリ特性との関係を図６〜図１１を参照して説明する。図６は、本実施の形態１に係るカルコゲナイド材料の組成範囲の一例を示す説明図である。図７は、本実施の形態１に係るメモリ素子のリセット抵抗／セット抵抗比の組成依存性を示す説明図である。図８は、本実施の形態１に係るメモリ素子のセット電圧の組成依存性を示す説明図である。図９は、本実施の形態１に係るメモリ素子の書換え可能回数の組成依存性を示す説明図である。図１０は、本実施の形態１に係るメモリ素子の動作保証温度の組成依存性を示す説明図である。図１１は、本実施の形態１に係るカルコゲナイド材料の組成範囲の他の一例を示す説明図である。なお、図７〜図９の組成依存性は室温におけるものである。
本実施の形態１に係るメモリ素子Ｒを構成する記憶層は、例えばインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を適当な組成比で含む相変化材料（カルコゲナイド材料）からなる。本実施の形態１の記録層材料として種々の組成のカルコゲナイドを用いて、メモリ素子を作製したところ、その特性の組成依存性は以下に示すようになり、望ましい組成として図６にハッチングで示す範囲が得られた。
Ｉｎの含有量を変化させた場合、例えば図６の直線Ａ上における組成依存性について説明する。図７に示すように、Ｉｎ量の増加とともにリセット抵抗／セット抵抗比が大きくなった。これは、リセット抵抗が上昇するのに対し、セット抵抗の上昇効果はほとんど観測されないためである。特に、Ｉｎの組成が１０．５原子％以上になると、室温におけるリセット抵抗／セット抵抗比が１０００倍を超える。Ｉｎを含まない場合には抵抗比が１００倍程度であるが、Ｉｎを添加して、室温におけるリセット抵抗が１０００倍以上になるようにすれば、１３０℃以上の高温の使用環境においてリセット抵抗の値が著しく低下した場合でも、１００倍以上の大きな抵抗比が保たれる。なお、高抵抗状態の電気抵抗値は、室温において５ＭΩ以上、また、１３０℃において５００ｋΩ以上であった。
一方、Ｉｎの組成が４０原子％まで増加すると、図８に示すように、セット動作に必要となるセット電圧が急激に大きくなり、使用に問題が生じた。
このようにＩｎの濃度が１０．５原子％以下では、リセット抵抗の値が高くならず、また、データ保持特性も不十分なため、高温での動作信頼性という本発明の目的とする効果は得られない。一方、Ｉｎの濃度が４０原子％より多くなると、低抵抗化が困難になり、セット動作に要する時間と電流量が大きくなるため、使用には不適当である。
ＧｅおよびＳｂの含有量を変化させた場合、例えば図６の直線Ｂ上における組成依存性について説明する。ＧｅとＳｂの総量が１０原子％よりも少ないと、製造プロセスにおける耐熱性が著しく低下し、製造工程においてカルコゲナイド材料が昇華してしまい、プロセスを通すことが不可能であった。ＧｅやＳｂが少ない場合、イオン性の強いＩｎ−Ｔｅ結合が多くなるため、Ｔｅが昇華しやすくなるが、ＧｅやＳｂが存在する場合は、共有結合性の強いＧｅ−Ｔｅ、Ｓｂ−Ｔｅ結合が形成されるため、Ｔｅの昇華が抑制されると考えられる。一方、ＧｅとＳｂの総量が４０原子％より多くなると、書換え可能回数が低下したり、リセット動作に必要な電流量が大きくなるなどの問題がある。特にＧｅの含有量が多い場合は、書換え可能回数が低下し、Ｓｂの含有量が多い場合はリセット動作に必要な電流量が大きくなるという問題があり、また、ＧｅとＳｂの含有量が同程度であってもその総量が４０原子％を超えると、リセット／セット抵抗比が小さくなるという問題がある。また、Ｓｂの含有量が多くなると高温におけるリテンション特性が悪くなるという問題点がある。従って、ＧｅとＳｂの含有量が同程度であってもＩｎを入れることでリテンションが向上するが、相対的にＳｂの含有量をＧｅより小さくすることでリテンション特性を更に向上させることができる。
Ｔｅの含有量を変化させた場合、例えば図６の直線Ｃ上における組成依存性について説明する。なお、図９および図１０に示す結果は、ＧｅとＳｂの含有量は等量になるように調整した場合である。図９に示すように、Ｔｅが４０原子％以下であると、１０万回以下の書換えでリセット動作が出来なくなる。一方、図１０に示すように、Ｔｅが６５原子％以上になると、動作保証温度が１３０℃以下で要求が満たされなかった。
このようにＴｅの含有量が少ないと、書換えに伴って相分離が進行し、リセット動作ができなくなり、多すぎると、高抵抗状態の安定性が不足し、十分なデータ保持特性が得られない。
したがって、前述のように動作保証温度や書換え特性の組成依存性を詳細に調べたところ、図６のハッチングで示した範囲が望ましいという結論が得られた。すなわち、本実施の形態１に係るカルコゲナイド材料（相変化材料）は、インジウムまたはガリウムの少なくともいずれか一方が、１０．５原子％以上４０原子％以下であり、ゲルマニウムが、５原子％以上３５原子％以下であり、アンチモンが、５原子％以上２５原子％以下であり、テルルが、４０原子％以上６５原子％以下としている。なお、これらの原子濃度は、公知の技術であるＴＥＭ及びＥＤＸを用いて測定することができる。これによって、本実施の形態１では、高い温度になる使用環境や製造プロセスにおいても、優れたデータ保持特性を有し、かつ、適当な抵抗値を持つカルコゲナイドを用いたメモリ素子を提供することができる。
また、図６ではＧｅとＳｂは２元素の濃度を合計した総量を示しているが、どちらの元素も同様の作用をもたらすのではないため、両方の元素が適切な範囲で含まれるように調整することが可能である。例えば、全体の構成元素のうち、ＧｅとＳｂの組成の総量が一定とした場合、Ｇｅの比率が多いと、相変化に伴う体積変化が大きく、多数回の書換えによって電極と相変化領域の界面に剥離が生じるため、書換え可能回数が制限されるという問題がある。一方、Ｓｂの比率が多いと、書換えに要する電流が大きくなる、リセット抵抗が低くなる、非晶質が不安定でデータ保持特性が悪化する、などの問題がある。この点を考慮してより望ましい組成範囲を示したものが図１１である。
図１１には、各頂点の組成をＧｅＴｅ、Ｓｂ２Ｔｅ３、Ｉｎ２Ｔｅ３としたときの最適組成を示した。もちろん、Ｉｎの一部をＧａ、Ｔｅの一部をＳｅ、というように周期表の同族元素で置き換えても良い。なお、Ｉｎは、Ｇａより昇華温度が高く、半導体の製造プロセスへの適合性が高く、Ｇａを用いるよりＩｎを用いる（もしくは、Ｉｎを多く用いる）方が望ましい。図１１の組成範囲は、Ｔｅの濃度を５０〜６０原子％付近にある場合の、Ｇｅ、Ｓｂ、Ｉｎの組成について好ましい範囲を示している。ＧｅＴｅは１２ｍｏｌ％以上、Ｓｂ２Ｔｅ３は１１ｍｏｌ％以上４０ｍｏｌ％以下、Ｉｎ２Ｔｅ３は２０ｍｏｌ％以上が好ましいことを示す。ＮａＣｌ構造の骨格は原子半径の大きいＴｅによって構成されるため、Ｔｅ濃度がこの組成付近にあれば、多数回の書換えを行なっても、他成分の析出や相分離が起こりにくく、高い信頼性が得られると考えられる。
図１１に示す組成範囲において、ＧｅＴｅが高濃度になると、多数回の書換えによってカルコゲナイド材料と電極との界面で剥離が生じ、書換え回数が１０万回以下に制限されるため、不適当である。Ｓｂ２Ｔｅ３の濃度が高くなると、リセット抵抗が低くなる、リセット動作に必要な電流量が大きくなる、データ保持特性が悪化する、などの問題が生じ、Ｓｂ２Ｔｅ３の濃度が少なくなると、セット動作に必要な電流量が大きくなる、という問題がある。また、Ｉｎ２Ｔｅ３が低濃度になると、抵抗比が１０００倍以下と小さいため、本発明の目的とする効果が得られず、高濃度になると、セット動作に必要な時間や電流量が大きくなる。以上の点を考慮し、望ましい範囲として図１１にハッチングで示した領域が得られる。
本実施の形態１では、ＧａまたはＩｎの少なくともいずれか一方と、Ｇｅと，Ｓｂと、Ｔｅとからなるカルコゲナイド材料が示されているが、これら元素の一部を他の元素で置き換えることも可能である。例えば、Ｔｅの一部をＳｅ（セレン）で置き換えても良い。Ｓｅは、データ保持特性が向上する、ハンダ付け工程に、より長時間耐える、製造プロセス中の酸化を防止する、という効果がある。一方、Ｓｅの含有量がＴｅの１／５程度を超えると、セット動作に必要となる時間が５μｓ以上と長くなる。したがって、この問題が生じない範囲で、用途に応じた適切な含有量を選択して用いる必要がある。
また、セット動作を高速化する目的で、Ｇｅの一部または全部を置き換えてＳｎ、Ｐｂのうちの少なくとも１元素を、Ｓｂの一部または全部を置き換えてＢｉを含んでもよい。これらの元素は、リセット状態のハンダリフロー耐性を維持したまま、セット動作の高速化が可能になるため、本発明の効果を妨げることはない。ただし、リセット状態の保持寿命は若干短くなる。その他にも、Ｈ、Ｂ、Ｃ、Ｏ、Ｓｉ、Ｐ、Ｓ、Ａｓ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｈ、Ｐｄを１０原子％以下含んでも良い。これらの元素の添加は、書換え可能回数の向上が期待できる。
次に、本実施の形態１に係る半導体装置について図１２〜図２５および図３１〜図３４を参照し、その製造工程をたどりながら詳細に説明する。図１２〜図２５、図３１〜図３４は、本発明の実施の形態１に係る製造工程中の半導体装置を模式的に示す断面図である。なお、例えば図２５に示すように、ビット線ＢＬと他の部材との関係がわかるように説明するため、下部コンタクトＴＰがビット線ＢＬを貫通しているように図示されているが、ビット線ＢＬは、図１に示した平面図からも分かるように、コンタクト電極ＴＰの図面奥に配置されている。
まず、図１２に示すように、公知の方法を用いて、論理回路領域ｌｇｃにｎチャネル型のＭＩＳトランジスタＱＮおよびｐチャネル型のＭＩＳトランジスタＱＰを形成し、メモリセル領域ｍｍｒｙにメモリ選択用のｎチャネル型のＭＩＳトランジスタＱＭを形成する。これらＭＩＳトランジスタＱＮ、ＱＰおよびＱＭの形成方法について、以下に概略する。
メモリセル領域ｍｍｒｙにおける例えば導電型がｐ型のシリコン単結晶からなる半導体基板１において、公知の方法を用いて、ｐウェル２を形成する。また、論理回路領域ｌｇｃにおける半導体基板１において、公知の方法を用いて、ｎウェル２ａを形成する。このような半導体基板１の上層部には、公知の方法を用いて、浅い溝掘り埋込形の素子分離溝３、３ａ、３ｂを形成する。これら素子分離溝３、３ａ、３ｂは、例えば酸化シリコンなどの絶縁膜からなる。これら素子分離溝３、３ａ、３ｂによって区画された領域が、いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板１上のゲート絶縁膜４は、例えば酸窒化シリコンからなり、その厚さは、例えば1．５〜１０ｎｍ程度に設定されている。
次いで、公知の方法を用いて、ｎ型多結晶シリコンからなる導電体膜５、ｐ型多結晶シリコンからなる導電体膜５ａを形成する。次いで、公知の方法を用いて、ｎチャネル型のＭＩＳトランジスタＱＮ、ＱＭのＬＤＤ活性領域９、ｐチャネル型のＭＩＳトランジスタＱＰのＬＤＤ活性領域９ａを形成する。次いで、公知の方法を用いて、例えば酸化シリコンからなるサイドウォールスペーサ７、例えば窒化シリコン膜ならなるサイドウォールスペーサ８を形成する。次いで、公知の方法を用いて、ｎチャネル型ＭＩＳトランジスタの活性領域１０、ｐチャネル型ＭＩＳトランジスタの活性領域１０ａ、および例えばｎ型多結晶シリコンからなるサリサイド膜６、例えばｐ型多結晶シリコンからなるサリサイド膜６ａが形成される。次いで、公知の方法を用いて、層間絶縁膜１１ａ、１１ｂを形成する。層間絶縁膜１１ｂの上面は、メモリセル領域と論理回路領域とでその高さがほぼ一致するように平坦に形成される。
このようにしてＭＩＳトランジスタＱＮ、ＱＰおよびＱＭが形成される。これらＭＩＳトランジスタＱＮ、ＱＰおよびＱＭは、サリサイドゲート電極構造のゲートＧＮ、ＧＰ、ソースまたはドレインとなる半導体領域ＤＮ、ＤＮＣ、ＤＰを有する。
続いて、図１３に示すように、その層間絶縁膜１１ｂ上に、論理回路の接続孔、メモリセル領域における接続孔およびメモリセル領域におけるビット線孔形成用のフォトレジスト（図示しない）を形成する。これをエッチングマスクとして層間絶縁膜１１ａ、１１ｂに、ｎチャネル型のＭＩＳトランジスタＱＮの半導体領域ＤＮ、ｐチャネル型のＭＩＳトランジスタＱＰの半導体領域ＤＰ、メモリセル選択用のｎチャネル型のＭＩＳトランジスタＱＭの半導体領域ＱＮおよび半導体領域ＤＮＣの上面が露出するような接続孔を穿孔（開口）する。
次いで、フォトレジストを除去した後、半導体領域ＤＮ、ＤＰ、ＤＮＣに、例えばチタンおよび窒化チタンからなるバリヤ金属１４をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えば導電体膜１５をＣＶＤ法等によって積み重ねて接続孔を埋め込み、金属コンタクトＣＴおよびビット線コンタクトＢＣを形成する。これを公知のＣＭＰ法を用いて、層間絶縁膜１１ｂの上部が露出し、接続孔中の金属コンタクトＣＴとビット線コンタクトＢＣが同じ高さになるまでエッチバックし、金属コンタクトＣＴとビット線コンタクトＢＣを完全に分離する。
続いて、図１４に示すように、表面全面に、例えば窒化シリコンからなる絶縁膜（図示しない）を堆積し、層間絶縁膜１１ｂのエッチバックストッパーとして用いる。次いで、半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜１１ｃを堆積した後、その層間絶縁膜１１ｃ上に、論理回路の第１層配線およびビット線形成用のフォトレジスト（図示しない）を形成し、これをエッチングマスクとして層間絶縁膜１１ｂの上面を露出させるような論理回路の第１層配線溝およびビット線溝を形成する。
次いで、例えばチタンおよび窒化チタンからなるバリヤ金属膜１６をスパッタリング法等によって下層から順に堆積し、その上に、例えばタングステンからなる導電体膜１７をＣＶＤ法等によって積み重ねて形成し、これを公知のＣＭＰ法を用いて、層間絶縁膜１１ｃの上面が露出し、溝中のビット線ＢＬおよび第１層配線Ｍ１上面が同じ高さになるまでエッチバックし、ビット線ＢＬおよび第１層配線Ｍ１を完全に分離する。
続いて、図１５に示すように、表面に、例えば酸化シリコンからなる絶縁膜１１ｄを堆積した後、例えばタンタルやチタンやクロムなどの遷移金属の酸化物・窒化物あるいは窒化シリコンからなる剥がれ防止膜２１を堆積する。この剥がれ防止膜２１を形成することによって、例えば、後で形成されるカルコゲナイド材料記憶層２２が下部電極ＴＰや層間絶縁膜１１ｄなどと剥がれないようにしている。
続いて、図１６に示すように、リソグラフィおよびドライエッチ工程により、メモリセル領域ｍｍｒｙにおける金属コンタクトＣＴの上面を露出させるような孔を形成し、表面全体に、例えば窒化シリコンからなるスペーサー絶縁膜１８を堆積する。
続いて、図１７に示すように、スペーサー絶縁膜１８を異方性エッチバックして、金属コンタクトＣＴの上面を露出させる。
続いて、図１８に示すように、例えばチタン膜（膜厚約５ｎｍ）および窒化チタン膜（膜厚約１０ｎｍ）からなるバリヤ金属（図示しない）をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステンからなる導電体膜１９をＣＶＤ法等によって積み重ねて接続孔を埋め込み、これを公知のＣＭＰ法を用いて、剥がれ防止膜２１の上面が露出し、接続孔中の導電体膜１９および剥がれ防止膜２１の上面が同じ高さになるまでエッチバックし、導電体膜１９を完全に分離する。
続いて、図１９に示すように、カルコゲナイド材料記憶層２２と例えばタングステンからなる上部プレート２３を順に堆積する。
別の方法として、下部電極ＴＰの形成後に剥れ防止膜２１、カルコゲナイド材料記憶相２２および上部プレート２３を成膜するプロセスも可能である。
すなわち、図３１に示すように、層間絶縁膜１１ｄの成膜に続いて、リソグラフィおよびドライエッチを行い、メモリセル領域ｍｍｒｙにおける金属コンタクトＣＴの上面を露出させるような孔を形成し、次いで、表面全体に、例えば窒化シリコンからなるスペーサー絶縁膜１８を堆積する。
続いて、スペーサー絶縁膜１８を異方性エッチバックして、金属コンタクトＣＴの上面を露出させ、さらに、例えばチタン膜（膜厚約５ｎｍ）および窒化チタン膜（膜厚約１０ｎｍ）からなるバリヤ金属（図示しない）をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステンからなる導電体膜１９をＣＶＤ法等によって積み重ねて接続孔を埋め込み、これを公知のＣＭＰ法を用いて、層間絶縁膜１１ｄの上面が露出し、接続孔中の導電体膜１９および層間絶縁膜１１ｄの上面が同じ高さになるまでエッチバックし、導電体膜１９を完全に分離し、図３２のような構造を形成する。
続いて、図３３に示すように、例えばタンタルやチタンやクロムなどの遷移金属の酸化物・窒化物あるいは窒化シリコンからなる剥がれ防止膜２１を堆積する。
続いて、図３４に示すように、カルコゲナイド材料記憶層２２と例えばタングステンからなる上部プレート２３を順に堆積する。図３３の構造の上にカルコゲナイド材料記憶層を堆積した場合、下部電極ＴＰとカルコゲナイド材料記録層２２との間に剥れ防止膜２１が挿入された状態になるが、高抵抗の剥れ防止膜２１の介在により効率良く相変化領域を発熱させ、低電力のパルスで書換え動作が可能になるという効果が考えられる。以降の工程では、図１９と図３４の場合で同様であるので、図１９を用いて説明する。
カルコゲナイド材料記憶層２２の成膜方法としては、スパッタリング法が適している。スパッタリング法では、所望の組成を有する単一のターゲット材料を用いて成膜することが一般的ではあるが、複数のターゲット材料を用いて、コスパッタリング法により、形成することも可能である。
スパッリング収率は元素によって異なるため、複雑な組成を有する材料の場合には、ターゲットの組成と形成された膜の組成が異なることがあり、ターゲットの使用を重ねるにつれて、形成される膜の組成が変化していく可能性がある。このような場合、比較的単純な化合物組成のターゲットを複数使って、コスパッタリング法で成膜するほうが良い。化合物組成のターゲットでは組成の変化が少ないため、多数回のスパッタリングを行なっても、形成される膜の組成が変化していくことはない。また、コスパッタリング法の場合、それぞれのターゲットの入力パワーを変化させることにより、カルコゲナイド材料の組成を調整でき、抵抗値などの諸特性を、用途に応じた所望の値に設定することができるという利点もある。一般的に製膜によって多少の膜厚方向の組成分布が生じる場合が多いが、膜厚方向の平均組成が本発明の範囲であれば、良好な特性が得られる。
また、スパッタリングガスは、Ａｒ、Ｘｅ、Ｋｒなどの不活性ガスや、これらに窒素を数％添加した混合ガスを用いても良い。窒素混合ガスを用いた場合、データ保持特性が向上するだけでなく、カルコゲナイド材料の結晶粒が微細になり、下部電極の接続孔と結晶粒との相対位置関係のバラつきから生じる素子特性のバラつきを低減させる効果がある。
また、スパッタリング法に加えて、イオン注入法を使用することも可能である。イオン注入法を用いると、カルコゲナイド材料の所望の領域あるいは所望の深さに元素をドーピングしてカルコゲナイド材料を形成することが可能であり、膜厚方向に組成変化を有するカルコゲナイド材料記憶層を形成することができる。また、複数ターゲットのスパッタリングで順次繰り返し成膜法を用いて、膜厚方向の組成変化を持つカルコゲナイド材料記憶層２２を形成しても良い。
続いて、図２０に示すように、剥がれ防止膜２１、カルコゲナイド材料記憶層２２および上部プレート２３を加工して、メモリ素子Ｒを形成する。
ここで、このメモリ素子Ｒの素子分離加工の際は、絶縁膜をハードマスクに用いて加工することが可能である。図２１に示すように、図１９の上部プレート２３の上にさらに絶縁膜２４を堆積し、リソグラフィによってパターンを転写し、フォトレジストをエッチングマスクとして絶縁膜２４をドライエッチングで加工した後、フォトレジストをアッシング除去する。続いて、図２２に示すように、絶縁膜２４をハードマスクとして、剥がれ防止膜２１、カルコゲナイド材料記憶層２２、上部プレート２３をエッチングする。レジストをマスクとしてエッチングを行なうと、カルコゲナイド材料とレジストのエッチング反応生成物の残渣が、加工した側壁に付着し、アッシングおよび洗浄で残渣を除去することが困難である。したがって、絶縁膜２４をハードマスクとして加工することが望ましい。以降の工程は、図２０と図２２とで同様であるので、図２０の場合で以降の製造方法を図示する。
続いて、図２３に示すように、メモリ素子Ｒを覆うように、層間絶縁膜１１ｅを堆積する。
続いて、図２４に示すように、リソグラフィおよびドライエッチ工程により、メモリセル領域ｍｍｒｙにおいて層間絶縁膜１１ｅを穿孔（開口）して接続孔を形成し、論理回路領域ｌｇｃにおいて層間絶縁膜１１ｄ、１１ｅを穿孔（開口）して接続孔を形成し、バリヤ金属２５、導電体膜２６を順に堆積する。この接続孔を埋めこみ、層間絶縁膜１１ｅの上面が露出し、孔中の導電体膜２６および層間絶縁膜１１ｅの上面が同じ高さになるまでエッチバックし、メモリセル領域ｍｍｒｙのビアＶＭおよび論理回路領域ｌｇｃのビアＶＬを完全に分離する。
続いて、図２５に示すように、表面に、銅配線用のバリヤ膜２７および層間絶縁膜１１ｆを堆積し、リソグラフィおよびドライエッチ工程により、層間絶縁膜１１ｆを穿孔（開口）して配線溝を形成し、バリヤ金属２８、例えば銅からなる導電体膜２９を順に堆積し、配線溝を埋め込む。次いで、層間絶縁膜１１ｆの上面が露出し、溝中の金属配線および層間膜１１ｆの上面が同じ高さになるまでエッチバックし、第２層配線Ｍ２を形成する。
第２層配線Ｍ２の上部には、公知の方法を用いて、図示しない複数の配線層が形成され、さらに４００℃〜４５０℃程度の水素アニールが行われた後に、半導体装置が完成する。
完成した半導体装置には、実際に情報を記憶させる前に、メモリ素子Ｒごとに電圧印加による初期化処理を行った。この初期化処理とは、セット動作のパルスより長いパルスによってスナップバック（急激な抵抗低下）を起こさせ、相変化領域（メモリ動作領域）およびその周辺を相対的に長い時間加熱して一旦膜を処理前より抵抗の低い状態にする処理である。この初期化処理により、カルコゲナイド材料記憶層２２の下部電極ＴＰの上部に結晶粒が形成されたと見られる領域（相変化領域）ができ、高抵抗状態（リセット）と低抵抗状態（セット）が所望のパルス幅範囲で安定に繰り返せるようになった。製造過程でカルコゲナイド材料記憶層を形成直後に高いエネルギーのレーザー光を適切な条件で照射する処理を行えば、上記の長いパルス電圧印加による初期化処理を省略することもできる。その場合、メモリ素子Ｒに最初に実際に情報を記憶させる時、前もって、リセットパルスで高抵抗状態にし、セットパルスで低抵抗状態にするのを何回か繰り返すのが好ましい。
次に、本発明の実施の形態１に係るメモリセルアレイの構造について図２６および図２７を参照して具体的に説明する。図２６は、本発明の実施の形態１に係るメモリセルアレイの回路図である。図２７は、図２６に対応するレイアウト図である。なお、図２６および図２７では、煩雑になるのを防ぐため、ＷＬ１ないしＷＬ４のワード線４本、ＢＬ１ないしＢＬ４のビット線４本の、アレイの一部を示すに留める。
本発明の実施の形態１に係るメモリセルアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適している。したがって、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。
メモリセルＭＣ１１ないしＭＣ１４は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１ないしＭＣ２４、ＭＣ３１ないしＭＣ３４、ＭＣ４１ないしＭＣ４４は、それぞれワード線ＷＬ２からＷＬ４に電気的に接続されている。また、メモリセルＭＣ１１ないしＭＣ４１は、ビット線ＢＬ１に電気的に接続されている。同様に、メモリセルＭＣ１２ないしＭＣ４２、ＭＣ１３ないしＭＣ４３、ＭＣ１４ないしＭＣ４４のメモリセルは、それぞれビット線ＢＬ２、ＢＬ３およびＢＬ４に電気的に接続されている。
各メモリセルＭＣは、１個のＭＩＳトランジスタＱＭと、それに直列に接続された１つのメモリ素子Ｒから成る。それぞれのワード線ＷＬは、各メモリセルＭＣを構成するＭＩＳトランジスタＱＭのゲートに電気的に接続されている。それぞれのビット線ＢＬは、各メモリセルＭＣを構成するメモリ素子Ｒに電気的に接続されている。
ワード線ＷＬ１ないしＷＬ４を駆動するのは、それぞれ、ワードドライバーＷＤ１ないしＷＤ４である。どのワードドライバーＷＤを選択するかは、ＸアドレスデコーダＸＤＥＣからの信号で決まる。ここで、符号ＶＰＬは各ワードドライバーＷＤへの電源供給線で、Ｖｄｄは電源電圧、ＶＧＬは各ワードドライバーの電位引抜き線である。なお、ここでは電位引き抜き線ＶＧＬは、接地電位に固定されている。
選択トランジスタＱＤ１はビット線ＢＬ１をプリチャージするＭＩＳトランジスタである。同様に、選択トランジスタＱＤ２ないしＱＤ４は、それぞれビット線ＢＬ２ないしＢＬ４をプリチャージするＭＩＳトランジスタである。各選択トランジスタＱＤは、アドレス入力にしたがって、ＹアドレスデコーダＹＤＥＣ１またはＹＤＥＣ２を介して選択される。本実施の形態１では、ＹＤＥＣ１とＹＤＥＣ２は２本おきに選択するビット線ＢＬを交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。
図２７中の符号ＦＬは活性領域、Ｍ１は第１層配線、Ｍ２は第２層配線、ＦＧはシリコン基板上に形成されたＭＩＳトランジスタのゲートとして用いられるゲート電極層である。また、符号ＦＣＴは、活性領域ＦＬ上面と第１層配線Ｍ１の下面とを結ぶコンタクトホール、ＳＣＴは第１層配線Ｍ１上面とメモリ素子Ｒの下面とを結ぶコンタクトホール、ＴＣＴは第１層配線Ｍ１上面と第２層配線Ｍ２下面とを結ぶコンタクトホールである。
メモリ素子Ｒは、同一のビット線ＢＬに電気的に接続されているメモリセルＭＣ間で、コンタクトホールＴＣＴを介して第２層配線Ｍ２に引き上げられる。この第２層配線Ｍ２がそれぞれのビット線ＢＬとして用いられる。ワード線ＷＬ１ないしＷＬ４はゲート電極層ＦＧで形成してある。ゲート電極層ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いている。メモリセルＭＣは、例えばメモリセルＭＣ２１を構成するＭＩＳトランジスタＱＭ２は、ＭＩＳトランジスタＱＭ１とソース領域を共有している。
ビット線ＢＬ１ないしＢＬ４は、メモリセルアレイ外周に配置された選択トランジスタＱＤ１ないしＱＤ４のソース側に接続されている。選択トランジスタＱＤ１とＱＤ２のドレイン領域、および選択トランジスタＱＤ３とＱＤ４のドレイン領域は共通である。これらの選択トランジスタＱＤは、各ビット線ＢＬのプリチャージを行う機能を持つ。同時に、ＹアドレスレコーダＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。なお、選択トランジスタＱＤは、本実施の形態１では、例えばｎチャネル型である。
本実施の形態１の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＩＳ（相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、パルス印加により原子配列の変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。
（実施の形態２）
前記実施の形態１に係るメモリ素子Ｒのカルコゲナイド材料記憶層２２は、インジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）と、アンチモン（Ｓｂ）と、テルル（Ｔｅ）とを適当な組成比で含む相変化材料からなるものであった。本実施の形態２では、カルコゲナイド材料記憶層２２の構成元素の１０原子％以下を窒素で置き換えた場合について説明する。なお、構成元素の１０原子％以下を窒素に置き換える以外は、前記実施の形態１と同様であるので重複箇所の説明は省略する。
インジウムまたはガリウムの少なくともいずれか一方と、ゲルマニウムと、アンチモンと、テルルとから構成されるカルコゲナイド材料の構成元素を、窒素で置き換えた場合、高温におけるデータ保持特性が向上する、結晶粒が微細になり特性のバラツキが低減できる、などの利点がある。
本実施の形態２に係るカルコゲナイド材料記憶層２２は、前記実施の形態１で示したようにＡｒ、Ｘｅ、Ｋｒなどの不活性ガスを用いたコスパッタリング法などのスパッタリング法によって形成されるが、これら不活性ガスに窒素ガスを混合して形成される。
カルコゲナイド材料のスパッタリングの際に例えばＡｒガスに窒素ガスを混合して膜を形成したものの、結晶化の活性化エネルギーを図２８に示す。窒素を添加すると、結晶化の活性化エネルギーが低下していく。これは高い温度での結晶化が抑制されているためである。なお、動作温度領域でのデータ保持特性が劣化しているわけではない。
したがって、本実施の形態２に係るメモリ素子Ｒは、通常の動作温度領域でのデータ保持特性は保たれつつ、それよりも高温でのデータ保持寿命が向上している。この場合は、例えば、実使用環境温度よりも高温になる実装工程における熱負荷に耐えるための効果がもたらされる。ただし、窒素の量が多すぎると、書換えによる特性の変化が大きいため、１０原子％以下にすることが適切である。
（実施の形態３）
本実施の形態３に係る半導体装置は、前記実施の形態１または２に係る半導体装置に対して、温度処理を行うものである。本実施の形態３では、実装工程における温度処理について図２９および図３０を参照して説明する。図２９は、ハンダリフロー工程における温度プロファイルを示す説明図である。図３０は、ハンダリフロー工程の前熱処理を行った場合のデータ保持特性を示す説明図である。
メモリ素子Ｒを備えたマイクロコンピュータなどの半導体装置を実装するには、例えば、ハンダリフロー工程が行われる。鉛フリーハンダを用いる場合、リフロープロセスの温度は最高で２６０℃程度であって、メモリ素子Ｒを備えた半導体装置は、通常の動作環境をはるかに越えるような高温の環境にさらされることになる。
しかしながら、図２９に示すように、カルコゲナイド材料の結晶化温度を超えない範囲で比較的高い温度で一定時間保持すると、高抵抗状態がさらに安定化する。これは、結晶核生成サイトが不活性になるため、結晶化が進行しにくいためである可能性があり、データ保持特性がより向上するという特徴をもっている。
図３０は、鉛フリーハンダリフローによる実装工程において、１８０℃で９０秒一旦保持して２６０℃まで昇温したものと、保持しないで２６０℃まで昇温したものの２つのサンプルについて、リセット状態の抵抗が初期値から低下していく様子が示されている。図３０に示すように、実装工程を通したサンプルの方が低抵抗化しにくいという結果が得られた。したがって、カルコゲナイド材料記憶層の結晶化温度より低いと考えられる相対的に低い温度で一定時間保持した後、結晶化温度以上のピーク温度まで昇温する温度プロファイルの環境に置かれた半導体装置は、実装工程に適したメモリ素子Ｒを備えていることなる。
本発明によれば、ハンダリフロー工程でもメモリ状態を保持し、高い温度においても大きな抵抗比と優れたデータ保持特性を有する高信頼の不揮発メモリデバイスが実現できる。本発明のメモリ素子は、例えば、自動車エンジン制御用マイコンなど、高温となる環境でも使用することが出来る。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、非晶質状態と結晶状態は、メモリ動作をしている領域全体が一様にそれらの状態である必要は無く、非晶質状態の領域の中に結晶粒が存在したり、結晶状態の領域内に非晶質の部分が存在して良い。すなわち、相対的に非晶質部分が多い状態と、非晶質部分が少ない状態との間で変化し、抵抗値が変化すればよい。
本発明の組成のカルコゲナイド材料が非晶質領域からの結晶の成長でなく結晶核生成を伴う結晶化が起きる材料であることは、膜の構造から知ることができる。走査電子顕微鏡（ＳＥＭ）または透過電子顕微鏡（ＴＥＭ）でカルコゲナイド材料層が、膜厚方向に最大３個以上、より好ましくは最大６個以上の粒状に見える場合、結晶核生成を伴う結晶化が起きる材料と判断できる。また、この材料は、本発明の組成範囲であっても組成によっては、相変化だけでなく金属または半金属の原子、あるいはそれらを含む原子団が電場によって移動し、それらの高濃度領域からなる導電パスが形成されたり、消滅したりすることによる抵抗変化が起きることもある。すなわち、インジウム（Ｉｎ）添加によって困難になる外側から内側への結晶成長をセットのメカニズムとするのでなければ、必ずしも結晶核形成と核からの成長による相変化だけをセットのメカニズムとする必要は無い。
また、インジウム（Ｉｎ）とガリウム（Ｇａ）は、一方のみで１０．５原子％以上４０原子％以下とする必要はなく、ＩｎとＧａの両方を混在させて１０．５原子％以上４０原子％以下としてもよい。
本発明は、カルコゲナイド材料を含むメモリ素子を備えた半導体装置を製造する製造業に幅広く利用されるものである。

Claims (20)

  1. 記憶層と前記記憶層の両面に形成された電極とを有するメモリ素子を半導体基板上に形成した半導体装置であって、
    前記記憶層が、
    １０．５原子％以上４０原子％以下のガリウムまたはインジウムの少なくともいずれか一方と、
    ５原子％以上３５原子％以下のゲルマニウムと、
    ５原子％以上２５原子％以下のアンチモンと、
    ４０原子％以上６５原子％以下のテルルとを含む材料から成ること特徴とする半導体装置。
  2. 前記テルルの内の２０原子％以下を、セレンで置き換えたことを特徴とする請求項１記載の半導体装置。
  3. 前記記憶層の全構成元素の１０原子％以下を、窒素で置き換えたことを特徴とする請求項１記載の半導体装置。
  4. 前記ゲルマニウムの原子数が前記アンチモンの原子数より多いことを特徴とする請求項１記載の半導体装置。
  5. 前記記憶層の片面には、絶縁膜または高抵抗膜が設けられていることを特徴とする請求項１記載の半導体装置。
  6. 前記記憶層は、複数個のターゲットを使用したコスパッタリング法または順次繰り返し成膜法によって形成されていることを特徴とする請求項１記載の半導体装置。
  7. 前記情報が、前記記憶層の電気抵抗値が高い高抵抗状態と低い低抵抗状態とによって記憶され、
    前記高抵抗状態の電気抵抗値が、室温において５ＭΩ以上であることを特徴とする請求項１記載の記憶装置。
  8. 前記情報が、前記記憶層の電気抵抗値が高い高抵抗状態と低い低抵抗状態とによって記憶され、
    前記高抵抗状態の電気抵抗値が、１３０℃において５００ｋΩ以上であることを特徴とする請求項１記載の記憶装置。
  9. 前記情報が、前記記憶層の電気抵抗値が高い高抵抗状態と低い低抵抗状態とによって記憶され、
    前記高抵抗状態の電気抵抗値と前記低抵抗状態の電気抵抗値との比が、１３０℃において１００倍以上であることを特徴とする請求項１記載の半導体装置。
  10. 前記アンチモンの原子数は、前記ゲルマニウムの原子数より多いことを特徴とする請求項１記載の半導体装置。
  11. メモリ素子に情報を記録した後に、実装工程に伴う熱処理が行われることを特徴とする請求項１記載の半導体装置。
  12. 原子配列の変化を起こすことによって情報を記憶するカルコゲナイド材料記憶層と、
    前記カルコゲナイド材料記憶層の両面に形成された電極とを有するメモリ素子を備えた半導体装置であって、
    前記情報が、前記カルコゲナイド材料記憶層の電気抵抗値が高い高抵抗状態と低い低抵抗状態によって記憶され、
    前記カルコゲナイド材料記憶層は、１０．５原子％以上のガリウムまたはインジウムの少なくともいずれか一方を含み、テルルの原子数がアンチモンの原子数より多いことを特徴とする半導体装置。
  13. 結晶と非晶質との間の相変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶する記憶層を有する複数のメモリ素子がマトリクス状に配置されたメモリセルアレイを備えた半導体装置であって、
    前記メモリセルアレイは、半導体集積回路と共に半導体基板上に混載して形成されており、
    前記記憶層は、インジウムまたはガリウムの少なくともいずれか一方と、ゲルマニウムと、アンチモンと、テルルとを含んでなり、
    前記記憶層の前記テルルの原子数は、前記アンチモンの原子数より多く、
    前記記憶層のインジウムまたはガリウムは、１０．５原子％以上であることを特徴とする半導体装置。
  14. 前記メモリセルアレイは、前記複数のメモリ素子を選択するための複数のＭＩＳトランジスタと、複数のワード線と、複数のビット線とを有しており、
    前記ＭＩＳトランジスタのゲートが、前記ワード線と電気的に接続されており、
    前記ＭＩＳトランジスタのドレインまたはソースのうち、一方が前記メモリ素子と電気的に接続されており、他方が前記ビット線と電気的に接続されていることを特徴とする請求項１３記載の半導体装置。
  15. 前記ＭＩＳトランジスタによって選択された前記メモリ素子に、第１パルスを印加することによって前記メモリ素子が前記高抵抗状態となり、第２パルスを印加することによって前記メモリ素子が前記低抵抗状態となり、
    前記第２パルスは、前記第１パルスより時間が長いことを特徴とする請求項１４記載の半導体装置。
  16. 前記記憶層は、核生成過程を伴って非晶質相から結晶相へ変化することを特徴とする請求項１３記載の半導体装置。
  17. 前記インジウムまたはガリウムの少なくともいずれか一方が、１０．５原子％以上４０原子％以下であり、
    前記ゲルマニウムが、５原子％以上３５原子％以下であり、
    前記アンチモンが、５原子％以上２５原子％以下であり、
    前記テルルが、４０原子％以上６５原子％以下であることを特徴とする請求項１３記載の半導体装置。
  18. 前記記憶層の全構成元素の１０原子％以下を、窒素で置き換えたことを特徴とする請求項１６記載の半導体装置。
  19. 前記高抵抗状態の電気的抵抗値と、前記低抵抗状態の電気抵抗値との比が、１３０℃において１００倍以上であることを特徴とする請求項１３記載の半導体装置。
  20. 前記カルコゲナイド材料記憶層は、５原子％以上３５原子％以下のゲルマニウムと、５原子％以上２５原子％以下のアンチモンと、４０原子％以上６５原子％以下のテルルとを更に含み、
    前記高抵抗状態の電気抵抗値と前記低抵抗状態の電気抵抗値との比が、室温において１０００倍以上であることを特徴とする請求項１２記載の半導体装置。
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