WO2007058175A1 - 半導体装置 - Google Patents

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WO2007058175A1
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memory
resistance state
resistance value
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Takahiro Morikawa
Motoyasu Terao
Norikatsu Takaura
Kenzo Kurotsuchi
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technology effective when applied to a semiconductor device including a memory element including a phase change material.
  • phase change memory and a phase change optical disk As a recording technique using physical properties of a chalcogenide material, a phase change memory and a phase change optical disk can be cited.
  • Chalcogenide materials including Te (tellurium) are known as phase change materials used for this phase change memory and phase change optical disc! This chalcogenide material has different properties depending on the composition.
  • Patent Document 2 Japanese Journal of Applied Physics, Vol. 43, 2004, p. 4704—4712 (Patent Document 2), focusing on the crystallization mechanism of commonly used phase change materials. And crystal growth type.
  • a chalcogenide material is heated by irradiating a laser beam, and recording is performed by causing a phase change between amorphous crystals. Reading the recorded information utilizes the difference in reflectance between the amorphous state and the crystalline state.
  • a Ge-Sb-Te-based phase change recording film has Cr, Ag, Ba, Co, Ni, Pt, Si, Sr, Au, Cd, Cu, Li, Mo, Mn, Zn, Al, Fe, Pb, Na, Cs, Ga, Pd, Bi, Sn, Ti, V, In and group power of lanthanoid elemental force Add at least one selected element X It is disclosed. This is because the specific element X is added for the purpose of preventing the flow of the recording film and improving the number of rewritable times.
  • Patent Document 3 includes ⁇ (Ge Te) (Sb Te) y 1—az 1—z 1—
  • An optical disk medium using a chalcogenide material represented by a ⁇ 0.5, 0.01 ⁇ b ⁇ 0.3) as a recording layer is disclosed.
  • the purpose of this is to increase the stability of the amorphous state and improve the long-term storage of data while maintaining the property of being crystallizable at high speed.
  • Non-Patent Document 1 a phase change memory in which stored information is written by changing the atomic arrangement of the phase change material film according to the Joule heat and cooling rate caused by the current flowing in the phase change material film itself. is there. For example, when making amorphous, a temperature exceeding 600 ° C is applied to the phase change material film by Joule heat and the phase change material film is once melted, so that the operating current tends to increase. The resistance value changes by 2 to 3 digits depending on the state.
  • Patent Document 4 discloses a recording element using GeSbTe.
  • Patent Document 5 discloses a technique related to a memory using a chalcogenide material.
  • Non-patent Document 3 a technology relating to a phase change memory using a crystal growth type material is disclosed.
  • Patent Document 1 U.S. Pat.No. 5,883,827
  • Patent Document 2 JP-A-8-127176
  • Patent Document 3 U.S. Pat.No. 5,254,382
  • Patent Document 4 Japanese Patent Laid-Open No. 2002-109797
  • Patent Document 5 Japanese Patent Laid-Open No. 2003-100991
  • Non-Patent Document 1 IEEE International Electron Devices meeting, TECHNI CAL DIGEST, 2001, p. 803—806
  • Non-Patent Literature 2 Japanese Journal of Applied Physics, Vol. 43, 2004, p. 4704-4712
  • Non-Patent Document 3 Nature Materials, Vol. 4, 2005, p. 347-351
  • the memory includes a memory cell array, a row (row) decoder XDEC, and a bit (column) decoder. It consists of Y DEC, read circuit RC, and write circuit WC.
  • the selection transistor on the word line selected by the row decoder XDEC is turned on, and the bit selection switch corresponding to the bit selection line selected by the bit decoder YDEC is turned on, so that the selected memory cell is turned on.
  • a current path is formed and a read signal is generated on the common bit line IZO. Since the resistance value in the selected memory cell varies depending on the stored information, the voltage output to the common bit line ⁇ varies depending on the stored information. By discriminating this difference by the read circuit RC, the storage information of the selected memory cell is read.
  • phase change memory In such a phase change memory, a phase change material that is also used in an optical disk is used as a recording layer.
  • a phase change memory has a high temperature in the manufacturing process and usage environment. It may be required to withstand.
  • Ge Sb Te for example Ge Sb Te
  • the first problem is instability of the amorphous state.
  • the amorphous state is a metastable phase, crystallization proceeds rapidly in a high temperature environment.
  • a microcomputer for automobile control it is necessary to withstand use in a high temperature environment of about 140 ° C.
  • the memory element is exposed to a high temperature environment for soldering and crimping the chip in the process of mounting the microcomputer chip.
  • a microcomputer it is common to mount after recording the program in the memory part.
  • the data In a memory where data is erased due to the high temperature environment of the process, the data must be written after mounting, and a different process must be performed. It takes several minutes at 250 ° C for soldering and several hours at 180 ° C for crimping, so it is necessary to guarantee data retention characteristics in a temperature environment that is shorter but higher than the operating temperature. is there. Therefore, the nonvolatile memory for microcomputers must have a data retention characteristic that can withstand the thermal load in such a manufacturing process, and is required to have heat resistance that is much stricter than that of an optical disk.
  • the second problem is a problem of resistance value in an amorphous state at a high temperature. Since chalcogenide containing Te (tellurium) as a main component is a semiconductor having a narrow band gap, the resistance generally decreases exponentially as the temperature increases. Since the degree of change is larger in the amorphous state than in the crystalline state, even if there is a large resistance ratio at room temperature, the resistance ratio becomes small at a high temperature of 100 ° C or higher, and a read margin is secured. There is a problem of disappearing. For example, Ge Sb Te (tellurium) as a main component is a semiconductor having a narrow band gap, the resistance generally decreases exponentially as the temperature increases. Since the degree of change is larger in the amorphous state than in the crystalline state, even if there is a large resistance ratio at room temperature, the resistance ratio becomes small at a high temperature of 100 ° C or higher, and a read margin is secured. There is a problem of disappearing. For example, Ge Sb Te
  • the resistance value at high temperature which is the second problem, is a problem specific to the electrical chalcogenide material memory. Therefore, it is considered in chalcogenide materials for optical recording media.
  • An object of the present invention is to provide a memory device using a chalcogenide material having an excellent data retention characteristic and an appropriate resistance value even in a use environment and a manufacturing process where the temperature is high. That is.
  • the outline of typical ones will be briefly described as follows.
  • the recording layer at least one element selected from the group force consisting of gallium (Ga) or indium (In) of 10.5 atomic% to 40 atomic% and 5 atomic% to 35 atomic%
  • a chalcogenide material containing the following germanium (Ge), antimony (Sb) of 5 atomic% to 25 atomic% and tellurium (Te) of 40 atomic% to 65 atomic% is used as the recording layer.
  • the reason for including tellurium (Te) of 40 atomic% or more and 65 atomic% or less is to have appropriate rewriting characteristics and data retention characteristics.
  • 5 atomic% to 35 atomic 0/0 less germanium (Ge) reason to include a 5 atom% to 25 atom% of antimony (Sb) is suitably the amount of current required for rewriting a rewritable times This is to make the value more accurate.
  • the reason for including at least one element selected from the group power consisting of gallium (Ga) or indium (In) of 10.5 atomic% or more and 40 atomic% or less is excellent data retention characteristics and high resistance ratio It is for having it.
  • a highly reliable memory element or semiconductor device can be provided.
  • FIG. 1 is a plan view schematically showing a main part of a semiconductor device provided with a memory element according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a main part of a semiconductor device provided with a memory element according to an embodiment of the present invention.
  • FIG. 3 is an explanatory diagram schematically showing a memory element according to an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing pulses applied to the memory element according to the embodiment of the present invention.
  • FIG. 5 is an explanatory diagram schematically showing the crystallization process of a chalcogenide material, where (a) shows a crystal nucleation type and (b) shows a crystal growth type.
  • FIG. 6 is an explanatory diagram showing an example of a composition range of a chalcogenide material according to the first embodiment. is there.
  • FIG. 7 is an explanatory diagram showing the composition dependency of the reset resistance Z set resistance ratio of the memory element according to the first embodiment.
  • FIG. 10 is an explanatory diagram showing composition dependency of the guaranteed operating temperature of the memory element according to the first embodiment.
  • FIG. 11 is an explanatory diagram showing another example of the composition range of the chalcogenide material according to the first embodiment.
  • FIG. 12 is a cross-sectional view schematically showing a semiconductor device during a manufacturing process according to an embodiment of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process subsequent to FIG.
  • FIG. 14 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process subsequent to FIG.
  • FIG. 15 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 17 A cross-sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 18 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 19 A cross-sectional view schematically showing the semiconductor device in the manufacturing process subsequent to FIG.
  • FIG. 20 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process continued from FIG.
  • FIG. 21 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 22 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process subsequent to FIG.
  • FIG. 23 A sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 25 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process following FIG.
  • FIG. 27 is a layout diagram corresponding to the memory cell array configuration of FIG. 26;
  • FIG. 28 is an explanatory diagram showing the crystallization activity energy of the chalcogenide material storage layer according to the second embodiment of the present invention.
  • FIG. 29 is an explanatory view showing a temperature profile in a solder reflow process of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 30 is an explanatory diagram showing data retention characteristics of the semiconductor device according to the third embodiment.
  • FIG. 31 is a cross-sectional view schematically showing the semiconductor device in the manufacturing process subsequent to FIG. 14.
  • FIG. 32 is a cross sectional view schematically showing the semiconductor device during the manufacturing process subsequent to FIG. 31.
  • FIG. 33 is a cross sectional view schematically showing the semiconductor device in the manufacturing process following FIG. 32.
  • FIG. 34 is a cross sectional view schematically showing the semiconductor device during the manufacturing process subsequent to FIG. 33.
  • FIG. 1 is a plan view schematically showing a main part of a semiconductor device including the memory element R according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a main part of a semiconductor device including the memory element R of the first embodiment, and includes a cross section taken along the line AA of FIG. In FIG. 1, for ease of explanation, a part is shown through. Also, in FIG. 2, the relationship between the bit line BL and other members is illustrated so that the force is shown. Therefore, the lower bit TP is illustrated so that the lower contact TP penetrates the bit line BL.
  • the line BL is arranged behind the contact electrode TP so as to be divided from the plan view of FIG.
  • the semiconductor device has a memory cell array in which a plurality of memory elements R are regularly arranged in the memory cell region mmry.
  • This memory cell array includes a plurality of n-channel MIS (Metal Insulator Semiconductor) transistors QM for selecting a plurality of memory elements R, a plurality of word lines (which are also gates GN of MIS transistors QM), And a plurality of bit lines BL.
  • MIS Metal Insulator Semiconductor
  • the gate of the MIS transistor QM is electrically connected to the GN force word line.
  • the memory element R is selected at the intersection of the bit line BL extending in the X direction and the gate line GN of the MIS transistor QM extending in the Y direction at the intersection of the word line MIS transistor QM and the memory element R A memory cell that has power is formed!
  • the memory cells including the memory elements R are arranged regularly, that is, in a matrix, at the intersections between the bit lines BL extending in the X direction and the word lines extending in the Y direction.
  • An active region L of an n-channel MIS transistor QM having a gate GN is formed on p-well 2! On the active region L of these n-channel MIS transistors QM, a lower contact TP and a bit line contact BC of the memory cell are formed.
  • the bit line contact BC is formed so as to protrude in the Y direction of the active region L of the n-channel type MIS transistor QM.
  • bit line BL is arranged so as to be electrically connected to the upper portion of the bit line contact BC that is convex in the Y direction of the active region of the n-channel MIS transistor QM. Yes.
  • the active regions L are arranged periodically in the memory cell region mmry shown in FIG.
  • the gate GN force memory cell region used as the word line shown in FIG. 1 is continuous in parallel, that is, arranged in the X direction.
  • the bit line BL force memory cell area mmry shown in FIG. 1 is continuous in parallel, that is, arranged in the Y direction.
  • the semiconductor device including the memory element R includes a logic circuit region lgc and a memory cell region mmry, and each includes a logic circuit and a memory cell region mmry.
  • This is a semiconductor device in which a logic in which a memory cell array composed of memory elements R is formed and a memory are mixed.
  • the logic circuit region lgc includes a plurality of logic circuits, a semiconductor integrated circuit that constitutes a sense amplifier circuit of a memory cell, and a semiconductor element. Etc. are arranged.
  • the n-channel MIS transistor QN is formed on the p-well 2 so as to be separated from each other, and has a semiconductor region DN having an LDD (Lightly Doped Drain) structure and a gate formed on the semiconductor substrate 1. It has an insulating film 4 and a gate GN formed thereon.
  • the p-channel type MIS transistor QP is formed on the n-well 2a so as to be spaced apart from each other, and has a semiconductor region DP having an LDD (Lightly Doped Drain) structure and a gate insulation formed on the semiconductor substrate 1. It has a film 4 and a gate GP formed thereon.
  • These n-channel MIS transistor QN and p-channel MIS transistor QP are separated by a shallow trench isolation type isolation trench 3a.
  • the n-channel memory cell selection MIS transistor QM in the memory cell region mmry is formed on the upper part of ⁇ -well 2 so as to be separated from each other, and has a LDD (Lightly Doped Drain) structure. It has regions DN and DNC, a gate insulating film 4 formed on the semiconductor substrate 1, and a gate GN formed thereon.
  • the semiconductor region DNC is shared by adjacent n-channel memory cell selection MIS transistors QM formed in the same element active region (active region L in FIG. 1).
  • the n-channel type MIS transistor QM, p-channel type MIS transistor QP, and n-channel type MIS transistor QN for selecting such a memory cell include an interlayer insulating film 1 la deposited on the semiconductor substrate 1. And 1 lb.
  • the interlayer insulating films 1 la and ib are made of, for example, an oxide silicon film, and are formed by, for example, a known plasma CVD method.
  • the upper surface of the interlayer insulating film l ib is formed flat so that the heights of the memory cell region mmry and the logic circuit region lgc are substantially the same.
  • a bit line contact BC composed of the barrier metal 12 and the conductor film 13 having, for example, tungsten force is formed on the semiconductor region DNC in the memory cell region mmry.
  • This bit line contact BC is electrically connected to a semiconductor region DNC shared by MIS transistors QM for selecting memory cells adjacent to each other.
  • a metal contact CT composed of a noble metal 14 and a conductor film 15 made of, for example, a tungsten stamper is formed. This metal contact CT is electrically connected to the semiconductor region DN of the memory selection MIS transistor QM.
  • a metal contact CT composed of a noble metal 14 and a conductor film 15 made of, for example, a tungsten barrier is formed on the semiconductor region DP in the logic circuit region lgc.
  • This metal contact CT is electrically connected to the semiconductor region DP of the p-channel MIS transistor QP.
  • a metal contact CT composed of a barrier metal 14 and a conductor film 15 made of, for example, tungsten metal is formed on the semiconductor region DN of the logic circuit region lgc.
  • This metal contact CT is electrically connected to the semiconductor region DN of the n-channel type MIS transistor QN.
  • An interlayer insulating film 1 lc is deposited on the interlayer insulating film 1 lb.
  • the interlayer insulating film 1lc is made of, for example, an oxide silicon film, and is formed by, for example, a known plasma CVD method.
  • the bit line BL of the memory cell region mmry and the first layer wiring Ml of the logic circuit region lgc are formed.
  • the bit line BL in the memory cell region mmry is formed by sequentially depositing, for example, a barrier metal 16 made of a titanium film, a titanium nitride film, and a conductor film 17 having a tungsten force, for example, from the lower layer.
  • the bit line BL is electrically connected to the bit line contact BC, and is further electrically connected to the semiconductor region DNC of the n-channel MIS transistor QM for memory cell selection through the bit line contact BC. .
  • the first layer wiring Ml in the logic circuit region lgc is formed by sequentially depositing, for example, a metal film 16 made of, for example, a titanium film, a titanium nitride film, and a conductor film 17 having, for example, a tungsten force, and a lower layer force. Yes.
  • This first layer wiring Ml is electrically connected to the metal contact CT, and further through the metal contact CT, the semiconductor region DP of the p-channel type MIS transistor QP and the semiconductor region DN of the n-channel type MIS transistor QN. Are electrically connected.
  • An interlayer insulating film l id is deposited on the upper surface of the interlayer insulating film 11c.
  • This interlayer insulating film l id also has, for example, an oxide silicon force.
  • the upper surface of the interlayer insulating film l id is the memory cell region m
  • the mry and the logic circuit region lgc are formed flat so that their heights are almost the same.
  • connection hole is formed (opened) in the interlayer insulating film 11c and lid so that the upper surface of the metal contact CT is exposed.
  • this connection hole for example, a spacer insulating film 18 that also has silicon nitride or silicon oxide power and a conductor film 19 that is, for example, a tanta-stainer are embedded.
  • the lower contact (lower electrode) TP of the memory cell is electrically connected to the metal contact CT, and further electrically connected to the semiconductor region DN of the MIS transistor QM for memory cell selection through this. That is, the lower contact TP and the metal contact C of the memory cell
  • T forms a two-stage plug electrode.
  • An interlayer insulating film l ie is deposited on the upper surface of the interlayer insulating film l id.
  • This interlayer insulating film l ie also has, for example, an oxide silicon force.
  • a memory element R that is also a variable resistance that changes between a high resistance state and a low resistance state is formed in the interlayer insulating film ie in the memory cell region.
  • the memory element R is formed in a plate shape, and includes, for example, a force anti-peeling film 21 made of a silicon nitride force, a force rucogenide material storage layer 22 made of a chalcogenide material and a change material coated on the surface thereof, It is composed of an upper plate (upper electrode) 23 having a tungsten force, for example, coated on the surface.
  • the chalcogenide material storage layer 22 constituting the memory element R is made of, for example, at least one of indium (In) and gallium (Ga), germanium (Ge), antimony (Sb), and tellurium (Te). Chalcogenide material strength included in composition ratio.
  • a peeling prevention film 21 made of, for example, an insulating film made of silicon nitride is provided, and a part of the peeling prevention film 21 is opened, A contact (lower electrode) TP is formed. That is, the lower part of the memory element R is electrically connected to the lower contact TP, and is electrically connected to the semiconductor region DN of the n-channel type MIS transistor QM for memory cell selection through this.
  • connection hole that exposes the upper surface of the upper plate 23 is formed (opened).
  • a nano metal 25 made of, for example, a titanium film or a titanium nitride film is buried, and the conductor film 26 is further formed.
  • a memory cell via VM is formed by embedding a metal film.
  • connection hole is opened (opened) so that the upper surface of the first wiring layer Ml is exposed.
  • a nora metal 25a made of, for example, a titanium film or a titanium nitride film is buried, and further, a conductor film 26a made of, for example, a tungsten barrier is buried to form a via VL.
  • the upper surface of the interlayer insulating film 1 le is formed flat so that the heights of the memory cell region mmry and the logic circuit region lgc are substantially the same.
  • An interlayer insulating film 1 If is deposited on the upper surface of the interlayer insulating film l ie.
  • the interlayer insulating film 1 If also has, for example, an oxide silicon force.
  • a second wiring layer M2 is formed in the interlayer insulating film 1 If.
  • a connection groove is opened (opened) so that the upper surface of the via VL is exposed.
  • a barrier metal 28 made of, for example, a titanium film or a titanium nitride film is buried, and further a metal film made of the conductor film 29 is buried to form the second wiring layer M2.
  • FIG. 3 is an explanatory diagram schematically showing the memory element R according to the first embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing pulses applied to the memory element R according to the first embodiment of the present invention, where (a) shows a pulse shape to be applied and (b) shows a temperature change of the memory layer due to the applied pulse. Indicates.
  • the memory element R includes a chalcogenide material storage layer 22 that stores information by causing an atomic arrangement change, and a lower electrode TP and an upper electrode formed on both sides of the storage layer. And 23.
  • the chalcogenide material storage layer 22 stores a high resistance state having a high electrical resistance value and a low resistance state having a low electrical resistance value by an atomic arrangement change such as a phase change between a crystalline phase and an amorphous phase. It is.
  • the lower electrode TP and the upper electrode 23 are made of a conductor film made of a conductive material.
  • the chalcogenide material is heated to store in the chalcogenide material storage layer 22 whose atomic arrangement has been changed.
  • the set pulse (second As shown in Fig. 4 (a), the pulse is generally a pulse with a longer voltage or lower current than the reset pulse (first pulse).
  • the lower electrode TP force is also applied to the chalcogenide material memory layer 22 as a force.
  • Lower electrode TP side force that easily generates heat in the chalcogenide material memory layer 22 changes in atomic arrangement.
  • this region is referred to as a phase change region PCA.
  • the chalcogenide material When a reset pulse is applied to achieve a high resistance state, the chalcogenide material is heated to a melting point Tm or higher by Joule heat and enters a molten state. After the pulse is interrupted, the molten chalcogenide material will be quenched. As shown in the temperature change of the chalcogenide material at this time, when the cooling rate after the pulse interruption is sufficiently high, the random atomic arrangement in the liquid state is frozen, and the phase change region PCA becomes an amorphous state. In this amorphous state, the chalcogenide material storage layer 22 has a high resistance, so that the memory element R is in a high resistance state (reset resistance).
  • the chalcogenide material when a set pulse is applied to achieve a low resistance state, the chalcogenide material is maintained at a temperature equal to or higher than the crystallization temperature Tc by Joule heat for a certain period of time. Change region PCA becomes crystalline. In this crystalline state, the chalcogenide material storage layer 22 has a lower resistance than the amorphous state, and therefore the memory element length is in a low resistance state (set resistance).
  • the resistance value is relatively higher in the crystalline state than in the amorphous state where the disorder of atomic arrangement is large at the interface. It can be expensive.
  • the resistance value of the memory element R is read by applying a voltage or current at a level lower than the set pulse / reset pulse so as not to change the state of the chalcogenide material.
  • the resistance at reset (high resistance state) is higher than at set (low resistance state).
  • the ratio is 10 to: LOOO times or more. Therefore, the memory element R according to the first embodiment has an advantage that a sense operation with a large read signal is easy.
  • FIG. Figure 5 is an explanatory diagram schematically showing the crystallization process of chalcogenide materials.
  • A shows a crystal nucleation type
  • (b) shows a crystal growth type.
  • the crystal nucleation type shown in FIG. 5 (a) is a type of material in which the growth rate of crystal nuclei is slow, but a large number of crystal nuclei are generated and a large number of crystal grains are generated therefrom.
  • Typical examples of crystal nucleation type materials are based on the quasi-binary composition of GeTe—Sb Te such as Ge Sb Te.
  • Crystal nucleation type and crystal growth type include both Sb (antimony) and Te (tellurium), whereas the former is mainly composed of Te, while the latter is mainly composed of Sb.
  • the difference in composition greatly varies the crystallization mechanism.
  • a crystal growth type having a high crystallization speed is often used. However, as the crystallization speed is faster, the crystal growth type rapidly crystallizes the amorphous element when placed in a high temperature atmosphere. In the field of semiconductor memory, it is necessary to consider that it is used at high temperatures.
  • the crystal nucleation type that is, the Te content is higher than that of Sb, and the retention at high temperatures is improved. I am letting.
  • phase-change memory and phase-change optical disc many inventions have been disclosed so far to improve the physical properties of materials in order to determine the properties of phase-change materials as physical force memory.
  • the previously exemplified Ag-In-Sb-Te is a force widely used as a phase change recording material for optical disks. This material is a crystal growth type based on an Sb Te eutectic alloy.
  • FIG. 6 is an explanatory diagram showing an example of the composition range of the chalcogenide material according to the first embodiment.
  • FIG. 7 is an explanatory diagram showing the composition dependency of the reset resistance Z set resistance ratio of the memory element according to the first embodiment.
  • FIG. 8 is an explanatory diagram showing the composition dependence of the set voltage of the memory element according to the first embodiment.
  • FIG. 9 is an explanatory diagram showing the composition dependency of the number of rewritable times of the memory element according to the first embodiment.
  • Figure 10 shows the composition dependence of the guaranteed operating temperature of the memory element according to the first embodiment. It is explanatory drawing shown.
  • FIG. 11 is an explanatory diagram showing another example of the composition range of the chalcogenide material according to the first embodiment.
  • the composition dependence in FIGS. 7 to 9 is at room temperature.
  • the memory layer constituting the memory element R according to the first embodiment includes at least one of indium (In) or gallium (Ga), germanium (Ge), antimony (Sb), tellurium, for example. It consists of a phase change material (chalcogenide material) containing (Te) at an appropriate composition ratio.
  • chalcogenide material phase change material
  • Te phase change material
  • the reset resistance Z set resistance ratio increased as the In amount increased. This is because while the reset resistance increases, the effect of increasing the set resistance is hardly observed.
  • the In composition exceeds 10.5 atomic%, the reset / set resistance ratio at room temperature exceeds 1000 times. If In is not included, the resistance ratio is approximately 100 times. Adding In makes the reset resistance at room temperature 1000 times or more. Even when the value of is significantly reduced, a large resistance ratio of 100 times or more is maintained.
  • the electrical resistance value in the high resistance state was 5 ⁇ or more at room temperature and 500 k ⁇ or more at 130 ° C.
  • the number of rewritable times decreases and the amount of current required for reset operation increases.
  • the number of rewritable times decreases, and when the Sb content is high, there is a problem that the amount of current required for the reset operation increases, and the Ge and Sb contents are the same.
  • the total force exceeds 0 atomic%, there is a problem that the reset Z set resistance ratio becomes small.
  • the retention characteristics at high temperatures deteriorate as the Sb content increases. Therefore, even if the Ge and Sb contents are about the same, it is possible to further improve the retention characteristics by increasing the retention by adding In, and by making the Sb content relatively smaller than Ge. .
  • Te content is low, phase separation proceeds along with rewriting, and the reset operation cannot be performed. If the Te content is too high, the stability in the high resistance state is insufficient and sufficient data retention characteristics are obtained. Cannot be obtained.
  • the chalcogenide material (phase change material) according to Embodiment 1 has a force of at least one of indium and gallium of 10.5 atomic% to 40 atomic%, and the germanium is 5 atomic% to 35 atomic%. Atomic% or less, antimony is 5 atomic% or more and 25 atomic% or less, and tellurium is 40 atomic% or more and 65 atomic% or less. These atomic concentrations can be measured using TEM and EDX which are known techniques. As a result, in the first embodiment, a memo using a chalcogenide having excellent data retention characteristics and having an appropriate resistance value even in a use environment and a manufacturing process at a high temperature. A re-element can be provided.
  • Ge and Sb indicate the total amount of the concentration of the two elements. Since both elements do not produce the same effect, both elements are included in an appropriate range. It is possible to adjust as follows. For example, assuming that the total composition of Ge and Sb is constant among all the constituent elements, if the ratio of Ge is large, the volume change accompanying the phase change is large, and the rewriting of the electrode and the phase change region is performed many times. Since peeling occurs at the interface, there is a problem that the number of rewritable times is limited.
  • FIG. 11 shows the composition range more desirable in consideration of this point.
  • Fig. 11 shows the optimum yarn formation when the yarn formation at each vertex is GeTe, Sb Te, and In Te.
  • composition range in FIG. 11 shows a preferable range for the composition of Ge, Sb, and In when the Te concentration is in the vicinity of 50 to 60 atomic%.
  • GeTe is 12mol% or more
  • Sb Te is lmol% or more
  • the current flow rate increases for the time required for the set operation.
  • the hatched area in Fig. 11 is obtained as a desirable range.
  • a part of these elements is replaced with another element.
  • a part of Te may be replaced with Se (selenium).
  • Se has the effect of improving data retention characteristics, withstanding the soldering process for a longer time, and preventing oxidation during the manufacturing process.
  • the Se content exceeds about 1Z5 of Te, the time required for the set operation becomes longer than 5 s. Therefore, it is necessary to select and use an appropriate content according to the application within a range where this problem does not occur.
  • At least one element of Sn and Pb may be replaced by replacing part or all of Ge, and Bi may be included by replacing part or all of Sb.
  • These elements do not hinder the effects of the present invention because the set operation can be speeded up while maintaining the solder reflow resistance in the reset state. However, the reset life is slightly shorter.
  • H, B, C, 0, Si, P, S, As, Au, Ag, Cu, Ti, Zr, Hf, V, Nb, Ta, Cr, Mn, Fe, Co, Ni, Rh the Pd may contain 10 atomic 0/0 or less. The addition of these elements can be expected to improve the number of rewritable times.
  • FIG. 12 to FIG. 25 and FIG. 31 to FIG. 12 to 25 and FIGS. 31 to 34 are cross-sectional views schematically showing the semiconductor device during the manufacturing process according to the first embodiment of the present invention.
  • the lower contact TP passes through the bit line BL to illustrate the relationship between the bit line BL and other members.
  • the line BL is arranged behind the contact electrode TP so that the plan view force shown in FIG.
  • an n-channel MIS transistor QN and a p-channel MIS transistor QP are formed in the logic circuit region lgc, and a memory is selected in the memory cell region mmry.
  • N-channel MIS transistor QM for use. The method for forming these MIS transistors QN, QP and QM is outlined below.
  • the p-well 2 is formed using a known method. Further, the nwell 2a is formed on the semiconductor substrate 1 in the logic circuit region lgc by using a known method.
  • shallow trench buried type element isolation trenches 3, 3a, 3b are formed by a known method.
  • These element isolation trenches 3, 3a, 3b are made of an insulating film such as silicon oxide, for example.
  • a region defined by these element isolation grooves 3, 3a, 3b is a so-called active region, and an element or the like is formed in a part of this region.
  • the gate insulating film 4 on the semiconductor substrate 1 is made of silicon oxynitride, for example, and the thickness thereof is set to about 1.5 to about LOnm, for example.
  • the conductor film 5 having n-type polycrystalline silicon force and the conductor film 5a having p-type polycrystalline silicon force are formed using a known method.
  • the LDD active region 9 of the n-channel type MIS transistors QN and QM and the LDD active region 9a of the p-channel type MIS transistor QP are formed.
  • a sidewall spacer 7 having a silicon-silicon force for example, a sidewall spacer 8 made of a silicon nitride film is formed.
  • a salicide film 6a is formed.
  • interlayer insulating films l la and l ib are formed using a known method. The upper surface of the interlayer insulating film l ib is formed flat so that the memory cell region and the logic circuit region have substantially the same height.
  • MIS transistors QN, QP, and QM are formed. These MIS transistors QN, QP, and QM have salicide gate electrode structure gates GN and GP, and semiconductor regions DN, DNC, and DP that serve as sources or drains.
  • the interlayer insulating films l la and l ib are connected to the semiconductor region DN of the n-channel MIS transistor QN, the semiconductor region DP of the p-channel MIS transistor QP, and the n-channel MIS for memory cell selection. Drilling (opening) connection holes that expose the upper surfaces of the semiconductor region QN and semiconductor region DNC of the transistor QM.
  • the lower metal force 14 is deposited in order by sputtering or the like in the form of a noble metal 14 having a titanium nitride force.
  • the conductor film 15 is stacked by the CVD method or the like to fill the connection hole, thereby forming the metal contact CT and the bit line contact BC.
  • the upper part of the interlayer insulating film ib is exposed and etched until the metal contact CT and the bit line contact BC in the connection hole have the same height. Wire contact BC is completely separated.
  • an insulating film (not shown) having a silicon nitride force for example, is deposited on the entire surface and used as an etch-back stopper for the interlayer insulating film ib.
  • an interlayer insulating film 11c having an oxide silicon force is deposited on the semiconductor substrate 1
  • a photoresist for forming a first layer wiring and a bit line of a logic circuit is formed on the interlayer insulating film 11c.
  • the first layer wiring groove and bit line groove of the logic circuit are formed using this as an etching mask to expose the upper surface of the interlayer insulating film ib.
  • a noble metal film 16 also having titanium and titanium nitride force is deposited in order by a sputtering method or the like, and a lower layer force is sequentially deposited thereon, and a conductor film 17 also having tungsten force, for example, is stacked and formed by a CVD method or the like.
  • a CVD method Using a known CMP method, this is knocked until the upper surface of the interlayer insulating film 11c is exposed and the upper surface of the bit line BL and the first layer wiring Ml in the trench are at the same height. Separate wiring Ml completely.
  • an insulating film id that also has, for example, an oxide silicon force, on the surface, for example, an oxide or nitride of a transition metal such as tantalum, titanium, or chromium If there is something! / ⁇ , deposit anti-peeling film 21 with silicon nitride power.
  • the peeling prevention film 21 for example, the chalcogenide material storage layer 22 to be formed later is not peeled off from the lower electrode TP, the interlayer insulating film 1Id, and the like.
  • a hole that exposes the upper surface of the metal contact CT in the memory cell region mmry is formed by lithography and dry etching processes, and the entire surface also has, for example, silicon nitride force.
  • a spacer insulating film 18 is deposited.
  • the spacer insulating film 18 is anisotropically etched back to expose the upper surface of the metal contact CT.
  • a titanium film (film thickness of about 5 nm) and a titanium nitride film (film A nano metal (not shown) with a thickness of about 10 nm is deposited sequentially from the bottom layer by sputtering or the like.
  • a conductor film 19 made of, for example, tungsten carbide is stacked by a CVD method or the like to embed a connection hole, and the upper surface of the peeling prevention film 21 is exposed by using a known CMP method so that the connection hole is exposed. Etching back is performed until the upper surfaces of the conductive film 19 and the peeling prevention film 21 are at the same height, so that the conductive film 19 is completely separated.
  • a chalcogenide material storage layer 22 and an upper plate 23 made of, for example, tungsten are sequentially deposited.
  • lithography and dry etching are performed to form a hole that exposes the upper surface of the metal contact CT in the memory cell region mmry. Then, a spacer insulating film 18 having, for example, a silicon nitride force is deposited on the entire surface.
  • the spacer insulating film 18 is anisotropically etched back to expose the upper surface of the metal contact CT.
  • a titanium film film thickness of about 5 nm
  • a titanium nitride film film
  • a nano metal (not shown) with a thickness of about 10 ⁇ m) is deposited sequentially from the bottom layer by sputtering or the like.
  • a conductive film 19 made of tungsten for example, is stacked by a CVD method or the like to fill the connection hole, and the upper surface of the interlayer insulating film l id is exposed by using a known CMP method.
  • etching back is performed until the upper surfaces of the conductor film 19 and the interlayer insulating film id in the connection hole become the same height, so that the conductor film 19 is completely separated to form a structure as shown in FIG.
  • an oxide of a transition metal such as tantalum, titanium, chromium, or the like, and a peeling prevention film 21 that also has a nitride or silicon nitride force are deposited.
  • a chalcogenide material storage layer 22 and an upper plate 23 made of, for example, tungsten are sequentially deposited.
  • the anti-peeling film 21 is inserted between the lower electrode TP and the chalcogenide material recording layer 22, but a high resistance anti-peeling film. The effect is that the phase change region can be efficiently heated by the intervention of 21 and rewrite operation can be performed with a low-power pulse. It is done.
  • the subsequent steps are the same in the case of FIG. 19 and FIG. 34, and will be described with reference to FIG.
  • a sputtering method is suitable.
  • the sputtering method it is common to form a film using a single target material having a desired yarn structure. It is also possible to form a film by a co-sputtering method using a plurality of target materials.
  • the composition of the target and the composition of the formed film may be different, and as the target is used, it is formed.
  • the composition of the film may change.
  • the composition of the chalcogenide material can be adjusted by changing the input power of each target, and various characteristics such as resistance values can be set to desired values according to the application. There is also an advantage of being able to do it. In general, there are many cases where a composition distribution in the film thickness direction is generated by film formation, but if the average composition in the film thickness direction is within the range of the present invention, good characteristics can be obtained.
  • an inert gas such as Ar, Xe, or Kr, or a mixed gas obtained by adding several percent of nitrogen to these gases may be used.
  • nitrogen mixed gas When nitrogen mixed gas is used, the crystal grains of the chalcogenide material become fine just by improving the data retention characteristics, and the device characteristics no longer occur due to the relative positional relationship between the connection hole of the lower electrode and the crystal grains. This has the effect of reducing the roughness.
  • an ion implantation method can also be used.
  • the ion implantation method it is possible to form a chalcogenide material by driving elements into a desired region or a desired depth of the chalcogenide material, and a chalcogenide material storage layer having a composition change in the film thickness direction can be formed. Can be formed.
  • the chalcogenide material storage layer 22 having a composition change in the film thickness direction may be formed by sequentially and repeatedly using a sputtering method with a plurality of targets. Subsequently, as shown in FIG. 20, the peeling prevention film 21, the chalcogenide material storage layer 22, and the upper plate 23 are cleaned to form a memory element R.
  • an insulating film 24 is further deposited on the upper plate 23 of FIG. 19, the pattern is transferred by lithography, and the insulating film 24 is covered by dry etching using a photoresist as an etching mask. Remove the photoresist by ashing. Subsequently, as shown in FIG. 22, the peeling prevention film 21, the chalcogenide material storage layer 22, and the upper plate 23 are etched using the insulating film 24 as a node mask.
  • an interlayer insulating film lie is deposited so as to cover the memory element R.
  • the interlayer insulating film 1 le is punched (opened) in the memory cell region mmry by lithography and dry etching processes to form connection holes, and the logic circuit region.
  • interlayer insulating films l ld and l ie are drilled (opened) to form connection holes, and a barrier metal 25 and a conductor film 26 are deposited in this order.
  • connection hole is buried, and etching back is performed until the upper surface of the interlayer insulating film l ie is exposed and the upper surfaces of the conductor film 26 and the interlayer insulating film l ie in the hole are at the same height, and the via VM in the memory cell region mmry In addition, the via VL of the logic circuit area lgc is completely separated.
  • a barrier film 27 for copper wiring and an interlayer insulating film 11 f are deposited on the surface, and an interlayer insulating film l lf is perforated (opened) by lithography and dry etching processes.
  • a wiring groove is formed, and a barrier metal 28, for example, a conductor film 29 having a copper force is sequentially deposited to fill the wiring groove.
  • etch back until the upper surface of the interlayer insulating film l lf is exposed and the metal wiring in the trench and the upper surface of the interlayer film l lf are at the same height to form the second layer wiring M2
  • a plurality of wiring layers are formed on the second layer wiring M2 using a known method. Then, after further hydrogen annealing at about 400 ° C to 450 ° C is performed, the semiconductor device is completed.
  • the completed semiconductor device was subjected to initialization by voltage application for each memory element R before actually storing information.
  • snapback (abrupt resistance drop) is caused by a pulse longer than the set operation pulse, and the phase change region (memory operation region) and its surroundings are heated for a relatively long time to form a single film.
  • This initialization process creates a region (phase change region) in which crystal grains appear to be formed on the lower electrode TP of the chalcogenide material memory layer 22, which is in a high resistance state (reset) and a low resistance state (set). Can be stably repeated in the desired pulse width range.
  • the initialization process by applying the pulse voltage can be omitted.
  • the reset pulse is set to the high resistance state and the set pulse is set to the low resistance state.
  • FIG. 26 is a circuit diagram of the memory cell array according to Embodiment 1 of the present invention.
  • FIG. 27 is a layout diagram corresponding to FIG. In FIGS. 26 and 27, only a part of the array of four word lines of WL1 to WL4, V1 of BL1, and four bit lines of BL4 is shown to prevent complexity.
  • the structure of the memory cell array according to the first embodiment of the present invention is known as a NOR type, and is suitable for storing system programs because it can be read at high speed. Therefore, it is used as a single memory chip or as a mixed logic LSI such as a microcomputer.
  • Memory cells MC11 to MC14 are electrically connected to word line WL1.
  • the memory cells MC21 to MC24, MC31 to MC34, MC41 to MC44 are electrically connected to the word lines WL2 to WL4, respectively.
  • the memory cells MC11 to MC41 are electrically connected to the bit line BL1.
  • Each memory cell MC is composed of one MIS transistor QM and one memory element R connected in series therewith.
  • Each word line WL is electrically connected to the gate of the MIS transistor QM constituting each memory cell MC.
  • Each bit line BL is electrically connected to the memory element R constituting each memory cell MC.
  • Word drivers WL1 to WL4 are driven by word drivers WD1 to WD4, respectively. Which word driver WD is selected depends on the signal from the X address decoder XDEC.
  • VPL is a power supply line to each word driver WD
  • Vdd is a power supply voltage
  • VGL is a potential extraction line of each word driver.
  • the potential extraction line VGL is fixed to the ground potential.
  • the selection transistor QD1 is an MIS transistor that precharges the bit line BL1.
  • the select transistors QD2 to QD4 are MIS transistors that precharge the bit lines BL2 to BL4, respectively.
  • Each selection transistor QD is selected via the Y address decoder YDEC1 or YDEC2 according to the address input. In this Embodiment 1, YDEC1 and YDEC2 are alternately responsible for every other selected bit line BL. The output by reading is detected by the sense amplifier SA.
  • reference symbol FL denotes an active region
  • Ml denotes a first layer wiring
  • M2 denotes a second layer wiring
  • FG denotes a gate electrode layer used as a gate of an MIS transistor formed on a silicon substrate.
  • FCT is a contact hole connecting the upper surface of the active region FL and the lower surface of the first layer wiring Ml
  • SCT is a contact hole connecting the upper surface of the first layer wiring Ml and the lower surface of the memory element R
  • TCT is the first hole.
  • the memory element R is pulled up to the second layer wiring M2 through the contact hole TCT between the memory cells MC electrically connected to the same bit line BL.
  • This second layer wiring M2 is used as each bit line BL.
  • the word lines WL1! And WL4 are formed of the gate electrode layer FG.
  • the gate electrode layer FG uses a laminate of polysilicon and silicide (alloy of silicon and high melting point metal).
  • the MIS transistor QM2 constituting the memory cell MC21 shares the source region with the MIS transistor QM1.
  • Bit lines BL1! And BL4 are connected to the source side of select transistors QD1 to QD4 arranged on the outer periphery of the memory cell array.
  • select transistors QD1 and QD2 and the drain regions of select transistors QD3 and QD4 are common. These selection transistors QD have a function of precharging each bit line BL. At the same time, it receives the signal from Y address recorder YDEC1 or YDEC2 and selects the specified bit line. Note that the selection transistor QD is, for example, an n-channel type in the first embodiment.
  • each block of the first embodiment are not particularly limited, but typically, as in the case of single crystal silicon by a known semiconductor integrated circuit technology such as CMIS (complementary MIS transistor). It is formed on one semiconductor substrate.
  • CMIS complementary MIS transistor
  • chalcogenide materials that show changes in the atomic arrangement due to pulse application are created in a hybrid manner with integrated circuit fabrication technology. For patterning of these patterns, well-known optical lithography and dry etching can be used.
  • the chalcogenide material storage layer 22 of the memory element R includes at least one of indium (In) and gallium (Ga), germanium (Ge), antimony (Sb), and tellurium ( Te) is contained in an appropriate composition ratio.
  • a case where 10 atomic% or less of the constituent elements of the chalcogenide material storage layer 22 is replaced with nitrogen will be described. Note that, except for replacing 10 atomic% or less of the constituent elements with nitrogen, it is the same as in the first embodiment, and thus the description of the overlapping portion is omitted.
  • the chalcogenide material storage layer 22 according to the second embodiment is formed by a sputtering method such as a co-sputtering method using an inert gas such as Ar, Xe, or Kr as described in the first embodiment. It is formed by mixing these inert gases with nitrogen gas.
  • a sputtering method such as a co-sputtering method using an inert gas such as Ar, Xe, or Kr as described in the first embodiment. It is formed by mixing these inert gases with nitrogen gas.
  • a sputtering method such as a co-sputtering method using an inert gas such as Ar, Xe, or Kr as described in the first embodiment. It is formed by mixing these inert gases with nitrogen gas.
  • a film is formed by mixing, for example, Ar gas with nitrogen gas. When nitrogen is added, the crystallization activity energy decreases. This is because crystallization at high temperature is suppressed. Note that the data retention characteristics in the operating temperature range are not de
  • the memory element R according to the second embodiment has the data retention characteristic at a higher temperature while maintaining the data retention characteristic in the normal operating temperature region.
  • it is effective to withstand the thermal load in the mounting process that is higher than the actual use environment temperature.
  • the amount of nitrogen is too large, the change in characteristics due to rewriting will be large, so it is appropriate to make it 10 atomic percent or less.
  • the semiconductor device according to the third embodiment performs temperature processing on the semiconductor device according to the first or second embodiment.
  • the temperature process in the mounting process will be described with reference to FIG. 29 and FIG.
  • FIG. 29 is an explanatory diagram showing a temperature profile in the solder reflow process.
  • FIG. 30 is an explanatory diagram showing data retention characteristics when the preheating process of the solder reflow process is performed.
  • solder reflow process To mount a semiconductor device such as a microcomputer including the memory element R, for example, a solder reflow process is performed.
  • the maximum temperature of the reflow process is about 260 ° C, and the semiconductor device with the memory element R is exposed to a high temperature environment far exceeding the normal operating environment. Become.
  • the high resistance state is further stabilized when held at a relatively high temperature within a range not exceeding the crystallization temperature of the chalcogenide material for a certain period of time as shown in FIG. This may be because the crystal nucleation site becomes inactive and crystallization is unlikely to proceed, and the data retention characteristics are further improved.
  • Figure 30 shows the mounting process using lead-free solder reflow, which was held at 180 ° C for 90 seconds and held at 260 ° C, and not held! These two samples show how the resistance in the reset state decreases as the initial value decreases. As shown in Fig. 30, the result of the sample through the mounting process is less resistant to low resistance. was gotten. Therefore, it is relatively low, which is considered to be lower than the crystallization temperature of the chalcogenide material memory layer!
  • a semiconductor placed in an environment with a temperature profile in which the temperature is maintained for a certain period of time and then the temperature rises to a peak temperature higher than the crystallization temperature.
  • the apparatus includes a memory element R suitable for the mounting process.
  • the present invention it is possible to realize a highly reliable nonvolatile memory device that retains a memory state even in a solder reflow process and has a large resistance ratio and excellent data retention characteristics even at a high temperature.
  • the memory device of the present invention can be used in a high temperature environment such as an automobile engine control microcomputer.
  • amorphous state and the crystalline state there is no need for the entire region in which the memory operation is performed to be uniformly in the amorphous state region.
  • An amorphous portion may exist in the crystalline region. That is, the resistance value may be changed between a state where there are relatively many amorphous portions and a state where there are few amorphous portions.
  • the chalcogenide material of the composition of the present invention is a material in which crystallization accompanied by crystal nucleation occurs rather than the growth of crystals with an amorphous region strength can also be known as the structural strength of the film. Crystallization with crystal nucleation occurs when the chalcogenide material layer appears to be up to 3 or more, more preferably up to 6 or more grains in the film thickness direction in a scanning electron microscope (SEM) or transmission electron microscope (TEM). It can be judged as a material that occurs. In addition, even in the composition range of the present invention, this material is not only a phase change, but also a metal or metalloid atom, or an atomic group containing them is moved by an electric field, and their high concentration region.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • Resistance changes may occur due to the formation or disappearance of strong conductive paths.
  • the crystal growth from the outside to the inside which is difficult due to the addition of indium (In), is used as the set mechanism, only the phase change due to crystal nucleation and growth from the nucleus is not necessarily the set mechanism. There is no need to do.
  • indium (In) and gallium (Ga) is a mix of both in one only 10.5 atoms 0/0 to 40 atom 0/0 Nag need to be hereinafter In and Ga 10. 5 atomic% or more and 40 atomic% or less You can do it.
  • the present invention is widely used in the manufacturing industry for manufacturing a semiconductor device having a memory element containing a chalcogenide material.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

　メモリセル領域ｍｍｒｙに、原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料記憶層２２を有する複数のメモリ素子Ｒがマトリクス状に配置されたメモリセルアレイ、および、論理回路領域ｌｇｃに、半導体集積回路が同一の半導体基板１上に混載して形成されている。このカルコゲナイド材料記憶層２２は、１０．５原子％以上４０原子％以下のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％以下のＧｅと、５原子％以上２５原子％以下のＳｂと、４０原子％以上６５原子％以下のＴｅとを含むカルコゲナイド材料からなる。

Description

半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、相変化材料を含むメモリ素子を備えた半導 体装置に適用して有効な技術に関するものである。
背景技術
[0002] カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化 光ディスクが挙げられる。この相変ィ匕メモリおよび相変化光ディスクに用いられる相変 化材料としては Te (テルル）を含むカルコゲナイド材料が知られて!/、る。このカルコゲ ナイド材料は、組成によって特性が異なってくる。 Japanese Journal of Applied Physics, Vol. 43、 2004年、 p. 4704— 4712 ( 特許文献 2)で ίま、一般的に使 用される相変化材料の結晶化のメカニズムに着目して結晶核生成型と結晶成長型の 2種類に大別されている。
[0003] 相変化光ディスクでは、レーザー光を照射することによって、カルコゲナイド材料を 加熱し、非晶質 結晶間で相変化を起こして記録を行なっている。記録情報の読み 出しは、非晶質状態と結晶状態との反射率の違いを利用するものである。特開平 8— 127176号公報 (特許文献 2)では、 Ge— Sb— Te系の相変化記録膜に、 Cr, Ag, B a, Co, Ni, Pt, Si, Sr, Au, Cd, Cu, Li, Mo, Mn, Zn, Al, Fe, Pb, Na, Cs, G a, Pd, Bi, Sn, Ti, V, Inおよびランタノイド元素力 なる群力 選ばれた少なくとも 一つの元素 Xを添加することが開示されている。これは、記録膜の流動を防止し、書 き換え可能回数を向上させることなどを目的として、特定元素 Xが添加されたもので ある。
[0004] また、米国特許第 5, 254, 382号 (特許文献 3)には、 { (Ge Te ) (Sb Te ) y 1— a z 1— z 1—
} (In Te ) (ここに、 0. 4≤y≤0. 6、 0. 3≤z≤0. 6、 0. 4≤z≤0. 6、 0. 1≤ a 1 -b 1 -x x b
a≤0. 5、 0. 01≤b≤0. 3)で表せるカルコゲナイド材料を記録層として用いた光デ イスク媒体が開示されている。これは、高速で結晶化可能であるという特性を維持し つつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的とし て、 Ge— Sb— Teに Inを添カロしたものである。
[0005] 一方、米国特許第 5, 883, 827号明細書（特許文献 1)および IEEE Internatio nal Electron Devices meeting, TECHNICAL DIGEST, 2001年、 p. 8 03— 806 (非特許文献 1)には、カルコゲナイド材料膜を用いた不揮発性メモリに関 する詳述がされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によ るジュール熱と冷却速度に応じて、相変化材料膜の原子配列が変化することによつ て記憶情報が書き込まれる相変化メモリである。例えば、非晶質 (アモルファス)化す る際にはジュール熱で 600°Cを越える温度を相変化材料膜に加え、一旦相変化材 料膜を融解させるために動作電流が大きくなりやすくなるが、状態に応じて抵抗値が 2桁から 3桁も変化する。
[0006] この電気的な相変ィ匕メモリにおいては、 Ge Sb Teを使用するものを中心に研究
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が進められており、例えば、特開 2002— 109797号公報（特許文献 4)に GeSbTeを 用いた記録素子が開示されている。また、特開 2003— 100991号公報 (特許文献 5 )では、カルコゲナイド材料を用いたメモリに関する技術が開示されている。また、 Na ture Materials, Vol. 4、 2005年、 p. 347— 351 (非特許文献 3)では、結晶成長 型材料を用いた相変化メモリに関する技術が開示されて 、る。
特許文献 1 :米国特許第 5, 883, 827号明細書
特許文献 2：特開平 8 - 127176号公報
特許文献 3 :米国特許第 5, 254, 382号
特許文献 4:特開 2002— 109797号公報
特許文献 5 :特開 2003— 100991号公報
非特許文献 1 : IEEE International Electron Devices meeting, TECHNI CAL DIGEST, 2001年、 p. 803— 806
非特許文献 2 Japanese Journal of Applied Physics, Vol. 43、 2004年、 p. 4704-4712
非特許文献 3 :Nature Materials, Vol. 4、 2005年、 p. 347- 351
発明の開示
発明が解決しょうとする課題 [0007] 米国特許第 5, 883, 827号明細書 (特許文献 1)の Fig. 12のメモリの構成によれ ば、当該メモリは、メモリセルアレイとロウ（行）デコーダ XDEC、ビット（列）デコーダ Y DEC,読み出し回路 RC、書き込み回路 WCで構成される。メモリセルアレイは、ヮー ド線 WLp (p = l、 · · ·、 n)とデータ線 DLr (r= l、 · · ·、 m)の各交点にメモリセル MCpr が配置されてなる。各メモリセルは、直列接続された記憶素子 Rと選択トランジスタ Q M力 ビット線 DLと接地電位との間に挿入された構成である。ワード線 WLが選択ト ランジスタのゲートに、ビット選択線 YSr (r= l、 · · ·、 m)が対応するビット選択スィッチ QArにそれぞれ接続される。このような構成により、ロウデコーダ XDECで選択され たワード線上の選択トランジスタが導通し、さらにビットデコーダ YDECで選択された ビット選択線に対応するビット選択スィッチが導通することにより、選択メモリセル内に 電流経路が形成されて、共通ビット線 IZOに読み出し信号が発生される。選択メモリ セル内の抵抗値は、記憶情報によって差があるので、共通ビット線 ΙΖΟに出力され る電圧は記憶情報によって差が出る。この差を読み出し回路 RCで判別することによ り、選択メモリセルの記憶情報が読み出される。
[0008] このような相変ィ匕メモリでは、光ディスクでも使用されている相変化材料を記録層と して用いているが、相変化メモリでは光ディスクとは異なり、製造プロセスや使用環境 において高温に耐えることが要求される場合がある。しかしながら、例えば Ge Sb Te
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5などの標準的な相変化材料を記録層としてメモリを構成した場合、高温で使用する ためには 2つの課題がある。
[0009] 第 1の課題は、非晶質状態の不安定性である。すなわち、非晶質状態は準安定相 であるため、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用 のマイコンでは、 140°C程度の高温環境での使用に耐えることが必要である力 Ge
2
Sb Teを記録層に用いた場合、非晶質は数時間で結晶に変化、すなわち低抵抗状
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態に変化するため、このような高温ではデータ保持特性が不十分であり、使用には適 さない。
[0010] また、メモリを搭載したマイコンでは、マイコンチップを実装する工程において、チッ プのはんだ付けや圧着のために、メモリ素子が高温環境にさらされる。マイコンの場 合、メモリ部分にプログラムを記録した後に実装を行なうのが一般的であるが、実装 工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書 き込まなければならず、通常とは異なるプロセスを取らなければならない。はんだ付 けでは 250°Cで数分、圧着では 180°Cで数時間という熱負荷力かかるため，短い時 間であるが動作温度よりもさらに高い温度環境でのデータ保持特性を保証する必要 がある。したがって、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負 荷にも耐えるデータ保持特性を備えなければならず、光ディスクよりも遙かに厳し ヽ 耐熱性が要求される。
[0011] 第 2の課題は、高温における非晶質状態の抵抗値の問題である。 Te (テルル)を主 成分とするカルコゲナイドはバンドギャップが狭い半導体であるから、抵抗は、一般に 、高温になるほど指数関数的に低くなる。その変化の度合いは、結晶状態よりも非晶 質状態の方が大きいため、室温において大きな抵抗比がある場合でも、 100°C以上 の高温になると抵抗比は小さくなつてしまい、読み出しマージンが取れなくなるという 問題がある。例えば、 Ge Sb Te
2 2 5の場合、室温におけるリセット抵抗 Zセット抵抗の 比はおよそ 100倍である力 100°C以上になると、リセット抵抗が著しく低下し、抵抗 比は 30倍程度にまで低下してしまう。そのため、相変ィ匕メモリの長所である大きな読 み出しマージンが取れなくなり、場合によっては環境温度によって読み出し方式を変 更しなければならな 、こともある。
[0012] このように相変化材料を用いたメモリには課題が生じており、特に、第 2の課題であ る高温における抵抗値にっ ヽては、電気的なカルコゲナイド材料メモリ特有の課題で あるため、光記録媒体向けのカルコゲナイド材料では考慮されて 、な 、。
[0013] 本発明の目的は、高い温度になる使用環境や製造プロセスにおいても、優れたデ ータ保持特性を有し、かつ、適当な抵抗値を持つカルコゲナイド材料を用いたメモリ 素子を提供することである。
[0014] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0015] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。 [0016] 本発明は、記録層として、 10. 5原子％以上 40原子％以下のガリウム（Ga)または インジウム (In)よりなる群力 選ばれた少なくとも 1元素と、 5原子％以上 35原子％以 下のゲルマニウム（Ge)と、 5原子％以上 25原子％以下のアンチモン（Sb)と、 40原 子％以上 65原子％以下のテルル (Te)と、を含むカルコゲナイド材料を用いるもので ある。
[0017] ここで、 40原子％以上 65原子％以下のテルル (Te)を含むようにする理由は、適当 な書換え特性とデータ保持特性を有するようにするためである。 5原子％以上 35原 子0 /0以下のゲルマニウム（Ge)と、 5原子％以上 25原子％以下のアンチモン（Sb)を 含むようにする理由は、書換え可能回数と書換えに要する電流量を適切な値にする ためである。また、 10. 5原子％以上 40原子％以下のガリウム（Ga)またはインジウム (In)よりなる群力 選ばれた少なくとも 1元素を含むようにする理由は、優れたデータ 保持特性と高 ヽ抵抗比を有するようにするためである。
発明の効果
[0018] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0019] 本発明によれば、信頼度の高!、メモリ素子又は半導体装置を提供することができる 図面の簡単な説明
[0020] [図 1]本発明の実施の形態に係るメモリ素子を備えた半導体装置の要部を模式的に 示す平面図である。
[図 2]本発明の実施の形態に係るメモリ素子を備えた半導体装置の要部を模式的に 示す断面図である。
[図 3]本発明の実施の形態に係るメモリ素子を模式的に示す説明図である。
[図 4]本発明の実施の形態に係るメモリ素子に印加するパルスを示す説明図であり、
(a)は印加するパルス形状 (b)は印加パルスによる記憶層の温度変化を示す。
[図 5]カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、 (a)は結晶核 生成型、（b)は結晶成長型を示している。
[図 6]本実施の形態 1に係るカルコゲナイド材料の組成範囲の一例を示す説明図で ある。
[図 7]本実施の形態 1に係るメモリ素子のリセット抵抗 Zセット抵抗比の組成依存性を 示す説明図である。
圆 8]本実施の形態 1に係るメモリ素子のセット電圧の組成依存性を示す説明図であ る。
圆 9]本実施の形態 1に係るメモリ素子の書換え可能回数の組成依存性を示す説明 図である。
[図 10]本実施の形態 1に係るメモリ素子の動作保証温度の組成依存性を示す説明図 である。
[図 11]本実施の形態 1に係るカルコゲナイド材料の組成範囲の他の一例を示す説明 図である。
圆 12]本発明の実施の形態に係る製造工程中の半導体装置を模式的に示す断面 図である。
圆 13]図 12に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 14]図 13に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 15]図 14に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 16]図 15に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 17]図 16に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 18]図 17に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 19]図 18に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 20]図 19に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 21]図 19に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 22]図 21に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 23]図 20に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 24]図 23に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 25]図 24に続く製造工程中の半導体装置を模式的に示す断面図である。
圆 26]本発明の実施の形態に係るメモリセルアレイの構成を示す回路図である。
[図 27]図 26のメモリセルアレイ構成に対応するレイアウト図である。 [図 28]本発明の実施の形態 2に係るカルコゲナイド材料記憶層の結晶化の活性ィ匕ェ ネルギーを示す説明図である。
[図 29]本発明の実施の形態 3に係る半導体装置のハンダリフロー工程における温度 プロファイルを示す説明図である。
[図 30]本実施の形態 3に係る半導体装置のデータ保持特性を示す説明図である。
[図 31]図 14に続く製造工程中の半導体装置を模式的に示す断面図である。
[図 32]図 31に続く製造工程中の半導体装置を模式的に示す断面図である。
[図 33]図 32に続く製造工程中の半導体装置を模式的に示す断面図である。
[図 34]図 33に続く製造工程中の半導体装置を模式的に示す断面図である。
発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。また、発明の理解を容易にするために、平面図であつ てもハッチングを付す場合がある。
[0022] (実施の形態 1)
本発明の実施の形態 1のメモリ素子 (不揮発性メモリ素子)を備えた半導体装置の 構造について図 1および図 2を参照して説明する。図 1は、本発明の実施の形態 1の メモリ素子 Rを備えた半導体装置の要部を模式的に示す平面図である。図 2は、本実 施の形態 1のメモリ素子 Rを備えた半導体装置の要部を模式的に示す断面図であり 、図 1の A— A線の断面が含まれて示されている。なお、図 1では、説明を容易にする ために、一部を透視して示している。また、図 2では、ビット線 BLと他の部材との関係 がわ力るように図示して 、るため、下部コンタクト TPがビット線 BLを貫通して 、るよう に図示されている力 ビット線 BLは、図 1の平面図からも分力るように、コンタクト電極 TPの図面奥に配置されている。
[0023] 本実施の形態 1の半導体装置は、複数のメモリ素子 Rが規則的に配置されたメモリ セルアレイをメモリセル領域 mmryに有している。このメモリセルアレイは、複数のメモ リ素子 Rを選択するための複数の nチャネル型の MIS (Metal Insulator Semiconducto r)トランジスタ QMと、複数のワード線（MISトランジスタ QMのゲート GNでもある）と、 複数のビット線 BLとを有している。 MISトランジスタ QMのドレインまたはソースのうち 、一方の半導体領域 DN力 Sメモリ素子 Rと電気的に接続されており、他方の半導体領 域 DNCがビット線 BLと電気的に接続されている。また、 MISトランジスタ QMのゲー ト GNがワード線として用いられている。すなわち、 MISトランジスタ QMのゲート GN 力 ワード線と電気的に接続されている。図 1に示すように、 X方向に延在するビット 線 BLと Y方向に延在する MISトランジスタ QMのゲート GNでもワード線との交点に、 メモリ素子 Rを選択する MISトランジスタ QMとメモリ素子 Rと力もなるメモリセルが形 成されて!/、る。このように X方向に延在するビット線 BLと Y方向に延在するワード線と の交点にメモリ素子 Rを備えたメモリセルが規則的に、すなわちマトリクス状に配置さ れている。
[0024] pゥエル 2上にはゲート GNを有する nチャネル型の MISトランジスタ QMの活性領域 Lが形成されて!、る。これら nチャネル型の MISトランジスタ QMの活性領域 L上には 、メモリセルの下部コンタクト TPおよびビット線コンタクト BCが形成されている。ビット 線コンタクト BCは、 nチャネル型の MISトランジスタ QMの活性領域 Lの Y方向に対し て凸となるように形成されて 、る。
[0025] また、ビット線コンタクト BCの、 nチャネル型の MISトランジスタ QMの活性領域 の Y方向に対して凸となる部分の上部と電気的に接続するように、ビット線 BLが配置さ れている。
[0026] なお、図 1に示した活性領域 Lカ モリセル領域 mmryに周期的に配置されている ことは言うまでもない。また図 1に示したワード線として用いられるゲート GN力 メモリ セル領域において、平行して連続している、すなわち X方向に配置されていることは 言うまでもない。また図 1に示したビット線 BL力 メモリセル領域 mmryにおいて、平 行して連続して ヽる、すなわち Y方向に配置されて ヽることは言うまでもな ヽ。
[0027] また、図 2に示すように、本発明の実施の形態のメモリ素子 Rを備えた半導体装置 は、論理回路領域 lgcおよびメモリセル領域 mmryを有しており、それぞれに論理回 路およびメモリ素子 Rからなるメモリセルアレイが形成されているロジックとメモリとが混 載した半導体装置である。なお、図示しないが、論理回路領域 lgcには、複数の論理 回路、メモリセルのセンスアンプ回路などを構成する半導体集積回路、半導体素子 などが配置される。
[0028] この論理回路領域 lgcには nチャネル型の MISトランジスタ QNおよび pチャネル型 の MISトランジスタ QPが形成されて!、る。
[0029] nチャネル型の MISトランジスタ QNは、 pゥエル 2の上部に互いに離間して形成され 、 LDD (Lightly Doped Drain)構造となっている半導体領域 DNと、半導体基板 1上 に形成されたゲート絶縁膜 4と、その上に形成されたゲート GNとを有している。また、 pチャネル型の MISトランジスタ QPは、 nゥエル 2aの上部に互いに離間して形成され 、 LDD (Lightly Doped Drain)構造となっている半導体領域 DPと、半導体基板 1上に 形成されたゲート絶縁膜 4と、その上に形成されたゲート GPとを有している。これら n チャネル型の MISトランジスタ QNと pチャネル型の MISトランジスタ QPは、浅!、溝掘 り埋込形の素子分離溝 3aにより分離されている。
[0030] また、メモリセル領域 mmryの nチャネル型のメモリセル選択用の MISトランジスタ Q Mは、 ρゥエル 2の上部に互いに離間して形成され、 LDD (Lightly Doped Drain)構 造となっている半導体領域 DN、 DNCと、半導体基板 1上に形成されたゲート絶縁膜 4と、その上に形成されたゲート GNとを有している。半導体領域 DNCは、同一の素 子活性領域（図 1の活性領域 L)に形成される隣接する nチャネル型のメモリセル選択 用 MISトランジスタ QMに共有されている。
[0031] このようなメモリセル選択用の nチャネル型の MISトランジスタ QM、 pチャネル型の MISトランジスタ QP、および nチャネル型の MISトランジスタ QNは、半導体基板 1上 に堆積された層間絶縁膜 1 laおよび 1 lbによって被覆されて 、る。この層間絶縁膜 1 la、 l ibは、例えば酸ィ匕シリコン膜からなり、例えば公知のプラズマ CVD法等によつ て形成されている。
[0032] この層間絶縁膜 l ibの上面は、メモリセル領域 mmryと論理回路領域 lgcとでその 高さがほぼ一致するように平坦に形成されて!、る。
[0033] メモリセル領域 mmryにおける半導体領域 DNC上には、バリヤ金属 12および例え ばタングステン力もなる導電体膜 13から構成されるビット線コンタクト BCが形成され ている。このビット線コンタクト BCは、互いに隣接するメモリセル選択用の MISトラン ジスタ QMによって共有されている半導体領域 DNCと電気的に接続されている。ま た、メモリセル領域 mmryの半導体領域 DN上には、ノ リャ金属 14および例えばタン ダステンカゝらなる導電体膜 15から構成される金属コンタクト CTが形成される。この金 属コンタクト CTは、メモリ選択用の MISトランジスタ QMの半導体領域 DNと電気的に 接続されている。
[0034] 論理回路領域 lgcにおける半導体領域 DP上には、ノ リャ金属 14および例えばタン ダステンカゝらなる導電体膜 15から構成される金属コンタクト CTが形成される。この金 属コンタクト CTは、 pチャネル型の MISトランジスタ QPの半導体領域 DPと電気的に 接続している。また、論理回路領域 lgcの半導体領域 DN上には、バリヤ金属 14およ び例えばタングステンカゝらなる導電体膜 15から構成される金属コンタクト CTが形成さ れる。この金属コンタクト CTは、 nチャネル型の MISトランジスタ QNの半導体領域 D Nと電気的に接続している。
[0035] 層間絶縁膜 1 lb上には層間絶縁膜 1 lcが堆積されて 、る。この層間絶縁膜 1 lcは 、例えば酸ィ匕シリコン膜からなり、例えば公知のプラズマ CVD法等によって形成され ている。この層間絶縁膜 11c中には、メモリセル領域 mmryのビット線 BLおよび論理 回路領域 lgcの第 1層配線 Mlが形成されている。
[0036] メモリセル領域 mmryのビット線 BLは、例えばチタン膜、窒化チタン膜からなるバリ ャ金属 16および例えばタングステン力もなる導電体膜 17が下層から順に堆積されて 形成されている。このビット線 BLは、ビット線コンタクト BCと電気的に接続されて、さら に、ビット線コンタクト BCを通してメモリセル選択用の nチャネル型の MISトランジスタ QMの半導体領域 DNCと電気的に接続されている。
[0037] また、論理回路領域 lgcの第 1層配線 Mlは、例えばチタン膜、窒化チタン膜からな るノ リャ金属 16および例えばタングステン力もなる導電体膜 17が下層力も順に堆積 されて形成されている。この第 1層配線 Mlは、金属コンタクト CTと電気的に接続され て、さらに、金属コンタクト CTを通して、 pチャネル型の MISトランジスタ QPの半導体 領域 DP、および nチャネル型の MISトランジスタ QNの半導体領域 DNと電気的に接 続されている。
[0038] 層間絶縁膜 11cの上面には、層間絶縁膜 l idが堆積されている。この層間絶縁膜 l idは、例えば、酸ィ匕シリコン力もなる。層間絶縁膜 l idの上面は、メモリセル領域 m mryと論理回路領域 lgcでその高さがほぼ一致するように平坦に形成されている。
[0039] メモリセル領域 mmryにおける層間絶縁膜 11cおよび l idには金属コンタクト CTの 上面が露出するような接続孔が穿孔（開口）されている。この接続孔には、例えば窒 化シリコンまたは酸ィ匕シリコン力もなるスぺーサー絶縁膜 18および、例えばタンダス テンカ なる導電体膜 19が埋め込まれている。
[0040] メモリセルの下部コンタクト（下部電極) TPは、金属コンタクト CTと電気的に接続さ れ、さらにこれを通じてメモリセル選択用の MISトランジスタ QMの半導体領域 DNと 電気的に接続されている。すなわち、メモリセルの下部コンタクト TPと金属コンタクト C
Tは 2段プラグ電極を形成して 、る。
[0041] 層間絶縁膜 l idの上面には、層間絶縁膜 l ieが堆積されている。この層間絶縁膜 l ieは、例えば、酸ィ匕シリコン力もなる。メモリセル領域における層間絶縁膜 l ie中に は、高抵抗状態と低抵抗状態とに変化する可変抵抗でもあるメモリ素子 Rが形成され ている。
[0042] メモリ素子 Rは、プレート形状に形成されており、例えば窒化シリコン力 成る剥が れ防止膜 21と、その表面に被覆されたカルコゲナイド材料湘変化材料)からなる力 ルコゲナイド材料記憶層 22と、その表面に被覆された、例えばタングステン力も成る 上部プレート（上部電極） 23とから構成されている。メモリ素子 Rを構成するカルコゲ ナイド材料記憶層 22は、例えばインジウム (In)またはガリウム (Ga)の少なくとも 、ず れか一方と、ゲルマニウム（Ge)、アンチモン（Sb)、テルル (Te)を適当な組成比で 含むカルコゲナイド材料力 なる。
[0043] このカルコゲナイド材料記憶層 22の片面となる下部側には、例えば窒化シリコンか らなる絶縁膜からなる剥がれ防止膜 21が設けられており、剥がれ防止膜 21の一部が 開口し、下部コンタクト（下部電極) TPが形成されている。すなわち、メモリ素子 Rの下 部は、下部コンタクト TPと電気的に接続され、これを通じてメモリセル選択用の nチヤ ネル型の MISトランジスタ QMの半導体領域 DNと電気的に接続されている。
[0044] メモリセル領域 mmryにおける層間絶縁膜 l ie中には、上部プレート 23の上面が 露出するような接続孔が穿孔（開口）されている。この接続孔内には、例えばチタン膜 、窒化チタン膜からなるノ リャ金属 25が埋めこまれており、さらに導電体膜 26からな る金属膜が埋めこまれてメモリセルビア VMが形成される。
[0045] 論理回路領域 lgcにおける層間絶縁膜 l idおよび l ie中には、第 1配線層 Mlの上 面が露出するような接続孔が穿孔（開口）されている。この接続孔内には、例えばチ タン膜、窒化チタン膜からなるノリャ金属 25aが埋めこまれており、さらに例えばタン ダステンカゝらなる導電体膜 26aが埋めこまれてビア VLが形成される。その層間絶縁 膜 1 leの上面は、メモリセル領域 mmryと論理回路領域 lgcでその高さがほぼ一致す るように平坦に形成されて 、る。
[0046] 層間絶縁膜 l ieの上面には、層間絶縁膜 1 Ifが堆積されている。この層間絶縁膜 1 Ifは、例えば、酸ィ匕シリコン力もなる。層間絶縁膜 1 If内には、第 2配線層 M2が形成 されている。層間絶縁膜 l lf中には、ビア VLの上面が露出するような接続溝が穿孔（ 開口）されている。この接続溝内には、例えばチタン膜、窒化チタン膜からなるバリヤ 金属 28が埋めこまれており、さらに導電体膜 29からなる金属膜が埋めこまれて第 2 配線層 M2が形成される。
[0047] 次に、本発明の実施の形態 1に係るメモリ素子 Rの記録原理について、図 3および 図 4を参照して詳細に説明する。図 3は、本発明の実施の形態 1に係るメモリ素子 Rを 模式的に示す説明図である。図 4は、本発明の実施の形態 1に係るメモリ素子 Rに印 加するパルスを示す説明図であり、 (a)は印加するパルス形状 (b)は印加パルスによ る記憶層の温度変化を示す。
[0048] 図 3に示すように、メモリ素子 Rは、原子配列の変化を起こすことによって情報を記 憶するカルコゲナイド材料記憶層 22と、記憶層の両面に形成された下部電極 TPお よび上部電極 23とを有している。また、カルコゲナイド材料記憶層 22は、例えば結晶 相と非晶質相との間の相変化のような原子配列変化によって、電気抵抗値が高い高 抵抗状態と低い低抵抗状態とを記憶する記憶層である。また、下部電極 TPおよび上 部電極 23は、導電性材料からなる導電体膜からなる。
[0049] 下部電極 TPを通じて、記録すべき状態である高抵抗状態に対応したリセットパルス または低抵抗状態に対応したセットパルスをカルコゲナイド材料記憶層 22に印加（通 電)することによって発生したジュール熱でカルコゲナイド材料を加熱し、原子配列を 変化したカルコゲナイド材料記憶層 22に記憶が行われる。なお、セットパルス (第 2パ ルス）は、図 4 (a)に示すように、リセットパルス (第 1パルス)より一般的には時間が長 ぐ電圧または電流が低いパルスである。
[0050] ここで、下部電極 TP力もカルコゲナイド材料記憶層 22へパルスが印加される力 力 ルコゲナイド材料記憶層 22の発熱しやすい下部電極 TP側力 原子配列変化が起こ る。本願では、この領域を相変化領域 PCAという。
[0051] 高抵抗状態とするためにリセットパルスを印加すると、ジュール熱によってカルコゲ ナイド材料が融点 Tm以上に加熱され、溶融状態になる。パルスの遮断後は、溶融し たカルコゲナイド材料は急冷されることになる。この際のカルコゲナイド材料の温度変 化に示すように、パルス遮断後の冷却速度が十分に大きいと、液体状態のランダムな 原子配列が凍結されて、相変化領域 PCAが非晶質状態となる。この非晶質状態で はカルコゲナイド材料記憶層 22が高抵抗となって 、るため、メモリ素子 Rが高抵抗状 態 (リセット抵抗)となる。
[0052] 一方、低抵抗状態とするためにセットパルスを印加すると、ジュール熱によってカル コゲナイド材料が結晶化温度 Tc以上の温度で一定時間保持されるようにすると、非 晶質状態であった相変化領域 PCAが結晶状態となる。この結晶状態ではカルコゲ ナイド材料記憶層 22が、非晶質状態に比べ低抵抗となっているため、メモリ素子尺が 低抵抗状態 (セット抵抗）となる。ただし、多成分系で形成される結晶が微細で互いに 糸且成が異なるような場合、その界面では原子配列の乱れが大きぐ非晶質状態よりも 結晶状態の方が相対的に抵抗値が高いということも有り得る。このように、メモリ素子 Rに電流を流して (パルスを印加して）、カルコゲナイド材料の原子配列を変化させる ことにより、情報を記録することが出来る。記録情報の読み出しは、カルコゲナイド材 料の状態を変化させな 、ようにセットパルス ·リセットパルスよりも低 、レベルの電圧あ るいは電流を印加して、メモリ素子 Rの抵抗値を読み出す。リセット時 (高抵抗状態） の抵抗はセット時 (低抵抗状態)よりも高ぐ例えばその比は 10〜： LOOO倍以上である 。このため本実施の形態 1に係るメモリ素子 Rは、読出し信号が大きぐセンス動作が 容易であるという利点がある。
[0053] 次に、カルコゲナイド材料に相変化が起きる場合、そのメカニズムについて図 5を参 照して説明する。図 5は、カルコゲナイド材料の結晶化過程を模式的に示す説明図 であり、（a)は結晶核生成型、（b)は結晶成長型を示している。
[0054] 図 5 (a)に示す結晶核生成型とは、結晶核の成長速度は遅 、が、数多くの結晶核 が生成し、それらから多数の結晶粒が発生するタイプの材料である。この結晶核生成 型の代表的材料は、 Ge Sb Teなど GeTe— Sb Teの擬 2元系組成をベースとした
2 2 5 2 3
ものがある。一方、図 5 (b)に示す結晶成長型とは、新たな結晶核はほとんど形成さ れず、結晶の成長速度が速いため非晶質領域の周辺の結晶領域力 結晶粒が伸び て結晶化が進行するものである。結晶成長型に属する材料は、 Sb Te
70 30共晶材料を ベースとしており、例えば、 Ag— In— Sb— Teが挙げられる。結晶核生成型、結晶成 長型の 、ずれも Sb (アンチモン）と Te (テルル）が含まれて 、るが、前者は Teが主成 分であるのに対し、後者は Sbが主成分であり、この組成の違いによって結晶化のメカ ニズムが大きく異なることになる。相変化光ディスクにおいては、結晶化速度の速い 結晶成長型を用いることが多い。しかし、結晶化速度が速い分、結晶成長型では高 温の雰囲気中に置くと急速に非晶質であった素子が結晶化されてしまう。半導体メモ リの分野では、高温で用いられることも考慮する必要が有り、本実施の形態 1では結 晶核生成型、即ち、 Teの含有量が Sbより多い組成とし、高温でのリテンションを向上 させている。
[0055] 相変ィ匕メモリや相変化光ディスクにおいては、相変化材料の物性力メモリとしての 特性を決定づけるため、材料物性の改善を目的とした発明が、これまでにも数多く開 示されている。先に例示した Ag— In— Sb—Teは光ディスク用相変化記録材料とし て広く用いられている力 この材料は Sb Te 共晶合金をベースの結晶成長型とし、
70 30
光学特性改善などのために Agや Inをカ卩えるという改良がなされたものである。
[0056] 次に、本実施の形態 1に係るメモリ素子について材料や作製の諸条件とメモリ特性 との関係を図 6〜図 11を参照して説明する。図 6は、本実施の形態 1に係るカルコゲ ナイド材料の組成範囲の一例を示す説明図である。図 7は、本実施の形態 1に係るメ モリ素子のリセット抵抗 Zセット抵抗比の組成依存性を示す説明図である。図 8は、本 実施の形態 1に係るメモリ素子のセット電圧の組成依存性を示す説明図である。図 9 は、本実施の形態 1に係るメモリ素子の書換え可能回数の組成依存性を示す説明図 である。図 10は、本実施の形態 1に係るメモリ素子の動作保証温度の組成依存性を 示す説明図である。図 11は、本実施の形態 1に係るカルコゲナイド材料の組成範囲 の他の一例を示す説明図である。なお、図 7〜図 9の組成依存性は室温におけるも のである。
[0057] 本実施の形態 1に係るメモリ素子 Rを構成する記憶層は、例えばインジウム (In)ま たはガリウム（Ga)の少なくともいずれか一方と、ゲルマニウム（Ge)、アンチモン（Sb) 、テルル (Te)を適当な組成比で含む相変化材料 (カルコゲナイド材料)からなる。本 実施の形態 1の記録層材料として種々の組成のカルコゲナイドを用いて、メモリ素子 を作製したところ、その特性の組成依存性は以下に示すようになり、望ましい組成とし て図 6にハッチングで示す範囲が得られた。
[0058] Inの含有量を変化させた場合、例えば図 6の直線 A上における組成依存性につい て説明する。図 7に示すように、 In量の増加とともにリセット抵抗 Zセット抵抗比が大き くなつた。これは、リセット抵抗が上昇するのに対し、セット抵抗の上昇効果はほとんど 観測されないためである。特に、 Inの組成が 10. 5原子％以上になると、室温におけ るリセット抵抗/セット抵抗比が 1000倍を超える。 Inを含まない場合には抵抗比が 1 00倍程度である力 Inを添加して、室温におけるリセット抵抗が 1000倍以上になる ようにすれば、 130°C以上の高温の使用環境においてリセット抵抗の値が著しく低下 した場合でも、 100倍以上の大きな抵抗比が保たれる。なお、高抵抗状態の電気抵 抗値は、室温において 5Μ Ω以上、また、 130°Cにおいて 500k Ω以上であった。
[0059] 一方、 Inの糸且成カ 0原子％まで増加すると、図 8に示すように、セット動作に必要と なるセット電圧が急激に大きくなり、使用に問題が生じた。
[0060] このように Inの濃度が 10. 5原子％以下では、リセット抵抗の値が高くならず、また、 データ保持特性も不十分なため、高温での動作信頼性という本発明の目的とする効 果は得られない。一方、 Inの濃度が 40原子％より多くなると、低抵抗ィ匕が困難になり 、セット動作に要する時間と電流量が大きくなるため、使用には不適当である。
[0061] Geおよび Sbの含有量を変化させた場合、例えば図 6の直線 B上における組成依 存性について説明する。 Geと Sbの総量が 10原子％よりも少ないと、製造プロセスに おける耐熱性が著しく低下し、製造工程にお 、てカルコゲナイド材料が昇華してしま い、プロセスを通すことが不可能であった。 Geや Sbが少ない場合、イオン性の強い I n— Te結合が多くなるため、 Teが昇華しやすくなる力 Geや Sbが存在する場合は、 共有結合性の強い Ge— Te、 Sb— Te結合が形成されるため、 Teの昇華が抑制され ると考えられる。一方、 Geと Sbの総量が 40原子％より多くなると、書換え可能回数が 低下したり、リセット動作に必要な電流量が大きくなるなどの問題がある。特に Geの 含有量が多い場合は、書換え可能回数が低下し、 Sbの含有量が多い場合はリセット 動作に必要な電流量が大きくなるという問題があり、また、 Geと Sbの含有量が同程度 であってもその総量力 0原子％を超えると、リセット Zセット抵抗比が小さくなるという 問題がある。また、 Sbの含有量が多くなると高温におけるリテンション特性が悪くなる という問題点がある。従って、 Geと Sbの含有量が同程度であっても Inを入れることで リテンションが向上する力、相対的に Sbの含有量を Geより小さくすることでリテンショ ン特性を更に向上させることができる。
[0062] Teの含有量を変化させた場合、例えば図 6の直線 C上における組成依存性につい て説明する。なお、図 9および図 10に示す結果は、 Geと Sbの含有量は等量になるよ うに調整した場合である。図 9に示すように、 Teが 40原子％以下であると、 10万回以 下の書換えでリセット動作が出来なくなる。一方、図 10に示すように、 Teが 65原子％ 以上になると、動作保証温度が 130°C以下で要求が満たされな力つた。
[0063] このように Teの含有量が少な 、と、書換えに伴って相分離が進行し、リセット動作が できなくなり、多すぎると、高抵抗状態の安定性が不足し、十分なデータ保持特性が 得られない。
[0064] したがって、前述のように動作保証温度や書換え特性の組成依存性を詳細に調べ たところ、図 6のハッチングで示した範囲が望ましいという結論が得られた。すなわち 、本実施の形態 1に係るカルコゲナイド材料 (相変化材料）は、インジウムまたはガリウ ムの少なくともいずれか一方力 10. 5原子％以上 40原子％以下であり、ゲルマニウ ムが、 5原子％以上 35原子％以下であり、アンチモンが、 5原子％以上 25原子％以 下であり、テルルが、 40原子％以上 65原子％以下としている。なお、これらの原子濃 度は、公知の技術である TEM及び EDXを用いて測定することができる。これによつ て、本実施の形態 1では、高い温度になる使用環境や製造プロセスにおいても、優 れたデータ保持特性を有し、かつ、適当な抵抗値を持つカルコゲナイドを用いたメモ リ素子を提供することができる。
[0065] また、図 6では Geと Sbは 2元素の濃度を合計した総量を示している力 どちらの元 素も同様の作用をもたらすのではないため、両方の元素が適切な範囲で含まれるよ うに調整することが可能である。例えば、全体の構成元素のうち、 Geと Sbの組成の総 量が一定とした場合、 Geの比率が多いと、相変化に伴う体積変化が大きぐ多数回 の書換えによって電極と相変化領域の界面に剥離が生じるため、書換え可能回数が 制限されるという問題がある。一方、 Sbの比率が多いと、書換えに要する電流が大き くなる、リセット抵抗が低くなる、非晶質が不安定でデータ保持特性が悪化する、など の問題がある。この点を考慮してより望まし 、組成範囲を示したものが図 11である。
[0066] 図 11には、各頂点の糸且成を GeTe、 Sb Te、 In Teとしたときの最適糸且成を示した
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。もちろん、 Inの一部を Ga、 Teの一部を Se、というように周期表の同族元素で置き換 えても良い。なお、 Inは、 Gaより昇華温度が高ぐ半導体の製造プロセスへの適合性 が高ぐ Gaを用いるより Inを用いる (もしくは、 Inを多く用いる）方が望ましい。図 11の 組成範囲は、 Teの濃度を 50〜60原子％付近にある場合の、 Ge、 Sb、 Inの組成に ついて好ましい範囲を示している。 GeTeは 12mol%以上、 Sb Teは l lmol%以上
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40mol%以下、 In Teは 20mol%以上が好ましいことを示す。 NaCl構造の骨格は
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原子半径の大きい Teによって構成されるため、 Te濃度がこの組成付近にあれば、多 数回の書換えを行なっても、他成分の析出や相分離が起こりにくぐ高い信頼性が得 られると考えられる。
[0067] 図 11に示す組成範囲において、 GeTeが高濃度になると、多数回の書換えによつ てカルコゲナイド材料と電極との界面で剥離が生じ、書換え回数が 10万回以下に制 限されるため、不適当である。 Sb Teの濃度が高くなると、リセット抵抗が低くなる、リ
2 3
セット動作に必要な電流量が大きくなる、データ保持特性が悪化する、などの問題が 生じ、 Sb Teの濃度が少なくなると、セット動作に必要な電流量が大きくなる、という
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問題がある。また、 In Teが低濃度になると、抵抗比が 1000倍以下と小さいため、
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本発明の目的とする効果が得られず、高濃度になると、セット動作に必要な時間ゃ電 流量が大きくなる。以上の点を考慮し、望ましい範囲として図 11にハッチングで示し た領域が得られる。 [0068] 本実施の形態 1では、 Gaまたは Inの少なくともいずれか一方と、 Get, Sbと、 Teと 力 なるカルコゲナイド材料が示されている力 これら元素の一部を他の元素で置き 換えることも可能である。例えば、 Teの一部を Se (セレン)で置き換えても良い。 Seは 、データ保持特性が向上する、ハンダ付け工程に、より長時間耐える、製造プロセス 中の酸化を防止する、という効果がある。一方、 Seの含有量が Teの 1Z5程度を超え ると、セット動作に必要となる時間が 5 s以上と長くなる。したがって、この問題が生 じな 、範囲で、用途に応じた適切な含有量を選択して用いる必要がある。
[0069] また、セット動作を高速ィ匕する目的で、 Geの一部または全部を置き換えて Sn、 Pb のうちの少なくとも 1元素を、 Sbの一部または全部を置き換えて Biを含んでもよい。こ れらの元素は、リセット状態のハンダリフロー耐性を維持したまま、セット動作の高速 化が可能になるため、本発明の効果を妨げることはない。ただし、リセット状態の保持 寿命は若干短くなる。その他にも、 H、 B、 C、 0、 Si、 P、 S、 As、 Au、 Ag、 Cu、 Ti、 Z r、 Hf、 V、 Nb、 Ta、 Cr、 Mn、 Fe、 Co、 Ni、 Rh、 Pdを 10原子0 /0以下含んでも良い。 これらの元素の添カ卩は、書換え可能回数の向上が期待できる。
[0070] 次に、本実施の形態 1に係る半導体装置について図 12〜図 25および図 31〜図 3 4を参照し、その製造工程をたどりながら詳細に説明する。図 12〜図 25、図 31〜図 34は、本発明の実施の形態 1に係る製造工程中の半導体装置を模式的に示す断面 図である。なお、例えば図 25に示すように、ビット線 BLと他の部材との関係がわかる ように説明するため、下部コンタクト TPがビット線 BLを貫通して 、るように図示されて いるが、ビット線 BLは、図 1に示した平面図力 も分力るように、コンタクト電極 TPの 図面奥に配置されている。
[0071] まず、図 12に示すように、公知の方法を用いて、論理回路領域 lgcに nチャネル型 の MISトランジスタ QNおよび pチャネル型の MISトランジスタ QPを形成し、メモリセ ル領域 mmryにメモリ選択用の nチャネル型の MISトランジスタ QMを形成する。これ ら MISトランジスタ QN、 QPおよび QMの形成方法について、以下に概略する。
[0072] メモリセル領域 mmryにおける例えば導電型力 ¾型のシリコン単結晶からなる半導 体基板 1において、公知の方法を用いて、 pゥエル 2を形成する。また、論理回路領域 lgcにおける半導体基板 1において、公知の方法を用いて、 nゥエル 2aを形成する。こ のような半導体基板 1の上層部には、公知の方法を用いて、浅い溝掘り埋込形の素 子分離溝 3、 3a、 3bを形成する。これら素子分離溝 3、 3a、 3bは、例えば酸ィ匕シリコ ンなどの絶縁膜からなる。これら素子分離溝 3、 3a、 3bによって区画された領域が、 いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板 1上 のゲート絶縁膜 4は、例えば酸窒化シリコン力 なり、その厚さは、例えば 1. 5〜： LOn m程度に設定されている。
[0073] 次いで、公知の方法を用いて、 n型多結晶シリコン力 なる導電体膜 5、 p型多結晶 シリコン力 なる導電体膜 5aを形成する。次いで、公知の方法を用いて、 nチャネル 型の MISトランジスタ QN、 QMの LDD活性領域 9、 pチャネル型の MISトランジスタ QPの LDD活性領域 9aを形成する。次いで、公知の方法を用いて、例えば酸ィ匕シリ コン力 なるサイドウォールスぺーサ 7、例えば窒化シリコン膜ならなるサイドウォール スぺーサ 8を形成する。次いで、公知の方法を用いて、 nチャネル型 MISトランジスタ の活性領域 10、 pチャネル型 MISトランジスタの活性領域 10a、および例えば n型多 結晶シリコン力もなるサリサイド膜 6、例えば p型多結晶シリコン力もなるサリサイド膜 6 aが形成される。次いで、公知の方法を用いて、層間絶縁膜 l la、 l ibを形成する。 層間絶縁膜 l ibの上面は、メモリセル領域と論理回路領域とでその高さがほぼ一致 するように平坦に形成される。
[0074] このようにして MISトランジスタ QN、 QPおよび QMが形成される。これら MISトラン ジスタ QN、 QPおよび QMは、サリサイドゲート電極構造のゲート GN、 GP、ソースま たはドレインとなる半導体領域 DN、 DNC、 DPを有する。
[0075] 続いて、図 13に示すように、その層間絶縁膜 l ib上に、論理回路の接続孔、メモリ セル領域における接続孔およびメモリセル領域におけるビット線孔形成用のフォトレ ジスト（図示しない）を形成する。これをエッチングマスクとして層間絶縁膜 l la、 l ib に、 nチャネル型の MISトランジスタ QNの半導体領域 DN、 pチャネル型の MISトラ ンジスタ QPの半導体領域 DP、メモリセル選択用の nチャネル型の MISトランジスタ Q Mの半導体領域 QNおよび半導体領域 DNCの上面が露出するような接続孔を穿孔 (開口）する。
[0076] 次 、で、フォトレジストを除去した後、半導体領域 DN、 DP、 DNCに、例えばチタン および窒化チタン力もなるノ リャ金属 14をスパッタリング法等によって下層力も順に 堆積する。その堆積膜上に、例えば導電体膜 15を CVD法等によって積み重ねて接 続孔を埋め込み、金属コンタクト CTおよびビット線コンタクト BCを形成する。これを公 知の CMP法を用いて、層間絶縁膜 l ibの上部が露出し、接続孔中の金属コンタクト CTとビット線コンタクト BCが同じ高さになるまでエツチノックし、金属コンタクト CTとビ ット線コンタクト BCを完全に分離する。
[0077] 続いて、図 14に示すように、表面全面に、例えば窒化シリコン力もなる絶縁膜（図 示しない）を堆積し、層間絶縁膜 l ibのエッチバックストッパーとして用いる。次いで、 半導体基板 1上に、例えば酸ィ匕シリコン力もなる層間絶縁膜 11cを堆積した後、その 層間絶縁膜 11c上に、論理回路の第 1層配線およびビット線形成用のフォトレジスト（ 図示しない）を形成し、これをエッチングマスクとして層間絶縁膜 l ibの上面を露出さ せるような論理回路の第 1層配線溝およびビット線溝を形成する。
[0078] 次いで、例えばチタンおよび窒化チタン力もなるノ リャ金属膜 16をスパッタリング法 等によって下層力も順に堆積し、その上に、例えばタングステン力もなる導電体膜 17 を CVD法等によって積み重ねて形成し、これを公知の CMP法を用いて、層間絶縁 膜 11cの上面が露出し、溝中のビット線 BLおよび第 1層配線 Ml上面が同じ高さに なるまでエツチノックし、ビット線 BLおよび第 1層配線 Mlを完全に分離する。
[0079] 続いて、図 15に示すように、表面に、例えば酸ィ匕シリコン力もなる絶縁膜 l idを堆 積した後、例えばタンタルやチタンやクロムなどの遷移金属の酸ィ匕物 ·窒化物ある!/ヽ は窒化シリコン力 なる剥がれ防止膜 21を堆積する。この剥がれ防止膜 21を形成す ること〖こよって、例えば、後で形成されるカルコゲナイド材料記憶層 22が下部電極 T Pや層間絶縁膜 1 Idなどと剥がれな 、ようにして 、る。
[0080] 続いて、図 16に示すように、リソグラフィおよびドライエッチ工程により、メモリセル領 域 mmryにおける金属コンタクト CTの上面を露出させるような孔を形成し、表面全体 に、例えば窒化シリコン力もなるスぺーサー絶縁膜 18を堆積する。
[0081] 続いて、図 17に示すように、スぺーサー絶縁膜 18を異方性エッチバックして、金属 コンタクト CTの上面を露出させる。
[0082] 続いて、図 18に示すように、例えばチタン膜 (膜厚約 5nm)および窒化チタン膜 (膜 厚約 10nm)からなるノ リャ金属（図示しない）をスパッタリング法等によって下層から 順に堆積する。その堆積膜上に、例えばタングステンカゝらなる導電体膜 19を CVD法 等によって積み重ねて接続孔を埋め込み、これを公知の CMP法を用いて、剥がれ 防止膜 21の上面が露出し、接続孔中の導電体膜 19および剥がれ防止膜 21の上面 が同じ高さになるまでエッチバックし、導電体膜 19を完全に分離する。
[0083] 続いて、図 19に示すように、カルコゲナイド材料記憶層 22と例えばタングステンか らなる上部プレート 23を順に堆積する。
[0084] 別の方法として、下部電極 TPの形成後に剥れ防止膜 21、カルコゲナイド材料記憶 相 22および上部プレート 23を成膜するプロセスも可能である。
[0085] すなわち、図 31に示すように、層間絶縁膜 l idの成膜に続いて、リソグラフィおよび ドライエッチを行 ヽ、メモリセル領域 mmryにおける金属コンタクト CTの上面を露出さ せるような孔を形成し、次いで、表面全体に、例えば窒化シリコン力もなるスぺーサー 絶縁膜 18を堆積する。
[0086] 続 、て、スぺーサー絶縁膜 18を異方性エッチバックして、金属コンタクト CTの上面 を露出させ、さら〖こ、例えばチタン膜 (膜厚約 5nm)および窒化チタン膜 (膜厚約 10η m)からなるノ リャ金属（図示しない）をスパッタリング法等によって下層から順に堆積 する。その堆積膜上に、例えばタングステンカゝらなる導電体膜 19を CVD法等によつ て積み重ねて接続孔を埋め込み、これを公知の CMP法を用いて、層間絶縁膜 l id の上面が露出し、接続孔中の導電体膜 19および層間絶縁膜 l idの上面が同じ高さ になるまでエッチバックし、導電体膜 19を完全に分離し、図 32のような構造を形成す る。
[0087] 続いて、図 33に示すように、例えばタンタルやチタンやクロムなどの遷移金属の酸 化物 '窒化物あるいは窒化シリコン力もなる剥がれ防止膜 21を堆積する。
[0088] 続 、て、図 34に示すように、カルコゲナイド材料記憶層 22と例えばタングステンか らなる上部プレート 23を順に堆積する。図 33の構造の上にカルコゲナイド材料記憶 層を堆積した場合、下部電極 TPとカルコゲナイド材料記録層 22との間に剥れ防止 膜 21が挿入された状態になるが、高抵抗の剥れ防止膜 21の介在により効率良く相 変化領域を発熱させ、低電力のパルスで書換え動作が可能になるという効果が考え られる。以降の工程では、図 19と図 34の場合で同様であるので、図 19を用いて説明 する。
[0089] カルコゲナイド材料記憶層 22の成膜方法としては、スパッタリング法が適している。
スパッタリング法では、所望の糸且成を有する単一のターゲット材料を用いて成膜する ことが一般的ではある力 複数のターゲット材料を用いて、コスパッタリング法により、 形成することも可能である。
[0090] スパッリング収率は元素によって異なるため、複雑な組成を有する材料の場合には 、ターゲットの組成と形成された膜の組成が異なることがあり、ターゲットの使用を重 ねるにつれて、形成される膜の組成が変化していく可能性がある。このような場合、比 較的単純な化合物組成のターゲットを複数使って、コスパッタリング法で成膜するほう が良い。化合物組成のターゲットでは組成の変化が少ないため、多数回のスパッタリ ングを行なっても、形成される膜の組成が変化していくことはない。また、コスパッタリ ング法の場合、それぞれのターゲットの入力パワーを変化させることにより、カルコゲ ナイド材料の組成を調整でき、抵抗値などの諸特性を、用途に応じた所望の値に設 定することができるという利点もある。一般的に製膜によって多少の膜厚方向の組成 分布が生じる場合が多いが、膜厚方向の平均組成が本発明の範囲であれば、良好 な特性が得られる。
[0091] また、スパッタリングガスは、 Ar、 Xe、 Krなどの不活性ガスや、これらに窒素を数％ 添加した混合ガスを用いても良い。窒素混合ガスを用いた場合、データ保持特性が 向上するだけでなぐカルコゲナイド材料の結晶粒が微細になり、下部電極の接続孔 と結晶粒との相対位置関係のノ ラつきから生じる素子特性のノ ラつきを低減させる 効果がある。
[0092] また、スパッタリング法にカ卩えて、イオン注入法を使用することも可能である。イオン 注入法を用いると、カルコゲナイド材料の所望の領域あるいは所望の深さに元素をド 一ビングしてカルコゲナイド材料を形成することが可能であり、膜厚方向に組成変化 を有するカルコゲナイド材料記憶層を形成することができる。また、複数ターゲットの スパッタリングで順次繰り返し成膜法を用いて、膜厚方向の組成変化を持つカルコゲ ナイド材料記憶層 22を形成しても良 、。 [0093] 続いて、図 20に示すように、剥がれ防止膜 21、カルコゲナイド材料記憶層 22およ び上部プレート 23をカ卩ェして、メモリ素子 Rを形成する。
[0094] ここで、このメモリ素子 Rの素子分離力卩ェの際は、絶縁膜をノヽードマスクに用いてカロ ェすることが可能である。図 21に示すように、図 19の上部プレート 23の上にさらに絶 縁膜 24を堆積し、リソグラフィによってパターンを転写し、フォトレジストをエッチング マスクとして絶縁膜 24をドライエッチングでカ卩ェした後、フォトレジストをアツシング除 去する。続いて、図 22に示すように、絶縁膜 24をノヽードマスクとして、剥がれ防止膜 21、カルコゲナイド材料記憶層 22、上部プレート 23をエッチングする。レジストをマス クとしてエッチングを行なうと、カルコゲナイド材料とレジストのエッチング反応生成物 の残渣が、加工した側壁に付着し、アツシングおよび洗浄で残渣を除去することが困 難である。したがって、絶縁膜 24をノヽードマスクとして加工することが望ましい。以降 の工程は、図 20と図 22とで同様であるので、図 20の場合で以降の製造方法を図示 する。
[0095] 続いて、図 23に示すように、メモリ素子 Rを覆うように、層間絶縁膜 l ieを堆積する。
[0096] 続いて、図 24に示すように、リソグラフィおよびドライエッチ工程により、メモリセル領 域 mmryにお ヽて層間絶縁膜 1 leを穿孔（開口）して接続孔を形成し、論理回路領 域 lgcにおいて層間絶縁膜 l ld、 l ieを穿孔（開口）して接続孔を形成し、バリヤ金属 25、導電体膜 26を順に堆積する。この接続孔を埋めこみ、層間絶縁膜 l ieの上面 が露出し、孔中の導電体膜 26および層間絶縁膜 l ieの上面が同じ高さになるまでェ ツチバックし、メモリセル領域 mmryのビア VMおよび論理回路領域 lgcのビア VLを 完全に分離する。
[0097] 続いて、図 25に示すように、表面に、銅配線用のバリヤ膜 27および層間絶縁膜 11 fを堆積し、リソグラフィおよびドライエッチ工程により、層間絶縁膜 l lfを穿孔（開口） して配線溝を形成し、バリヤ金属 28、例えば銅力もなる導電体膜 29を順に堆積し、 配線溝を埋め込む。次いで、層間絶縁膜 l lfの上面が露出し、溝中の金属配線およ び層間膜 l lfの上面が同じ高さになるまでエッチバックし、第 2層配線 M2を形成する
[0098] 第 2層配線 M2の上部には、公知の方法を用いて、図示しない複数の配線層が形 成され、さらに 400°C〜450°C程度の水素ァニールが行われた後に、半導体装置が 完成する。
[0099] 完成した半導体装置には、実際に情報を記憶させる前に、メモリ素子 Rごとに電圧 印加による初期化処理を行った。この初期化処理とは、セット動作のパルスより長い パルスによってスナップバック (急激な抵抗低下)を起こさせ、相変化領域 (メモリ動作 領域)およびその周辺を相対的に長い時間加熱して一且膜を処理前より抵抗の低い 状態にする処理である。この初期化処理により、カルコゲナイド材料記憶層 22の下 部電極 TPの上部に結晶粒が形成されたと見られる領域 (相変化領域)ができ、高抵 抗状態 (リセット）と低抵抗状態 (セット）が所望のパルス幅範囲で安定に繰り返せるよ うになった。製造過程でカルコゲナイド材料記憶層を形成直後に高 、エネルギーの レーザー光を適切な条件で照射する処理を行えば、上記の長 、パルス電圧印加に よる初期化処理を省略することもできる。その場合、メモリ素子 Rに最初に実際に情報 を記憶させる時、前もって、リセットパルスで高抵抗状態にし、セットパルスで低抵抗 状態にするのを何回力繰り返すのが好ましい。
[0100] 次に、本発明の実施の形態 1に係るメモリセルアレイの構造について図 26および図 27を参照して具体的に説明する。図 26は、本発明の実施の形態 1に係るメモリセル アレイの回路図である。図 27は、図 26に対応するレイアウト図である。なお、図 26お よび図 27では、煩雑になるのを防ぐため、 WL1ないし WL4のワード線 4本、 BL1な V、し BL4のビット線 4本の、アレイの一部を示すに留める。
[0101] 本発明の実施の形態 1に係るメモリセルアレイの構造は、 NOR型として知られるも のであり、読出しが高速に行えることから、システムプログラムの格納に適している。し たがって、単体メモリチップ、あるいはマイコンなどの論理 LSI混載用として用いられ る。
[0102] メモリセル MC11ないし MC14は、ワード線 WL1に電気的に接続されている。同様 に、メモリセル MC21ないし MC24、 MC31ないし MC34、 MC41ないし MC44は、 それぞれワード線 WL2から WL4に電気的に接続されている。また、メモリセル MC1 1ないし MC41は、ビット線 BL1に電気的に接続されている。同様に、メモリセル MC 12な!/、し MC42、 MC13な!/、し MC43、 MC14な!/、し MC44のメモリセノレ ί¾、それ ぞれビット線 BL2、 BL3および BL4に電気的に接続されて!、る。
[0103] 各メモリセル MCは、 1個の MISトランジスタ QMと、それに直列に接続された 1つの メモリ素子 Rから成る。それぞれのワード線 WLは、各メモリセル MCを構成する MISト ランジスタ QMのゲートに電気的に接続されている。それぞれのビット線 BLは、各メ モリセル MCを構成するメモリ素子 Rに電気的に接続されている。
[0104] ワード線 WL1ないし WL4を駆動するのは、それぞれ、ワードドライバー WD1ないし WD4である。どのワードドライバー WDを選択するかは、 Xアドレスデコーダ XDECか らの信号で決まる。ここで、符号 VPLは各ワードドライバー WDへの電源供給線で、 Vddは電源電圧、 VGLは各ワードドライバーの電位引抜き線である。なお、ここでは 電位引き抜き線 VGLは、接地電位に固定されている。
[0105] 選択トランジスタ QD1はビット線 BL1をプリチャージする MISトランジスタである。同 様に、選択トランジスタ QD2ないし QD4は、それぞれビット線 BL2ないし BL4をプリ チャージする MISトランジスタである。各選択トランジスタ QDは、アドレス入力にした がって、 Yアドレスデコーダ YDEC1または YDEC2を介して選択される。本実施の形 態 1では、 YDEC1と YDEC2は 2本おきに選択するビット線 BLを交互に受け持つ。 読み出しによる出力は、センスアンプ SAで検出される。
[0106] 図 27中の符号 FLは活性領域、 Mlは第 1層配線、 M2は第 2層配線、 FGはシリコ ン基板上に形成された MISトランジスタのゲートとして用いられるゲート電極層である 。また、符号 FCTは、活性領域 FL上面と第 1層配線 Mlの下面とを結ぶコンタクトホ ール、 SCTは第 1層配線 Ml上面とメモリ素子 Rの下面とを結ぶコンタクトホール、 T CTは第 1層配線 Ml上面と第 2層配線 M2下面とを結ぶコンタクトホールである。
[0107] メモリ素子 Rは、同一のビット線 BLに電気的に接続されているメモリセル MC間で、 コンタクトホール TCTを介して第 2層配線 M2に引き上げられる。この第 2層配線 M2 がそれぞれのビット線 BLとして用いられる。ワード線 WL1な!、し WL4はゲート電極 層 FGで形成してある。ゲート電極層 FGには、ポリシリコンとシリサイド (シリコンと高融 点金属との合金）との積層などを用いている。メモリセル MCは、例えばメモリセル M C21を構成する MISトランジスタ QM2は、 MISトランジスタ QM1とソース領域を共有 している。 [0108] ビット線 BL1な!、し BL4は、メモリセルアレイ外周に配置された選択トランジスタ QD 1ないし QD4のソース側に接続されている。選択トランジスタ QD1と QD2のドレイン 領域、および選択トランジスタ QD3と QD4のドレイン領域は共通である。これらの選 択トランジスタ QDは、各ビット線 BLのプリチャージを行う機能を持つ。同時に、 Yアド レスレコーダ YDEC1あるいは YDEC2からの信号を受けて、指定のビット線を選択 する働きも持つ。なお、選択トランジスタ QDは、本実施の形態 1では、例えば nチヤネ ル型である。
[0109] 本実施の形態 1の各ブロックを構成する回路素子は、特に制限されないが、典型的 には公知の CMIS (相補型 MISトランジスタ)等の半導体集積回路技術によって、単 結晶シリコンのような 1個の半導体基板上に形成される。さらに、パルス印加により原 子配列の変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドし て作成される。これらのパターンのパターユングには、周知の光リソグラフィとドライエ ツチングを用いることができる。
[0110] (実施の形態 2)
前記実施の形態 1に係るメモリ素子 Rのカルコゲナイド材料記憶層 22は、インジゥ ム（In)またはガリウム（Ga)の少なくともいずれか一方と、ゲルマニウム（Ge)と、アン チモン (Sb)と、テルル (Te)とを適当な組成比で含む相変化材料カゝらなるものであつ た。本実施の形態 2では、カルコゲナイド材料記憶層 22の構成元素の 10原子％以 下を窒素で置き換えた場合について説明する。なお、構成元素の 10原子％以下を 窒素に置き換える以外は、前記実施の形態 1と同様であるので重複箇所の説明は省 略する。
[0111] インジウムまたはガリウムの少なくともいずれか一方と、ゲルマニウムと、アンチモン と、テルルとから構成されるカルコゲナイド材料の構成元素を、窒素で置き換えた場 合、高温におけるデータ保持特性が向上する、結晶粒が微細になり特性のノ ツキ が低減できる、などの利点がある。
[0112] 本実施の形態 2に係るカルコゲナイド材料記憶層 22は、前記実施の形態 1で示し たように Ar、 Xe、 Krなどの不活性ガスを用いたコスパッタリング法などのスパッタリン グ法によって形成されるが、これら不活性ガスに窒素ガスを混合して形成される。 [0113] カルコゲナイド材料のスパッタリングの際に例えば Arガスに窒素ガスを混合して膜 を形成したものの、結晶化の活性ィ匕エネルギーを図 28に示す。窒素を添加すると、 結晶化の活性ィ匕エネルギーが低下して 、く。これは高 、温度での結晶化が抑制され ているためである。なお、動作温度領域でのデータ保持特性が劣化しているわけで はない。
[0114] したがって、本実施の形態 2に係るメモリ素子 Rは、通常の動作温度領域でのデー タ保持特性は保たれつつ、それよりも高温でのデータ保持寿命が向上している。この 場合は、例えば、実使用環境温度よりも高温になる実装工程における熱負荷に耐え るための効果力あたらされる。ただし、窒素の量が多すぎると、書換えによる特性の変 化が大きいため、 10原子％以下にすることが適切である。
[0115] (実施の形態 3)
本実施の形態 3に係る半導体装置は、前記実施の形態 1または 2に係る半導体装 置に対して、温度処理を行うものである。本実施の形態 3では、実装工程における温 度処理について図 29および図 30を参照して説明する。図 29は、ハンダリフロー工程 における温度プロファイルを示す説明図である。図 30は、ハンダリフロー工程の前熱 処理を行った場合のデータ保持特性を示す説明図である。
[0116] メモリ素子 Rを備えたマイクロコンピュータなどの半導体装置を実装するには、例え ば、ハンダリフロー工程が行われる。鉛フリーハンダを用いる場合、リフロープロセス の温度は最高で 260°C程度であって、メモリ素子 Rを備えた半導体装置は、通常の 動作環境をはるかに越えるような高温の環境にさらされることになる。
[0117] し力しながら、図 29に示すように、カルコゲナイド材料の結晶化温度を超えない範 囲で比較的高い温度で一定時間保持すると、高抵抗状態がさらに安定ィ匕する。これ は、結晶核生成サイトが不活性になるため、結晶化が進行しにくいためである可能性 があり、データ保持特性がより向上すると 、う特徴をもって 、る。
[0118] 図 30は、鉛フリーハンダリフローによる実装工程において、 180°Cで 90秒ー且保 持して 260°Cまで昇温したものと、保持しな!、で 260°Cまで昇温したものの 2つのサ ンプルにっ 、て、リセット状態の抵抗が初期値力 低下して 、く様子が示されて 、る 。図 30に示すように、実装工程を通したサンプルの方が低抵抗ィ匕しにくいという結果 が得られた。したがって、カルコゲナイド材料記憶層の結晶化温度より低いと考えら れる相対的に低!、温度で一定時間保持した後、結晶化温度以上のピーク温度まで 昇温する温度プロファイルの環境に置かれた半導体装置は、実装工程に適したメモ リ素子 Rを備えて 、ることなる。
[0119] 本発明によれば、ハンダリフロー工程でもメモリ状態を保持し、高い温度においても 大きな抵抗比と優れたデータ保持特性を有する高信頼の不揮発メモリデバイスが実 現できる。本発明のメモリ素子は、例えば、自動車エンジン制御用マイコンなど、高温 となる環境でも使用することが出来る。
[0120] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0121] 例えば、非晶質状態と結晶状態は、メモリ動作をしている領域全体が一様にそれら の状態である必要は無ぐ非晶質状態の領域の中に結晶粒が存在したり、結晶状態 の領域内に非晶質の部分が存在して良い。すなわち、相対的に非晶質部分が多い 状態と、非晶質部分が少ない状態との間で変化し、抵抗値が変化すればよい。
[0122] 本発明の組成のカルコゲナイド材料が非晶質領域力もの結晶の成長でなく結晶核 生成を伴う結晶化が起きる材料であることは、膜の構造力も知ることができる。走査電 子顕微鏡 (SEM)または透過電子顕微鏡 (TEM)でカルコゲナイド材料層が、膜厚 方向に最大 3個以上、より好ましくは最大 6個以上の粒状に見える場合、結晶核生成 を伴う結晶化が起きる材料と判断できる。また、この材料は、本発明の組成範囲であ つても糸且成によっては、相変化だけでなく金属または半金属の原子、あるいはそれら を含む原子団が電場によって移動し、それらの高濃度領域力 なる導電パスが形成 されたり、消滅したりすることによる抵抗変化が起きることもある。すなわち、インジウム (In)添カ卩によって困難になる外側から内側への結晶成長をセットのメカニズムとする のでなければ、必ずしも結晶核形成と核からの成長による相変化だけをセットのメカ -ズムとする必要は無い。
[0123] また、インジウム (In)とガリウム（Ga)は、一方のみで 10. 5原子0 /0以上 40原子0 /0以 下とする必要はなぐ Inと Gaの両方を混在させて 10. 5原子％以上 40原子％以下と してちよい。
産業上の利用可能性
本発明は、カルコゲナイド材料を含むメモリ素子を備えた半導体装置を製造する製 造業に幅広く利用されるものである。

Claims

請求の範囲
[1] 記憶層と前記記憶層の両面に形成された電極とを有するメモリ素子を半導体基板 上に形成した半導体装置であって、
前記記憶層が、
10. 5原子％以上 40原子％以下のガリウムまたはインジウムの少なくともいずれか 一方と、
5原子％以上 35原子％以下のゲルマニウムと、
5原子％以上 25原子％以下のアンチモンと、
40原子％以上 65原子％以下のテルルとを含む材料から成ること特徴とする半導 体装置。
[2] 前記テルルの内の 20原子％以下を、セレンで置き換えたことを特徴とする請求項 1 記載の半導体装置。
[3] 前記記憶層の全構成元素の 10原子％以下を、窒素で置き換えたことを特徴とする 請求項 1記載の半導体装置。
[4] 前記ゲルマニウムの原子数が前記アンチモンの原子数より多 、ことを特徴とする請 求項 1記載の半導体装置。
[5] 前記記憶層の片面には、絶縁膜または高抵抗膜が設けられていることを特徴とする 請求項 1記載の半導体装置。
[6] 前記記憶層は、複数個のターゲットを使用したコスパッタリング法または順次繰り返 し成膜法によって形成されていることを特徴とする請求項 1記載の半導体装置。
[7] 前記情報が、前記記憶層の電気抵抗値が高 ヽ高抵抗状態と低 ヽ低抵抗状態と〖こ よって記憶され、
前記高抵抗状態の電気抵抗値が、室温にぉ 、て 5M Ω以上であることを特徴とす る請求項 1記載の記憶装置。
[8] 前記情報が、前記記憶層の電気抵抗値が高!ヽ高抵抗状態と低!ヽ低抵抗状態と〖こ よって記憶され、
前記高抵抗状態の電気抵抗値が、 130°Cにおいて 500k Ω以上であることを特徴と する請求項 1記載の記憶装置。
[9] 前記情報が、前記記憶層の電気抵抗値が高！、高抵抗状態と低！、低抵抗状態と〖こ よって記憶され、
前記高抵抗状態の電気抵抗値と前記低抵抗状態の電気抵抗値との比が、 130°C において 100倍以上であることを特徴とする請求項 1記載の半導体装置。
[10] 前記アンチモンの原子数は、前記ゲルマニウムの原子数より多いことを特徴とする 請求項 1記載の半導体装置。
[11] メモリ素子に情報を記録した後に、実装工程に伴う熱処理が行われることを特徴と する請求項 1記載の半導体装置。
[12] 原子配列の変化を起こすことによって情報を記憶するカルコゲナイド材料記憶層と 前記カルコゲナイド材料記憶層の両面に形成された電極とを有するメモリ素子を備 えた半導体装置であって、
前記情報が、前記カルコゲナイド材料記憶層の電気抵抗値が高!、高抵抗状態と低 い低抵抗状態によって記憶され、
前記カルコゲナイド材料記憶層は、 10. 5原子％以上のガリウムまたはインジウムの 少なくともいずれか一方を含み、テルルの原子数がアンチモンの原子数より多いこと を特徴とする半導体装置。
[13] 結晶と非晶質との間の相変化によって、電気抵抗値が高い高抵抗状態と低い低抵 抗状態とを記憶する記憶層を有する複数のメモリ素子がマトリクス状に配置されたメ モリセルアレイを備えた半導体装置であって、
前記メモリセルアレイは、半導体集積回路と共に半導体基板上に混載して形成され ており、
前記記憶層は、インジウムまたはガリウムの少なくともいずれか一方と、ゲルマニウ ムと、アンチモンと、テルルとを含んでなり、
前記記憶層の前記テルルの原子数は、前記アンチモンの原子数より多ぐ 前記記憶層のインジウムまたはガリウムは、 10. 5原子％以上であることを特徴とす る半導体装置。
[14] 前記メモリセルアレイは、前記複数のメモリ素子を選択するための複数の MISトラン ジスタと、複数のワード線と、複数のビット線とを有しており、
前記 MISトランジスタのゲートが、前記ワード線と電気的に接続されており、 前記 MISトランジスタのドレインまたはソースのうち、一方が前記メモリ素子と電気的 に接続されており、他方が前記ビット線と電気的に接続されていることを特徴とする請 求項 13記載の半導体装置。
[15] 前記 MISトランジスタによって選択された前記メモリ素子に、第 1パルスを印加する ことによって前記メモリ素子が前記高抵抗状態となり、第 2パルスを印加することによ つて前記メモリ素子が前記低抵抗状態となり、
前記第 2パルスは、前記第 1パルスより時間が長いことを特徴とする請求項 14記載 の半導体装置。
[16] 前記記憶層は、核生成過程を伴って非晶質相から結晶相へ変化することを特徴と する請求項 13記載の半導体装置。
[17] 前記インジウムまたはガリウムの少なくともいずれか一方力 10. 5原子％以上 40 原子％以下であり、
前記ゲルマニウム力 5原子％以上 35原子％以下であり、
前記アンチモンが、 5原子％以上 25原子％以下であり、
前記テルルが、 40原子％以上 65原子％以下であることを特徴とする請求項 13記 載の半導体装置。
[18] 前記記憶層の全構成元素の 10原子％以下を、窒素で置き換えたことを特徴とする 請求項 16記載の半導体装置。
[19] 前記高抵抗状態の電気的抵抗値と、前記低抵抗状態の電気抵抗値との比が、 13
0°Cにおいて 100倍以上であることを特徴とする請求項 13記載の半導体装置。
[20] 前記カルコゲナイド材料記憶層は、 5原子％以上 35原子％以下のゲルマニウムと、
5原子％以上 25原子％以下のアンチモンと、 40原子％以上 65原子％以下のテル ルとを更に含み、
前記高抵抗状態の電気抵抗値と前記低抵抗状態の電気抵抗値との比が、室温に おいて 1000倍以上であることを特徴とする請求項 12記載の半導体装置。
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