JPWO2005076355A1 - 記憶装置 - Google Patents

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Abstract

メモリ素子と選択トランジスタとを用いたメモリセルで構成される相変化記憶装置において、１４５度以上で動作可能なように耐熱性を高めること。記録層にＺｎ−Ｇｅ−ＴｅのＺｎやＣｄなどの含有量が２０原子％以上５０原子％以下、ＧｅまたはＳｂの含有量が５原子％以上２５原子％以下、Ｔｅの含有量が４０原子％以上６５原子％以下のものを用いる。

Description

本発明は、半導体不揮発メモリに関し、特に相変化材料を用いた記録装置に関する。
従来から、相変化膜を用いた不揮発性メモリが知られており、例えば特許文献１に詳述されている。これは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる相変化メモリである。非晶質（アモルファス）化する際にジュール熱で６００℃を越える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値が2桁から3桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。
図２に、上記特許文献１のFig.12の相変化メモリの構成の略図を示す。当該相変化メモリは、メモリアレイとロウ（行）デコーダXDEC、カラム（列）デコーダYDEC、読み出し回路RC、書き込み回路WCで構成される。メモリアレイは、ワード線WLp（p=1、…、n）とデータ線DLr（r=1、…、m）の各交点にメモリセルMCprが配置されてなる。各メモリセルは、直列接続された記憶素子RMと選択トランジスタQMが、データ線DLと接地電位との間に挿入された構成である。ワード線WLが選択トランジスタのゲートに、カラム選択線YSr（r=1、…、m）が対応するカラム選択スイッチQArにそれぞれ接続される。
このような構成により、ロウデコーダXDECで選択されたワード線上の選択トランジスタが導通し、さらにカラムデコーダYDECで選択されたカラム選択線に対応するカラム選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通データ線I/Oに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線I/Oに出力される電圧は記憶情報によって差が出る。この差を読み出し回路RCで判別することにより、選択メモリセルの記憶情報が読み出される。
一方、特許文献２では電気的メモリ素子に用いるメモリ材料として、遷移金属元素を含むものが述べられている。遷移金属元素は従来の定義では２ｂ族を含まないことが多いが、この明細書では２ｂ族までを遷移金属元素としている。実施例には、Ｇｅ−Ｓｂ−Ｔｅ系材料に１０原子％以下のＴｉなどを含むものが述べられている。
さらに、ＤＶＤ記録面用の組成材料に関しては、特許文献３などに述べられている。
米国特許第５,８８３,８２７号明細書 特表２００１−５０２８４８号公報 特願２００３−０８１７２４号明細書 アイ・トリプル・イー インターナショナル エレクトロン デバイス ミーティング（IEEE International Electron Devices meeting, TECHNICAL DIGEST）、2001年、p.803-806
次世代半導体不揮発メモリとして期待されている相変化メモリは、光ディスクの記録膜材料を相変化層として用いたものであるが、光ディスクより高温での使用が要求される半導体メモリではＧｅ２Ｓｂ２Ｔｅ５で代表される光ディスクの記録膜材料は耐熱性が十分ではない。
従って本発明の目的は、小面積の素子とした時抵抗値が最適であって、高温動作可能な不揮発メモリを提供することである。
上記目的は、相変化膜として、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録するものであって、（１）２原子％以上２５原子％未満のGｅおよびＳｂよりなる群から選ばれた少なくとも１元素と、（２）４０原子％以上６５原子％以下のＴｅと、（３）２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むものを用いることによって、達成される。ＧｅとＳｂの両方を含むのが特に好ましい。
ここで、４０原子％以上６５原子％以下のＴｅを含み、かつ、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むようにする理由は、高い結晶化温度を保つようにするためである。2ｂ族、１ｂ族、３aから７a族,および8族元素の代表としてZnを、GeまたはSbのうちＧｅを例にとって説明する。多くのZnを含む組成の場合には、結合力の強いZn-Teの非晶質ネットワーク中にＧｅ-Teが取り込まれた形になり、安定な結晶系も互いに違うため、全体として高い結晶化温度を保つと考えられる。ここで、Ｇｅの添加で、イオン性が強いZnTeより共有結合性が増して非晶質ネットワーク（網目構造）が変形しにくくなり、一方、一旦結晶化が始まるとドミノ倒し式に高速結晶化する、と考えられる。
図１２に、Ｇｅ２５Ｔｅ７５へのＺｎの添加量と平均融点の関係を示した。Ｚｎが２０原子％以上５０原子％以下では固相部分の融点が９００℃以上となった。５０原子％以上でも固相部分の融点は高いが、５０原子％より多いと耐酸化性が急激に低下して素子製作工程で記録層が損傷または剥離してしまい、最終工程まで通すことが難しくなった。図１３にはＧｅ２５Ｔｅ７５へのＺｎの添加量と実施例で述べるメモリ素子の動作上限温度との関係を示した。Ｚｎが２０原子％以上６０原子％以下の範囲で１４５℃以上での素子動作が可能である。自動車のエンジン制御用の場合、通常のメモリ素子の動作温度上限である１２０℃より高い１４５℃℃での動作が自動車メーカーの要求仕様となっており、本願の構成ではこの要求仕様を満たすことができる。一方、特許文献２に記載の１０原子％以下のＴｉを含む材料組成では、この要求仕様を達成することができない。
また、Ｚｎと同じ2ｂ族のＣｄは、Ｚｎに代えて用いた場合、同等の耐熱性を示す。１ｂ族、３aから７a族,および8族の各元素は、融点および結晶化温度は２ｂ族元素を含む場合より低いが、１３０℃には耐えるので、断熱性のあるケース内に収納すれば１０時間以内の連続運転に耐える。
従って本発明の材料を用いた記憶装置では結晶化温度も高く、高温動作、高温記憶保持が期待できる。
本発明によれば、相変化材料を利用したメモリにおいて、高い耐熱性が得られる。本願の材料を用いたメモリ素子は高温動作可能であるので、自動車車載用など、周囲温度が上昇しやすい用途に十分使用することができる。
以下に、図面を用いて実施の形態を詳細に述べる。
＜実施例１＞
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。
（メモリアレイ構成）
図１は、本発明によるメモリアレイの構成例を示している。同図では、メモリアレイの動作に必要なロウデコーダXDEC、カラムデコーダYDEC、読み出し回路RC、書き込み回路WCも同時に示されている。この構成の特徴は、データ線に平行なソース線を設け、双方を等電位に駆動するプリチャージ回路と、選択ソース線を選択的に駆動する回路を配置することにより、選択されたワード線と選択されたソース線の交点にある選択セルにのみ電流経路を発生する点にある。 メモリアレイは、前述の図２と同様にn×mビットのメモリセルを有する構成が示されている。メモリセルを構成する素子は、選択トランジスタQMとカルコゲナイド材料による可変抵抗による記憶素子RMである。
ロウデコーダXDECは、ロウアドレスに応じたワード線WLを選択する。また、カラムデコーダYDECは、カラムアドレスに応じたカラム選択線YSを駆動する。選択されたカラム選択線YSに応じたカラム選択スイッチQAが導通することにより、選択されたメモリセルは、共通データ線I/Oを介して読み出し回路RCおよび書き込み回路WCに接続される。ここでＱＡ１〜ＱＡｍは複数のデータ線（ＤＬ１〜ＤＬｍ）の一つを選択して共通データ線に接続するための第１のスイッチ回路をなすとみることができる。また、ＱＢ１〜ＱＢｍは複数のソース線（ＤＳ１〜ＤＬｍ）の一つを選択してソース電圧供給線に接続するための第２のスイッチ回路をなすと見ることができる。
このメモリアレイ構成は、以下の三つの特徴を有する。第一は、データ線DLに平行な複数（ここではm本）のソース線SLr（r=1、…、m）が配置され、列方向のトランジスタQMのソースがソース線SLに共通に接続されている点である。第二は、それぞれのソース線SLrとソース電圧端子VSLとの間に複数（ここではm個）のNMOSトランジスタQBr（r=1、…、m）が挿入され、これらのトランジスタが列デコーダで選択される点である。図１では、これらのゲートに対応するカラム選択線Ysrが直接接続されている例を示している。第三は
、対応するデータ線DLとソース線SLをプリチャージ電圧VDLに駆動する複数（ここではm個）のNMOSトランジスタQCrおよびQDr（r=1、…、m）が配置され、これらのトランジスタのゲートにプリチャージイネーブル信号PCが接続されている点である。このような構成により、プリチャージ電圧ＶＤＬに駆動された複数のデータ線DLおよびソース線SLの中から、選択したいデータ線に対応するソース線を駆動することができる。つまり、選択したいデータ線及びソース線に接続されたメモリセルにのみ、電圧差を印加することができる。したがって、選択ワード線上の所望のメモリセルにのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することが可能となる。
なお、プリチャージ回路はＱＣ１、ＱＤ１〜ＱＣｍ、ＱＤｍ全体と解することができ、ＱＣ１とＱＤ１はＤＬ１とＳＬ１の対毎に設けられた要素プリチャージ回路と見ることができる。
（記憶素子の特性）
記憶素子は、少なくとも亜鉛（Ｚｎ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むＺｎ−Ｇｅ−Ｔｅ系、などのカルコゲナイド材料を記録層の材料として用いている。この材料の特徴は、従来メモリ素子用に実験されたりしているＧｅ−Ｓｂ−Ｔｅ系などの材料に比べて融点、結晶化温度ともに大幅に高いので高い温度で使用できること、電気抵抗が高いこと、光学的には透過率が高く、相変化による複素屈折率の変化は大きくないこと、などである。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、非特許文献１に述べられている。ここで、カルコゲナイドとは、硫黄、セレン、テルルのうちの少なくとも１元素を含む材料をいう。この記憶素子に記憶情報0'を書き込む場合、図３に示すように、素子をカルコゲナイド材料の融点Ta以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして、与える全エネルギーを小さくし、冷却時間t1を短く、例えば約1nsに設定することにより、カルコゲナイド材料は高抵抗のアモルファス状態となる。逆に、記憶情報1'を書き込む場合、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Txより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間t2はカルコゲナイド材料の組成によって異なるが、例えば、約50nsである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。したがって、図４のＩ−Ｖ特性に示すように、書き込み情報に応じた値の電流パルスを記憶素子に印加することにより、記憶素子の結晶状態が制御される。同図は、カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示しており、IW1からIW0の範囲内のセット電流を印加する場合に記憶情報1'が書き込まれ、IW0以上のリセット電流を印加する場
合に記憶情報0'が書き込まれることを示している。ただし、どちらの状態を0'、どちらの状態を1'としても良い。以下では、同図に従い、四通りの書き込み動作を詳しく説明する。
第一に、初期状態1'の記憶素子に1'書き込みを行う場合、セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態1'の記憶素子に0'書き込みを行う場合、リセット電流が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。図４で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。第三に、初期状態0'の記憶素子に1'書き込みを行う場合、セット電流を印加すると、記憶素子の端子電圧がしきい電圧Vthを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態0'の記憶素子に0'書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。
このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないようにするために、最高でもしきい電圧Vthより低い電圧に抑制しながら動作しなければならない。
実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づいた、図１に示したメモリアレイ構成を実現する動作を以下に説明する。
（読み出し動作）
次に、図５に従い、図１に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図５は、メモリセルMC11を選択する場合の動作波形を示している。
まず、待機状態において、プリチャージイネーブル信号PCが電源電圧VDD（例えば1.5V）に保持されているので、NMOSトランジスタQCおよびQDによりデータ線DLおよびソース線SLがプリチャージ電圧VDLに維持される。ここでVDLは、VDDよりもトランジスタのしきい電圧だけ降下した値で、例えば1.0Vである。また、共通データ線I/Oも、読み出し回路RCによりプリチャージ電圧VDLにプリチャージされている。
読み出し動作が始まると、電源電圧VDDとなっているプリチャージイネーブル信号PCが接地電位VSSに駆動され、接地電位VSSとなっているカラム選択線YS1が昇圧電位VDH（例えば1.5以上）に駆動されることにより、トランジスタQA1、QB1が導通する。この時、データ線DL1は、共通データ線I/Oと等電位にあるのでプリチャージ電圧VDLに保持されるが、ソース線SL1はトランジスタQB1によりソース電圧VSL（例えば0.5V）に駆動される。このソース電圧VSLとプリチャージ電圧VDLは、プリチャージ電圧VDLがソース電圧VSLよりも高く、その差は、抵抗RMの端子電圧が図４に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。次に、接地電位VSSとなっているワード線WL1が昇圧電位VDHに駆動されると、ワード線WL1上の全てのメモリセルにおけるトランジスタQMが導通する。この時、記憶素子RMに電位差が生じたメモリセルMC11内に電流経路が発生し、データ線DL1および共通データ線I/Oが、記憶素子RMの抵抗値に応じた速さでソース電圧VSLに向かって放電される。同図では、記憶情報1'を保持している場合の方が、記憶情報0'の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルMC12〜MC1mでは記憶素子RMの電位差が0なので、非選択データ線DL12〜DL1mはプリチャージ電圧VDLに保持される。すなわち、ワード線WL1とソース線SL1により選択されたメモリセルMC11のみが、データ線DL1を通じて読み出し電流を流す。
ここで、読み出し回路RCで読み出し情報が弁別された後なら、ワード線WL1を立ち下げることができる。尚、この弁別が遅い場合にワード線WL1を立ち上げ続けると、記憶情報0'を読み出す場合においても、選択されたデータ線DL1がソース電圧VSL付近まで放電されてしまい、0'読み出しの信号電圧と1'読み出しの信号電圧との差が減少して、記憶情報を正しく読み出せなくなる場合がある。このような場合には、同図のように、0'読み出しの場合のデータ線電圧が参照電圧VDRを越える前のタイミングで、ワード線WL1を立ち下げることにより、誤動作を防止できる。ワード線を立ち下げて電流経路を遮断することにより、共通データ線I/O上の信号電圧が保持されるので、読み出し回路RCは参照電圧VDRを基準として発生された正または負の信号を弁別することが可能である。以上の読み出し動作が終了すると、共通データ線I/Oはプリチャージ電位VDLに駆動されて、待機状態に戻る。
なお、待機状態において、メモリアレイのデータ線やソース線をフローティングとすると、読み出し動作開始時にデータ線と共通データ線を接続した際に、電圧が不定であるデータ線の容量が共通データ線から充電されてしまう。このため、同図ではワード線WL1に応じてカラム選択線YS1も立ち下げ、さらに接地電位VSSとなっているプリチャージイネーブル信号PCを電源電圧VDDに駆動することにより、データ線およびソース線をプリチャージ電位VDLに駆動して待機状態としている。また、昇圧電位VDHは、従来のＤＲＡＭにおいて広く用いられているような電圧であり、電源電圧VDDとNMOSトランジスタのしきい電圧VTNを用いて、VDH＞VDD＋VTNの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線WLとカラム選択線YSを昇圧電位VDHに駆動してNMOSトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧VDLをソース電圧VSLより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタQMのソースとし、記憶素子RMの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図３に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。
尚、図５は、ソース線SL1を駆動してからワード線WL1を駆動する例であるが、設計の都合によっては、ワード線WL1を駆動してからソース線SL1を駆動してもよい。この場合には、最初はワード線WL1が駆動されて選択トランジスタQMが導通するため、記憶素子RMの端子電圧は0Vに確保される。その後、ソース線SL1を駆動すると、記憶素子RMの端子電圧は0Vから大きくなるが、その値はソース線SL1の駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。
同様に、ワード線WL1とソース線SL1を、ほぼ同時に駆動することもできる。また、ワード線WL1とソース線SL1のうちで、駆動タイミングの遅い方のパルスに先行してカラム選択線YS1を駆動すれば、I/Oへの出力待ち時間を減らせるので、アクセス時間が速くなる。もちろんこの場合には、図１に示したトランジスタQA1とQB1を独立に駆動できるように結線を変えればよい。
以上、メモリセルMC11を選択する例を示したが、同じデータ線上のメモリセルは、それらのワード線電圧が接地電位VSSに固定されているので選択されることはない。また、他のデータ線とソース線は同じ電位VDLなので、残りのメモリセルも非選択セルの状態に維持される。
以上の説明では、待機状態のワード線を接地電位VSSとし、選択状態のソース線を0.5Vといった正のソース電圧VSLとしている。この電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルMC11を選択する際の非選択メモリセルMC21〜MCn1のトランジスタQMが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位VSSとし、ソース電圧VSLを正の電圧とすることにより、トランジスタQMのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位0Vとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタQMのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位VSSであるため安定させ易い。トランジスタQMのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位0Vとしても良い。その場合、外部から印加される接地電位VSSである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。
さらに、ここでは、共通データ線I/Oに読み出された信号電圧を、読み出し回路RCにより弁別する動作を説明したが、共通データ線I/Oに流れる電流を弁別する動作も可能である。その場合、読み出し回路RCに、例えば前述の特許文献１に述べられているような、入力インピーダンスが小さいセンス回路を用いる。そのような、電流をセンスする方式にすることにより、共通データ線の配線容量の影響が小さくなり、読み出し時間を短縮できる。
（書き込み動作）
さらに、図６に従い、図１に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図６は、メモリセルMC11を選択する場合の動作波形である。
まず、メモリセルMC11の選択動作は、読み出し動作と同じように行われる。メモリセルMC11が選択されると、書き込み回路WCが共通データ線I/Oを駆動することにより、書き込み電流IWCが発生される。0'書き込みの場合、図４に示した範囲の値に設定されたリセット電流がメモリセルMC11に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が0となる。このようなリセット電流により、図３に示したようなリセットパルスと同じジュール熱が発生される。反対に、1'書き込みの場合、図４に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約50nsである。このようなセット電流により、図３に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路WCで制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。
（メモリセル構造）
次に、メモリアレイの構造の例を説明する。この構造の特徴は、ワード線とデータ線及びソース線に対し、ＭＯＳトランジスタの活性領域を傾けて配置していることである。ソース線を第一金属層、データ線を第二金属層で配線し、データ線に対応してソース線を設けたメモリセル構造を実現している。
図７に、レイアウトを示す。同図で、FLは活性領域パターン、FMはソース線SLや電源給電線などの第一金属層パターン、SMはデータ線DL用の第二金属層パターン、TMはカラム選択線YS用の第三金属層パターン、FGはシリコン基板上に形成されたトランジスタの第一ゲート電極パターン、FCTは第一金属層コンタクトパターン、SCTは第二金属層コンタクトパターン、TCTは第三金属層コンタクトパターン、WBFは記憶素子の上部電極層である。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、各上部電極層WBFの下に記憶素子が形成されている。また、パターン名の後の括弧内に対応するノード名を示しているので、例えば、メモリセルMC1mは、ワード線WL1とデータ線DLmおよびソース線SLmとの交点に示した位置に配置されることは、容易に理解できる。
図８は、メモリアレイをデータ線に垂直方向から見た断面を模式的に示した図である。100はP型半導体基板、101はP型半導体基板内に埋め込まれた素子分離用の絶縁物、102は図７中の活性領域パターンFLにおけるN型拡散層領域、103は基板上に形成されたトランジスタのゲート酸化膜、104は基板上に形成されたトランジスタのゲート電極、105は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールある。また、200はソース線SLや電源給電線などに用いられる第一金属層である。また、201はデータ線DLなどに用いられる第二金属層、202はカラム選択線YSに用いられる第三金属層、203は層間絶縁膜、204はN型拡散層領域102と第一金属層とを接続するコンタクト、205は第一金属層と第二金属層とを接続するコンタクトである。さらに、208は記憶素子RMの下部発熱材であるＴｉ−Ａｌ−Ｎ層、304はＷ80Ｔｉ20上部電極、305は記憶素子RMとなるカルコゲナイド材料膜、306は下部発熱材208とN型拡散層領域102とを接続するコンタクトである。上部電極もカルコゲナイド材料膜からの熱の逃げが大きくなりすぎてリセット電流が大きくならないようにカルコゲナイド材料膜よりも面積を小さくしてある。ここで、図８では、アレイ端からデータ線DLmとソース線SLmを見たものとして層名の後の括弧内にノード名を示している。例えば、図８中の104で示されたゲート電極のノード名によって、選択トランジスタおよびプリチャージ用トランジスタQCm、QDmの配置が容易に理解できる。
金属層とコンタクトは、上層部を形成する際の熱処理による電気特性の劣化と、多数回書換え時のカルコゲナイド材料と電極との化学反応や相互拡散を防ぐために、例えば融点の高いタングステンまたはその合金、たとえばＷ８０Ｔｉ２０で形成される。また、コン
タクトは、サイドウォール107の隙間を埋め込むように形成される。この加工技術は、従来のＤＲＡＭで広く用いられている自己整合プロセスと呼ばれるものである。
本実施例による記憶素子は、図８に示したような絶縁膜305を用いて、カルコゲナイド材料304と下部発熱材208との接触面積を小さくしているので、抵抗値が大きい。このため、小さな電流で高いジュール熱を発生することができるので、低電力の書き込み動作が可能な相変化メモリを実現することができる。また、図７に示したレイアウトにより、ワード線を最小ピッチの2F（Fは最小加工寸法）、データ線を、ワード線の1.5倍の3Fピッチでそれぞれ配置できるので、Fの2乗の6倍の相変化メモリセルを実現することができる。
以上で述べたメモリアレイおよびメモリセルの構成と動作による効果を、以下にまとめる。第一に、本実施例によるメモリアレイは、図１に示したようにデータ線DLに平行なソース線SLが設けられ、メモリセル内の選択トランジスタQMのソースが対応するソース線SLに接続された構成とすることにより、読み出し動作における消費電力を低減することができる。具体的には、データ線DLおよびソース線SLに選択トランジスタQA、QBがそれぞれ配置され、さらにプリチャージ用トランジスタQC、QDがそれぞれ配置される。このような構成において、選択したデータ線に対応するソース線をソース電圧VSLに駆動することができる。このため、選択ワードと選択ソース線の交点のセルにのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することができる。したがって、非選択データ線の充放電を抑制することにより、例えば相変化メモリやＭＲＡＭの読み出し動作における消費電力を低減することができる。なお、相変化メモリに本発明を適用した場合、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。
また、本実施例によるメモリアレイは、第一の効果で述べたような選択動作により非選択データ線の電位が保たれるので、データ線間の容量カップリングによるノイズが小さく、安定した読み出し信号を発生することができる。したがって、読み出し動作の安定した相変化メモリを実現することができる。
（縦型トランジスタを用いたメモリセル構造）
次に、メモリアレイの構造の別な例を説明する。この構造の特徴は、図１に示したサブアレイ内の選択トランジスタQMとして、縦型構造のＭＯＳトランジスタを用いていることである。
図９に、レイアウトを示す。図７と同様に、FLは活性領域パターン、FMはソース線SLなどの第一金属層パターン、SMはデータ線DL用の第二金属層パターン、TMはカラム選択線YS用の第三金属層パターン、FGはシリコン基板上に形成されたトランジスタの第一ゲート電極パターン、SGはワード線WLすなわち縦型トランジスタの第二ゲート電極パターン、FCTは第一金属層コンタクトパターン、SCTは第二金属層コンタクトパターン、TCTは第三金属層コンタクトパターンである。ここで、第二ゲート電極パターンSGと第二金属層パターンSMの交差している領域に縦型トランジスタとカルコゲナイドが積層されて、メモリセルが作られている。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、A-A'線がデータ線DLm上に、B-B'線がデータ線WL1上に示されているものとしてパターン名の後の括弧内に対応するノード名を示している。
例えば、メモリセルMC1mは、ワード線WL1とデータ線DLmとの交点に示した位置に配置されることは、容易に理解できる。
図１０は、図９に示したA-A'線に沿った部分の断面（以下、A-A'断面と呼ぶ）を示している。この図では、100はP型半導体基板、101はP型半導体基板内に埋め込まれた素子分離用の絶縁物、102は図９中の活性領域パターンFLにおけるN型拡散層領域、103は基板上に形成されたトランジスタのゲート酸化膜、104は基板上に形成されたトランジスタのゲート電極、105は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールある。また、200はソース線SLや電源給電線、共通データ線I/Oなどに用いられる第一金属層、201はデータ線DLなどに用いられる第二金属層、202はカラム選択線YSに用いられる第三金属層、203は層間絶縁膜、204はN型拡散層領域102と第一金属層とを接続するコンタクト、205は第一金属層と第二金属層とを接続するコンタクト、206は第二金属層と第三金属層とを接続するコンタクト、207は第一金属層と基板上に形成されたトランジスタのゲート電極104とを接続するコンタクト、208はＺｎＴｅよりなる抵抗発熱層である。ＺｎＴｅに１０原子％以下の他の元素、特に３から5族元素を添加した材料でも良い。さらに、301は縦型トランジスタPMのソース電極となるN型ポリシリコン、302は縦型トランジスタPMのチャネルとなる不純物が添加されていない真性ポリシリコン、303は縦型トランジスタPMのドレイン電極となるN型ポリシリコン、305は記憶素子RMとなるカルコゲナイド材料、304は上部電極、307は縦型トランジスタのゲート電極すなわちワード線WL。
記憶用カルコゲナイド材料とどちらか一方の電極との間、あるいは抵抗発熱材層との間に薄く酸化物、窒化物、硫化物、炭化物などの誘電体の層、あるいはこれら誘電体とカルコゲナイド材料との混合膜を形成すると、最初の低抵抗状態へのセット時にその領域の誘電体中にカルコゲナイドのフィラメント状領域が形成されて細い導電パスとなり、そこだけに電流が流れ、相変化するので高い抵抗値、低い動作電流値を得ることができる。好ましい誘電体材料は酸化ゲルマニウム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、窒化アルミニウム、窒化チタン、酸化アルミニウム、酸化チタン、酸化クロム、酸化タンタル、酸化モリブデン、炭化シリコン、硫化亜鉛のうちの１つを主成分（６０％以上含有）とする材料、あるいはこれらの混合材料である。この混合膜領域はどちらかの電極に接しているのが好ましく、プラスイオンによりフィラメントが形成されることからマイナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましいが、両電極に接しない状態でも動作可能である。誘電体材料とカルコゲナイドとの混合層とする場合は、カルコゲナイドの含有量を６０モル％以下としないと高抵抗化効果が見られなかった。本実施例ではＴａ２Ｏ５を７０％と記録層の材料３０％の混合物の、厚さ５ｎｍの膜を設けた。
膜厚は２ｎｍから２５ｎｍの範囲で抵抗比を1桁以上に保って２倍以上の抵抗上昇を確保することができた。ただし、膜厚が薄ければ元々誘電体層にピンホールが有ってカルコゲナイド材料が入り込むので問題無いが、膜厚１５nm以上では最初に安定動作電圧より１．５倍以上高い電圧をかけて絶縁破壊を起こさせ、フィラメント形成させる必要がある。このようなフィラメント状領域が常時形成された層を設ける方法、およびその効果は本発明の記録層材料組成の範囲外の、例えばＧｅ２Ｓｂ２Ｔｅ５記録層を用いた場合にも共通であるが、Ｇｅ２Ｓｂ２Ｔｅ５記録層より抵抗値が高い本発明の記録層と組み合わせれば、さらに高抵抗、低電流化の効果が有った。リセット（非晶質化）電流は８０マイクロアンペアとなった。
ここで、図１０では、図９と同様に、A-A'線がデータ線DLm上に示されているものとして層名の後の括弧内にノード名を示している。例えば、図１０中の104で示されたゲート電極のノード名によって、トランジスタQam、QBm、QCm、QDmのゲート電極の配置が容易に理解できる。
このように縦型トランジスタを用いることにより、ワード線とデータ線の各交点に形成された所謂クロスポイントセルにできる。すなわち、ワード線とデータ線を最小加工寸法Fで加工すると、メモリセルの面積が、Fの2乗の4倍となる。したがって、集積度の高い、大容量の相変化メモリを実現することができる。
ここで用いている縦型トランジスタは、オフ状態では、チャネル領域である真性ポリシリコン302が完全に空乏化し、いわゆる完全空乏型ＳＯＩ（Silicon On Insulator）トランジスタとして動作する。そのため、基板上のＭＯＳトランジスタに比べて、しきい値電圧の調整が困難である。図５に示した読み出し動作に関連して説明したように、選択状態のソース線の電位に対して待機状態のワード線の電位を低くした電圧設定は、この縦型トランジスタのしきい値電圧が低くて良いため、好適である。
以上、１個のカルコゲナイド材料による記憶素子と１個のトランジスタとで構成されるメモリセルを有する相変化メモリについて主に説明してきた。しかし、メモリセルの構成は、これに限定されない。
本実施例の素子は１００万回以上の書き換えが可能で、高い歩留まりで製作できる。
本実施例の素子の諸特性のカルコゲナイド記録層材料依存性は下記のとおりであった。図１３に示したように、Ｚｎの好ましい含有量範囲は２０原子％以上５０原子％以下であって、これより少ないと連続動作可能な上限温度は１４５℃未満となり、高温動作を要求される用途での実用が困難である。これより多いと耐酸化性が低下して素子製作工程で記録層が損傷または剥離してしまい、最終工程まで通すことができなかった。書換え可能回数の面でも問題が有った。図１３の実験ではＧｅ２５Ｔｅ７５のＧｅとＴｅを等量ずつＺｎで置換する方式でＺｎを添加しており、５０％添加でＺｎＴｅの組成となった。その後は残ったＴｅをＺｎで置換している。Ｚｎ含有量がこの範囲内でＧｅまたはＳｂの含有量が２原子％以上２５原子％以下の範囲では、プロセス上問題無く、かつ図１４に示したように１４５℃以上で動作可能であった。図１４は、ＺｎＴｅに対し、Ｔｅ含有量を５０原子％に保ち、ＺｎをＧｅで置換して行った時の結果である。この場合もＧｅが２５原子％以下、従ってＺｎが２５原子％以上の時、目標範囲内の対酸化性、耐熱性が得られた。Ｓｂについてもほぼ同様である。Ｂｉの場合も、ＧｅやＳｂよりは含有量を少なくしないと非晶質状態の安定性が下がるが、類似の効果が得られた。Ｚｎ以外に、他の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含んでも素子の初期特性は良好であった。しかし高い結晶化温度を得るという点では、Ｚｎがもっとも好ましく、次いでＣｄが好ましかった。Ｇｅの含有量が２５原子％を越えると相変化による体積変化が許容値を越え、書き換え１０万回以下で剥離が発生した。好ましい組成範囲はこの点からも２原子％以上２５原子％以下であった。２０原子％以上では書換え可能回数が低下した。ＺｎまたはＣｄと共存する場合、耐熱性も高まる。Ｇｅの場合、スパッタリング時にターゲットから微粒子が落下して歩留まりが５０％以下となった。図１４に示したように、ＳｂやＧｅは添加によって書換え可能回数が向上する。ＳｂとＧｅの両元素を含むと、さらに書換え可能回数が向上した。両元素を含む場合は、含有量の和が４０原子％以下であれば１０万回を越えても良好な書換え動作ができた。もちろん、２０原子％以下であれば、抵抗値の安定も高い多数回書換え動作ができた。また、２原子％以上の添加で素子作製プロセス中に５０ｎｍ以下の小さい結晶粒の良好な初期結晶化が可能となった。５原子％以上２０原子％以下では 十分な耐熱性が得られ、低温での非晶質状態の安定性が特に高く、読み出し時の安定性に優れている。結晶化時には微細な結晶粒が形成され、書き換えの再現性が特に良好である。
ＺｎまたはＣｄとＧｅまたはＳｂの両方が最小限の量でＴｅが７５原子％の場合は耐熱性が不足した。Ｔｅ含有量は６５原子％以下の時十分な耐熱性が得られた。Ｔｅの含有量が４０原子％未満であると非晶質化が困難となり、書き換え１０回以下で変化しなくなった。
上記の２ｂ族以外の１ｂ族、３ａから７ａ族および8族元素のうち、Ｃｏは非晶質状態の安定性を高める点で好ましい。その他の元素でＣｏの一部または全部を置換して類似の効果が大きいのは、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｈ、Ｐｄ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ，Ｔｂ、Ｄｙのうちの少なくとも1元素である。これらの元素の添加は結晶化の活性化エネルギーを上げ、電気抵抗を調整し、読み出し時には安定で書き込み（セット）時には高速結晶化できる可能性がある。Ｔｂなど、周期律表でＴｅから遠く下の方（原子番号が大きい）の元素はイオン結合性が強く、原子半径が大きいので、添加した場合、保存する温度では安定であり、セット時に温度が上がると原子配列が動きやすく、高速結晶化できる。
以上述べた以外に、Ｇａ、Ｉｎ、Ｔｌ、Ｓｉ、Ｓｎ、Ｐ、Ａｓ、Ｐｂ、Ｓ、Ｓｅ、Ｎ、Ｏ、Ｈ、Ｂ、Ｃを２５原子％以下含んでも良い。１０原子％以下であれば繰返し読み出しで状態が変化しやすくなる悪影響を避けることができる。ＮまたはＯの場合、高温での結晶形の変化を防止できる。Ｓｎ、Ｐｂは、３原子％以上１０原子％以下添加すると結晶化速度３０％以上向上の効果があった。特に、Ｓｎの効果が大きい。ＳｉとＳｅは製造プロセス中の酸化の防止に効果が有った。Ｉｎの場合、Ｚｎを部分的に置換（Ｚｎ原子の３０から７０％を置換）して添加すると、耐熱性向上効果は少し低下するものの、結晶化速度が１．５倍〜３倍向上する効果が有る。
図１５から図１７にＺｎとＴｅを含む元素の組み合わせの例について、実用レベルの性能（寿命を含む）の好ましい組成範囲と、その範囲内で特に高性能、長寿命の素子が得られる好ましい組成範囲を示した。図１５において、元素名を書いた頂点がその元素を１００原子％含む組成を表し、当該頂点に正対する辺が頂点に書いた元素０原子％の組成を表す。この辺に平行な線が頂点に向かって９本有り、含有量１０％刻みで原子％をそれぞれ表している。３角形の中の任意の点の組成は、図では作図、印刷上の問題で若干ズレて見えている可能性があるが、３つの頂点に書いた元素の、その位置での含有量を持つ３元素以上の系の材料組成を表す。
頂点に３つの元素を書いている場合には、３種の元素の原子％の和が図の範囲にあればよいことを示す。図の示す好ましい組成範囲は、２原子％以上２５原子％未満のＧｅおよびＳｂおよびＢｉよりなる群より選ばれた少なくとも１元素と、４０原子％以上６５原子％以下のＴｅと、２０原子％以上５０原子％以下の２ｂ族、１ｂ族、３ａから７ａ族、８族元素から選ばれた少なくとも一元素を含む組成である。図１５の頂点に書かれた３種の元素の好ましい割合および特に好ましい割合は、図１６および図１７に示した。これらの図では、３角形の３つの軸の単位は原子％ではなく％である。図１５の頂点に複数書かれた元素のうち、Ｚｎはその一部または全部をＣｄで置換しても良い。Ｃｏはその一部または全部を１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも一元素で置換しても良い。図１５が示す特に好ましい組成範囲は、５原子％以上２０原子％以下のＧｅおよびＳｂおよびＢｉよりなる群より選ばれた少なくとも一元素と、４５原子％以上６０原子％以下のＴｅと、２５原子％以上４５原子％以下の２ｂ族、１ｂ族、３ａから７ａ族、８族元素および窒素から選ばれた少なくとも一元素を含む組成範囲である。また、例えば図１７ではＮ（窒素）は１５％以下が好ましいことがわかるが、これは図１５でＺｎ、Ｎ、Ｃｏより成る群の元素の含有量は最大５０原子％であるから、窒素の含有量は５０原子％×０．１５＝７．５原子％以下が良いということになる。すなわち、図１５の好ましい範囲の組成比に、図１６と図１７の好ましい範囲の元素比を掛け合わせた、最小３元素系、最大８元素系、ＺｎやＣｏを置換しても良い元素を含めればさらに多くの元素よりなる系が好ましい組成範囲となる。図１６の好ましい組成範囲はＢｉの比率がＢｉ７５％Ｇｅ２５％とＢｉ５０％Ｓｂ５０％を結ぶ直線よりＢｉが少ない範囲、特に好ましい範囲はＢｉの比率がＢｉ６０％Ｇｅ４０％とＢｉ３０％Ｓｂ７０％を結ぶ直線よりＢｉの比率が少なく、かつＳｂの比率が８０％以下２０％以上で、かつＧｅの比率が８０％以下で２０％以上の範囲である。この範囲でさらにＢｉの比率が２０％以上であれば特に好ましい。Ｂｉを含むと結晶化速度向上の効果が有る。図１７の好ましい組成範囲はＺｎの比率が５０％以上１００％まで、かつＣｏの比率が２０％以下で、かつＮの比率３０％以下の範囲、特に好ましい範囲はＺｎの比率が６５％以上で、かつＣｏの比率が１０％以下５％以上で、かつＮの比率が２５％以下５％以上の範囲である。
この範囲よりＴｅが多過ぎても少な過ぎても非晶質状態の安定性が不足し、Ｇｅが多すぎた場合は耐酸化性が不足する。Ｓｂが多過ぎた場合は非晶質状態の安定性が不足する。少なすぎた場合は結晶化によるセット動作のミスが出たり、セットができにくくなる。ＧｅとＳｂの含有量（どちらかが０％の場合を含む）の和が少な過ぎた場合は融点が高過ぎ、リセット電流が大きくなる。Ｃｏを代表的元素として示したが、ＣｏなどのＺｎとＣｄ以外の遷移金属が多過ぎた場合は電気抵抗が低過ぎるので８原子％以下が好ましく、３原子％以下がより好ましく、少な過ぎた場合は非晶質状態の安定性が低下するので１原子％以上含有するのが好ましい。Ｎ（窒素）が多過ぎた場合は書換えによる特性の変化が許容範囲を超えるので、６原子％以下含有するのが好ましく、３原子％以下がより好ましく、少な過ぎた場合は結晶粒が大きくなり過ぎてリセットのミスが多くなるので１原子％以上含有するのが好ましい。
下部のコンタクト（プラグ）の上部の発熱材は、ＴｉＡｌＮの代わりに上記記録層材料よりＺｎまたはＣｄの含有量が１０原子％以上多い融点が１０００℃以上の同様な材料を用いると、この部分のジュール発熱によって記録層下部を補助加熱することができ、Ｗコンタクトの場合に比べてリセット電流の約３０％の低減と良好な多数回書き換え特性が得られた。
カルコゲナイド記録層に隣接して、TiAlN等の遷移金属の窒化物やＣｒ−Ｏなどの酸化物等のバリア膜や、記録層材料よりＺｎまたはＣｄの含有量が１０原子％以上多い融点が１０００℃以上の同様な材料の膜、W80Ti20 などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ITO(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。
上記実施例によれば、図１８に示したようにＧｅ−Ｓｂ−ＴｅにＺｎを多く添加することによって抵抗値が高いので高抵抗のトランジスタなどとも組合すことができ、リセット電流を小さくすることもできる。光透過率が高いので光照射と電圧印加による多層メモリも可能である。プロセス上も、スパッタリングターゲット表面の凹凸を抑制でき、製造歩留まりを向上させられる。記録層下部のプラグにも類似の材料を用いれば書き換え可能回数の向上やリセット電流の低減に効果がある。
図１８より、抵抗値はＺｎの添加量とともに単純に増大していないことがわかる。１０原子％の添加量では、むしろ添加無しの場合よりも、抵抗値が減少する。一方、添加量を２０原子％以上とすることで、抵抗値が高くなるので、リセット電流を小さくすることができる。抵抗値は１０ｋΩ以上が、低リセット電流の目安となるので、Ｚｎ添加量は、２０原子％以上が望ましい。ちなみに、５％原子以下のＺｎ添加量でも、抵抗値は１０ｋΩ以上になる。しかしこの場合、図１２に示すように、融点の上昇がほとんどなく、高融点化の一つの目安となる９００℃には達しない。また、前述したように、Ｚｎ添加量が５０原子％を越えると、対酸化耐性が劣化するためふさわしくない。以上より、Ｚｎ添加量は２０原子％以上、５０％原子以下とすることが望ましい。
＜実施例２＞
本実施例では、メモリ素子のアドレス指定を電気的だけでなく、光も利用して行う。素子は基板の面に垂直方向に４層積層して面積あたりの素子数を多くした。この場合、ＺｎやＣｄの２族元素を含む記録層は光学的バンドギャップが広く、有利である。例えばＺｎ２５Ｇｅ２５Ｔｅ５０記録層を用いた。
図１１に示したように、波長６６０ｎｍの半導体レーザー９１の光９３を、ＭＥＭＳ技術の一つである、シリコン単結晶から形成した１６μｍ角の５００個×５００個の反射鏡アレイ９７にガイドミラーによって導く。反射鏡アレイの個々のミラーは、面内で２０個×２０個で４層になったメモリ素子群を担当し、１軸のまわりに±１５度回転できる。各ミラーにはメモリ素子群側に円筒レンズが形成されていて、幅０．５μｍ，長さ１６μｍの細長い光スポットを形成する。ミラーの角度変化によって図の上下方向の当該ミラーが担当する３２行の素子群のうちの１行に光が当たるようにする。各素子は部分拡大図のように４層になっており、各層はカルコゲナイド記録層をＩＴＯ透明電極で挟んだ構造で、層間には厚さ５０ｎｍのＳｉＯ２断熱層を形成した。各層の素子の片側の透明電極は、１個のミラーにつき１６本の上下方向に長い短冊形に分割されており、図の左右方向のアドレス指定は電極の選択により行う。垂直方向の層選択は、透明電極対を選んで電圧印加することによって行う。このようにすることによって４層にしてもデバイス構造は簡単になり、低価格化できる。それにより、ミラーアレイとメモリアレイの位置合わせを精度良くおこなえるようにすれば、メモリアレイを装置から取り外して交換することもメリットが有る。各ミラーは、その下部のトランジスタアレイにより、静電力または電磁力により駆動される。
レーザー光照射によりメモリ素子内にフォトキャリアが発生し、それが電界で加速されてキャリア増倍が起こり、光と電圧の両方が与えられた素子だけで記録や抵抗値による読み出しが行える。読み出しは記録の約1／5の光強度で行った。
本実施例の場合、各層のメモリ素子の光透過率は３０％以上であることは必須であって、実際には５０％以上に設計した。
本実施例の場合も好ましい記録層組成の範囲は実施例１と同様であった。本実施例の場合は記録層の透過率が高いことが重要であり、Ｚｎ５０Ｔｅ５０の組成がその点では望ましいが、実施例１で述べたプロセスや相変化上の条件があり、好ましい組成範囲、より好ましい組成範囲は実施例１と同様である。
レーザー光源に、例えばアレイレーザーを用いた場合、複数のミラーに同時にレーザー光を送ってデータ転送速度を４倍近く高速化することができる。
反射鏡アレイは、大容量が要求される用途では１５００×１５００程度まで数を増すことができる。
上記実施例により、簡単な装置構成で大きな記憶容量を得ることができる。
本発明は、相変化材料を用いた記録装置あるいは半導体不揮発メモリに適用できる。
本発明による記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの構成例を示す図。 記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイ構成の従来例を示す図。 記憶素子の相変化に必要なパルス幅と温度との関係を示す図。 記憶素子の電流−電圧特性を示す図。 本発明のメモリアレイの読み出し動作タイミングを示す図。 本発明のメモリアレイの書き込み動作タイミングを示す図。 本発明のメモリアレイのレイアウトを示す図。 図７のレイアウト図中に示したメモリアレイの構造を模式的に示す断面図。 本発明のメモリアレイの別なレイアウトを示す図。 図９のレイアウト図中に示したA-A'線に沿った部分の構造を示す断面図。 ミラーアレイと組み合わせて用いる多層メモリ素子アレイの構造を示す図。 Ｇｅ２５Ｔｅ７５にＺｎを添加した時の固相部分の融点の変化を示す図。 Ｇｅ２５Ｔｅ７５にＺｎを添加した時の記憶素子の動作上限温度の変化を示す図。 ＺｎＴｅへのＳｂの添加量と記憶素子の動作上限温度および書換え可能回数の関係を示す図。 ＧｅＢｉＳｂ−Ｔｅ−ＺｎＣｏＮ系材料の好ましい組成範囲と、特に好ましい組成範囲を示す図。 ＧｅＢｉＳｂ系材料の好ましい組成範囲と、特に好ましい組成範囲を示す図。 ＺｎＣｏＮ系材料の好ましい組成範囲と、特に好ましい組成範囲を示す図。 Ｚｎ−Ｇｅ−Ｓｂ−Ｔｅ膜の場合におけるＺｎの含有量と抵抗との関係を示す図。
符号の説明
RM…記憶素子、QM…選択トランジスタ、MCpr（p=0、1、…、n、r=0、1、…、m）…メモリセル、QAr（r=0、1、…、m）、QBr（r=0、1、…、m）、QCr（r=0、1、…、m）、QDr（r=0、1、…、m）…NMOSトランジスタ、DLr（r=0、1、…、m）…データ線、SLr（r=0、1、…、m）…ソース線、YSr（r=0、1、…、m）…カラム選択線、WLp（p=0、1、…、n）…ワード線、I/O…共通データ線、PC…プリチャージイネーブル信号、RC…読み出し回路、WC…書き込み回路、XDEC…ロウデコーダ、YDEC…カラムデコーダ、VDD…電源電圧、VSS…接地電圧、VDL…プリチャージ電圧、VSL…ソース電圧、VDH…昇圧電位、IWC…書き込み電流、Ta…カルコゲナイド合金の融点、Tx…結晶化温度、t1…冷却時間、t2…結晶化に要する時間、FL…活性領域パターン、FM…第一金属層パターン、SM…第二金属層パターン、TM…第三金属層パターン、FG…シリコン基板上に形成されたトランジスタの第一ゲート電極パターン、SG…縦型トランジスタの第一ゲート電極パターン、FCT…第一金属層コンタクトパターン、SCT…第二金属層コンタクトパターン、TCT…第三金属層コンタクトパターン、WBF…記憶素子の下部電極層、100…P型半導体基板、101…素子分離用の絶縁物、102…活性領域パターンFLにおけるN型拡散層領域、103…基板上に形成されたトランジスタのゲート酸化膜、104…基板上に形成されたトランジスタのゲート電極、105…基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォール、200…第一金属層、201…第二金属層、202…第三金属層、203…層間絶縁膜、204…N型拡散層領域102と第一金属層とを接続するコンタクト、205…第一金属層と第二金属層とを接続するコンタクト、206…第二金属層と第三金属層とを接続するコンタクト、207…第一金属層と基板上に形成されたトランジスタのゲート電極104とを接続するコンタクト、208…記憶素子RMの下部の抵抗発熱層、301…縦型トランジスタPMのソース電極となるN型ポリシリコン、302…縦型トランジスタPMのチャネルとなる不純物が添加されていない真性ポリシリコン、303…縦型トランジスタPMのドレイン電極となるN型ポリシリコン、304…上部電極、305…記憶素子RM、となるカルコゲナイド材料、307…縦型トランジスタのゲート電極すなわちワード線WL。

Claims (18)

  1. ２原子％以上２５原子％未満のＧｅおよびＳｂおよびＢｉよりなる群より選ばれた少なくとも１元素と、４０原子％以上６５原子％以下のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素とを含み、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層と、
    前記記憶層の両面に形成された電極とを有するメモリ素子からなることを特徴とする記憶装置。
  2. 前記群より選ばれた一元素は、２ｂ族のＺｎまたはＣｄであることを特徴とする請求項１記載の記憶装置。
  3. 前記２ｂ族、１ｂ族、３aから７a族、および８族元素からなるグループ元素の一部または全部を窒素で置き換えたことを特徴とする請求項1記載の記憶装置。
  4. 前記記憶層が５原子％以上２０原子％未満のＧｅおよびＳｂおよびＢｉよりなる群より選ばれた少なくとも一元素と、４５原子％以上６０原子％以下のＴｅと、２５原子％以下の２ｂ族、１ｂ族、３ａから７ａ族および８族元素および窒素から選ばれた少なくとも一元素を含むことを特徴とする請求項1記載の記憶装置。
  5. 前記記憶装置は、１４５℃以上の雰囲気で用いられるものであることを特徴とする請求項１記載の記憶装置。
  6. 前記記憶層に隣接して、ＺｎまたはＣｄの含有量が前記記憶層のＺｎまたはＣｄを含む層より１０原子％以上多い領域を有することを特徴とする請求項１記載の記憶装置。
  7. 前記メモリ素子は記録光または再生光を３０％以上透過することを特徴とする請求項１記載の記憶装置。
  8. 複数のメモリセルと
    前記複数のメモリセルを選択する複数のワード線と、
    前記複数のワード線と直交するように配置され、前記複数のメモリセルから信号が読み出される複数のデータ線とを有し、
    前記複数のメモリセルの各々は、ＧｅまたはＳｂと、４０原子％以上のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含み、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録する記憶層と、前記記憶層に電圧を印加するために前記記憶層を狭むように形成された電極とを有することを特徴とする記憶装置。
  9. 前記記憶層と、前記電極の片面との間には、絶縁膜が設けられていることを特徴とする請求項８記載の記憶装置。
  10. ２原子％以上２５原子％未満のＧｅおよびＳｂと、４０原子％以上６５原子％以下のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素とを含み、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層と、
    前記記憶層の両面に形成された電極とを有するメモリ素子からなることを特徴とする記憶装置。
  11. 前記群より選ばれた一元素は、２ｂ族のＺｎまたはＣｄであることを特徴とする請求項１０記載の記憶装置。
  12. 前記２ｂ族、１ｂ族、３aから７a族、および８族元素からなるグループ元素の一部または全部を窒素で置き換えたことを特徴とする請求項１０記載の記憶装置。
  13. 前記記憶層が５原子％以上２０原子％未満のＧｅおよびＳｂと、４５原子％以上６０原子％以下のＴｅと、２５原子％以下の２ｂ族、１ｂ族、３ａから７ａ族および８族元素および窒素から選ばれた少なくとも一元素を含むことを特徴とする請求項１０記載の記憶装置。
  14. 前記記憶装置は、１４５℃以上の雰囲気で用いられるものであることを特徴とする請求項１０記載の記憶装置。
  15. 前記記憶層に隣接して、ＺｎまたはＣｄの含有量が前記記憶層のＺｎまたはＣｄを含む層より１０原子％以上多い領域を有することを特徴とする請求項１０記載の記憶装置。
  16. 前記メモリ素子は記録光または再生光を３０％以上透過することを特徴とする請求項１０記載の記憶装置。
  17. 複数のメモリセルと
    前記複数のメモリセルを選択する複数のワード線と、
    前記複数のワード線と直交するように配置され、前記複数のメモリセルから信号が読み出される複数のデータ線とを有し、
    前記複数のメモリセルの各々は、Ｇｅと、Ｓｂと、４０原子％以上のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族、および8族元素から選ばれた少なくとも一元素を含み、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記録する記憶層と、前記記憶層に電圧を印加するために前記記憶層を狭むように形成された電極とを有することを特徴とする記憶装置。
  18. 前記記憶層と、前記電極の片面との間には、絶縁膜が設けられていることを特徴とする請求項１７記載の記憶装置。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7778062B2 (en) * 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7729158B2 (en) * 2003-04-03 2010-06-01 Kabushiki Kaisha Toshiba Resistance change memory device
JP2007019305A (ja) * 2005-07-08 2007-01-25 Elpida Memory Inc 半導体記憶装置
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100970383B1 (ko) * 2005-10-19 2010-07-15 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치의 기입 방법
WO2007057972A1 (ja) * 2005-11-21 2007-05-24 Renesas Technology Corp. 半導体装置
KR100782482B1 (ko) * 2006-05-19 2007-12-05 삼성전자주식회사 ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
KR101038611B1 (ko) * 2006-05-31 2011-06-03 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP5072843B2 (ja) 2006-07-21 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JP4524684B2 (ja) * 2006-11-21 2010-08-18 エルピーダメモリ株式会社 メモリ読み出し回路及び方式
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
JP5073680B2 (ja) * 2007-01-11 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2008142768A1 (ja) * 2007-05-21 2010-08-05 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7706168B2 (en) * 2007-10-30 2010-04-27 Spansion Llc Erase, programming and leakage characteristics of a resistive memory device
US7890893B2 (en) * 2008-01-10 2011-02-15 International Business Machines Corporation Design structure for semiconductor on-chip repair scheme for negative bias temperature instability
US7838958B2 (en) * 2008-01-10 2010-11-23 International Business Machines Corporation Semiconductor on-chip repair scheme for negative bias temperature instability
US20100090189A1 (en) * 2008-09-15 2010-04-15 Savransky Semyon D Nanoscale electrical device
JP2010123664A (ja) * 2008-11-18 2010-06-03 Elpida Memory Inc 不揮発性メモリ装置
US8064247B2 (en) * 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
JP4892027B2 (ja) 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
US8487292B2 (en) * 2010-03-16 2013-07-16 Sandisk 3D Llc Resistance-switching memory cell with heavily doped metal oxide layer
JP5621541B2 (ja) * 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US20130051117A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with vertically integrated passive variable resistance memory and method for making the same
US20130051116A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with face-to-face bonded passive variable resistance memory and method for making the same
US20130051115A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with backside passive variable resistance memory and method for making the same
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8582340B2 (en) * 2012-01-12 2013-11-12 Arm Limited Word line and power conductor within a metal layer of a memory cell
US8835898B2 (en) 2012-04-20 2014-09-16 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US9412442B2 (en) * 2012-04-27 2016-08-09 The Board Of Trustees Of The University Of Illinois Methods for forming a nanowire and apparatus thereof
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9058872B2 (en) * 2013-01-31 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance-based random access memory
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US20140268991A1 (en) * 2013-03-14 2014-09-18 Micron Technology, Inc. Chalcogenide material and methods for forming and operating devices incorporating the same
GB2515567A (en) * 2013-06-28 2014-12-31 Ibm Phase-Change memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
JP2016072538A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
US10862477B2 (en) 2018-08-14 2020-12-08 Newport Fab, Llc Read out integrated circuit (ROIC) for rapid testing of functionality of phase-change material (PCM) radio frequency (RF) switches
US10529922B1 (en) 2018-08-14 2020-01-07 Newport Fab, Llc Substrates and heat spreaders for heat management and RF isolation in integrated semiconductor devices having phase-change material (PCM) radio frequency (RF) switches
US10749109B2 (en) 2018-08-14 2020-08-18 Newport Fab, Llc Read out integrated circuit (ROIC) for rapid testing and characterization of resistivity change of heating element in phase-change material (PCM) radio frequency (RF) switch
US10944052B2 (en) 2018-08-14 2021-03-09 Newport Fab, Llc Phase-change material (PCM) radio frequency (RF) switch using a chemically protective and thermally conductive layer
US10593404B2 (en) * 2018-08-14 2020-03-17 Newport Fab, Llc Array architecture for large scale integration of phase-change material (PCM) radio frequency (RF) switches
US11158794B2 (en) 2018-08-14 2021-10-26 Newport Fab, Llc High-yield tunable radio frequency (RF) filter with auxiliary capacitors and non-volatile RF switches
US11196401B2 (en) 2018-08-14 2021-12-07 Newport Fab, Llc Radio frequency (RF) module using a tunable RF filter with non-volatile RF switches
US10739290B2 (en) 2018-08-14 2020-08-11 Newport Fab, Llc Read out integrated circuit (ROIC) for rapid testing and characterization of conductivity skew of phase-change material (PCM) in PCM radio frequency (RF) switches
US10978639B2 (en) 2018-08-14 2021-04-13 Newport Fab, Llc Circuits for reducing RF signal interference and for reducing DC power loss in phase-change material (PCM) RF switches
KR102614852B1 (ko) * 2018-11-14 2023-12-19 삼성전자주식회사 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS558830B1 (ja) * 1970-12-29 1980-03-06
JPS6273439A (ja) * 1985-09-25 1987-04-04 Matsushita Electric Ind Co Ltd 光学情報記録部材
JPS62209742A (ja) * 1986-03-11 1987-09-14 Matsushita Electric Ind Co Ltd 書換え可能な光学情報記録部材
JPS62209741A (ja) * 1986-03-11 1987-09-14 Matsushita Electric Ind Co Ltd 光学情報記録部材
JPS63225935A (ja) * 1986-09-22 1988-09-20 Matsushita Electric Ind Co Ltd 光学的情報記録媒体
JPH0629590A (ja) * 1992-07-07 1994-02-04 Rohm Co Ltd スイッチング素子
JP2001502848A (ja) * 1996-10-28 2001-02-27 エナージー コンバーション デバイセス インコーポレイテッド 相変化性メモリ材料と誘電材料との混合物から成る複合メモリ材料
JP2002109797A (ja) * 2000-09-27 2002-04-12 Ricoh Co Ltd 不揮発性メモリ及び不揮発性メモリの記録再生装置
JP2002512439A (ja) * 1998-04-20 2002-04-23 エナージー コンバーション デバイセス インコーポレイテッド 相変化材料及び誘電体材料から成る記憶材料を用いた記憶素子
WO2003065377A1 (fr) * 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
JP2003323743A (ja) * 2001-12-18 2003-11-14 Matsushita Electric Ind Co Ltd 情報記録媒体とその製造方法
JP2004289029A (ja) * 2003-03-25 2004-10-14 Hitachi Ltd 記憶装置
JP2006511971A (ja) * 2002-12-19 2006-04-06 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 相変化材料を備える電子デバイス

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601712B2 (ja) * 1980-12-04 1985-01-17 株式会社東芝 半導体記憶装置
US4529991A (en) * 1981-05-20 1985-07-16 Fuji Photo Film Co., Ltd. Method for copying optical information
CN1010519B (zh) * 1985-09-25 1990-11-21 松下电器产业株式会社 可逆的光学情报记录介质
US5225273A (en) * 1989-12-28 1993-07-06 Teijin Limited Transparent electroconductive laminate
US5536947A (en) * 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5644416A (en) * 1991-11-26 1997-07-01 Fuji Xerox Co., Ltd. Light modulation device and method of light modulation using the same
US5714768A (en) * 1995-10-24 1998-02-03 Energy Conversion Devices, Inc. Second-layer phase change memory array on top of a logic device
CA2312841C (en) * 1997-12-04 2007-05-22 Axon Technologies Corporation Programmable sub-surface aggregating metallization structure and method of making same
DE60030703T2 (de) * 1999-03-15 2007-09-13 Matsushita Electric Industrial Co., Ltd., Kadoma Informationsaufzeichnungselement und herstellungsverfahren
US6625848B1 (en) * 1999-10-12 2003-09-30 Terry L. Schneider Striking implement with improved energy storage and vibration dampening properties
AU2002354082A1 (en) * 2001-12-12 2003-06-23 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
US7186998B2 (en) * 2003-03-10 2007-03-06 Energy Conversion Devices, Inc. Multi-terminal device having logic functional

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS558830B1 (ja) * 1970-12-29 1980-03-06
JPS6273439A (ja) * 1985-09-25 1987-04-04 Matsushita Electric Ind Co Ltd 光学情報記録部材
JPS62209742A (ja) * 1986-03-11 1987-09-14 Matsushita Electric Ind Co Ltd 書換え可能な光学情報記録部材
JPS62209741A (ja) * 1986-03-11 1987-09-14 Matsushita Electric Ind Co Ltd 光学情報記録部材
JPS63225935A (ja) * 1986-09-22 1988-09-20 Matsushita Electric Ind Co Ltd 光学的情報記録媒体
JPH0629590A (ja) * 1992-07-07 1994-02-04 Rohm Co Ltd スイッチング素子
JP2001502848A (ja) * 1996-10-28 2001-02-27 エナージー コンバーション デバイセス インコーポレイテッド 相変化性メモリ材料と誘電材料との混合物から成る複合メモリ材料
JP2002512439A (ja) * 1998-04-20 2002-04-23 エナージー コンバーション デバイセス インコーポレイテッド 相変化材料及び誘電体材料から成る記憶材料を用いた記憶素子
JP2002109797A (ja) * 2000-09-27 2002-04-12 Ricoh Co Ltd 不揮発性メモリ及び不揮発性メモリの記録再生装置
JP2003323743A (ja) * 2001-12-18 2003-11-14 Matsushita Electric Ind Co Ltd 情報記録媒体とその製造方法
WO2003065377A1 (fr) * 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
JP2006511971A (ja) * 2002-12-19 2006-04-06 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 相変化材料を備える電子デバイス
JP2004289029A (ja) * 2003-03-25 2004-10-14 Hitachi Ltd 記憶装置

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