TW200529414A - Storage - Google Patents

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200529414 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於半導體非揮發記憶體，尤其是，與使用 相變化材料之記錄裝置相關。 【先前技術】 傳統上，使用相變化膜之非揮發性記憶體爲大家所熟 知’如專利文獻1所示。其係對應流過記憶元件本身之電 流所產生之焦耳熱，以改變記憶元件之結晶狀態來寫入記 憶資訊之相變化記憶體。非晶（非晶）化時，因爲以焦耳熱 使溫度超過6 0 0 °C而熔解記錄層，故寫入電流也容易變 大，然而’電阻値會對應結晶狀態而產生數十至數百個百 分點之變化。因爲該記憶體係將電阻値當做信號使用，讀 出信號較大，感測動作較容易。 第2圖係上述專利文獻1之F i g. 1 2之相變化記憶體 之構成略圖。該相變化記憶體係由記憶體陣列、列編碼器 XDEC、行編碼器 YDEC、讀出電路RC、以及寫入電路 WC所構成。記憶體陣列之字元線WLp(p=l.....η)及資 料線 DLr(r=l.....m)之各交點配置著記憶格 M C p r。各 記憶格之構成上，係將串聯之記憶元件RM及選擇電晶體 QM插入於資料線DL及接地電位之間。字元線WL係連 結於選擇電晶體之閘極，行選擇線Sr(r=l.....m)則連結 於對應之行選擇開關QAr。 利用此種構成使以列編碼器XDEC選取之字元線上之 200529414 (2) 選擇電晶體導通，且使對應於以行編碼器YDEC選取之行 選擇線之行選擇開關導通，可在選擇記憶格內形成電流路 徑，而使共用資料線產生I/O讀出信號。因爲選擇記憶格 內之電阻値會因爲記憶資訊而產生差異，故輸出至共用資 料線I/O之電壓會因爲記憶資訊而產生差異。以讀出電路 RC判別該差異’可讀出選擇記憶格之記憶資訊。 另一方面，專利文獻2之記載中，說明將含有過渡金 屬元素之物當做使用於電性記憶體元件之記憶體材料使 · 用。在傳統之疋義上’過渡金屬元素通常不含2b族，然 而，該說明書則將2b族視爲過渡金屬元素。如實施例所 示’係G e - S b - T e系材料含有i 〇原子％以下之τ丨等之物。 此外’ D V D記錄面用之組成材料則如專利文獻3等 所述。 [專利文獻1 ]美國專利第5 , 8 8 3，8 2 7號說明書 [專利文獻2]日本特表2001-502848號公報 [專利文獻3 ]日本特願2 0 0 3 - 0 8 1 7 2 4號說明書 φ [非專利文獻 1] IEEE International Electron Devices meeting，TECHNICAL DIGEST、200 1 年、p.8 0 3 - 8 0 6 【發明內容】 被期待成爲次世代半導體非揮發記憶體之相變化記億 體’係將光碟之記錄膜材料當做相變化層使用者，然而， 半導體記憶體需要在高於光碟之溫度下使用，故以 GezSbJe5爲代表之光碟之記錄膜材料並不具有足夠耐熱 -6 - (3) (3)200529414 性。 因此本發明之目的係在提供小面積元件時具有最佳電 阻値且可在高溫下動作之非揮發記憶體。 爲了達成上述目的，相變化膜採用利用晶相及非晶相 間之可逆相變化來記錄資訊者，採用含有（1)從由2原子％ 以上、2 5原子％以下之G e及S b所構成之群組所選取之 至少其中之一元素、（2)40原子％以上、65原子％以下之 Te、以及（3)從由20原子％以上、50原子％以下之2b族、 lb族、3a至7a族、及8族元素當中所選取之至少一元素 者。含有Ge及Sb之雙方最佳。 此處，含有4 0原子％以上、6 5原子％以下之T e且含 有從2 0原子％以上、5 0原子％以下之2 b族、1 b族、3 a 至7a族、及8族元素當中所選取之至少一元素之理由’ 係爲了保持高晶化溫度。說明中，係以Zn做爲2 b族、1 b 族、3 a至7 a族、及8族元素之代表’ G e及S b則以G e 爲例。含有眾多Ζ η之組成時’結合力較強之Z η - T e之非 晶網絡中會成爲G e - T e之形態，且因爲安定之結晶系亦不 相同，故整體可保持高晶化溫度。此處，因爲添加Ge ’ 故可利用離子性較強之ZnTe來增加共價性’而使非晶網 絡（網目構造）不易變形，另一方面’ 一旦開始晶化，則會 產生多米諾骨牌式局速晶化。 第12圖係對Ge25Te75之Zn添加量及平均融點之關 係。Zn爲20原子％以上、50原子％以下時，固相部份之 融點爲9 0 0 °C以上。5 0原子％以上時’固相部份之融點亦 200529414 (4) 較高，然而，大於5 0原子％時’抗氧化性會急速降低’ 元件製作步驟中會發生記錄層受損或剝離’而無法進入最 終步驟。第1 3圖係對G e 2 5 T e 7 5之Ζ η添加量及實施例所 述之記憶體元件之動作上限溫度之關係。ζ η爲2 0原子％ 以上、60原子％以下之範圍時，元件可在145 °C以上執行 動作。使用於汽車之引擎控制時，汽車廠商要求之規格係 可在高於一般記憶體元件之動作溫度上限1 2 0 °C之】.4 5 °C 下執行動作，本專利申請之構成即滿足該要求規格。另一 φ 方面，專利文獻2記載之含有1 〇原子％以下之Ti之材料 組成，並無法滿足該要求規格。 此外，使用和Zn同樣爲2b族之Cd取代Zn時，亦 具有相同之耐熱性。1 b族、3 a至7 a族、及8族之各元素 之融點及晶化溫度低於含有2b族元素時’然而，因爲可 承受1 3 0 °C之溫度，若收容於具有隔熱性之殼體內，亦可 承受1 0小時以內之連續運轉。 因此，使用本發明之材料之記憶裝置時，晶化溫度較 鲁 高’且可期望高溫動作及高溫記憶體儲存。 依據本發明，利用相變化材料之記憶體可獲得高耐熱 性。因爲使用本專利申請之材料之記憶體元件可實現高溫 動作’故可應用於車載用等周圍溫度容易上昇之用途。 【貫施方式】 〈貫施例1 > 以下’參照圖面，針對本發明之實施例進行詳細說 200529414 (5) 明。用以構成實施例之各區塊之電路元件並無特別限制， 然而，典型上，係利用眾所皆知之CMOS (互補型MOS電 晶體）等之半導體積體電路技術形成於如單晶矽之1個半 導體基板上。此外，產生相變化之硫屬材料等之製作上亦 合倂採用了積體電路之製作技術。 (記憶體陣列之構成） 第1圖係本發明之記憶體陣列之構成例。該圖中，同 鲁 時圖示著記憶體陣列之動作上必要之列編碼器XDEC、行 編碼器Y D E C、讀出電路R C、以及寫入電路W C。該構成 之特徵，係配設著與資料線平行之源極線，且利用配置以 等電位驅動雙方之預充電電路、及用以選擇性驅動選擇源 極線之電路，而只在位於選取之字元線、及選取之源極線 之交點之選擇格形成電流路徑。記憶體陣列之構成和前述 第2圖相同，係具有nXm位元之記憶格。用以構成記憶 格之元件，係由選擇電晶體QM及硫屬材料所構成之可變 <1 阻抗之記億元件RM。 列編碼器XDEC選擇對應列位址之字元線 WL。此 外，行編碼器YDEC係驅動對應行位址之行選擇線YS。 對應於選取之行選擇線YS之行選擇開關QA會導通’故 選取之記憶格會經由共用資料線I/O連結於讀出電路RC 及寫入電路wc。此處’可將QA1〜Q Am視爲以選擇複數 資料線（DL1〜DLm)之一並連結至共用資料線爲目的之第 1開關電路。此外，可將Q B 1〜Q B m視爲以選擇複數源極 -9- 200529414 (6) 線（DS1〜DLm)之一並連結至源極電壓供應線爲目的之第 2開關電路。 該記憶體陣列構成具有以下之三個特徵。第一，配置 著與資料線 DL平行之複數（此處爲 m條）源極線 SLr(r=l.....m)，且行方向之電晶體 QM之源極係共用 連結於源極線SL。第二，在各源極線 SLr及源極電壓端 子 VSL之間插入複數（此處爲 m個）NM0S 電晶體 QBr(r=l.....m)，且以行編碼器選擇該電晶體。第1圖 係將對應之行選擇線 Ysr直接連結於該閘極之實例。第 三，配置著用以使對應之資料線D L及源極線S L成爲預 充電電壓VDL之複數（此處爲m個）NMOS電晶體QCr及 Q D r ( r = 1、· · ·、m)，且預充電賦能信號 P C連結於該電晶 體之閘極。利用此種構成，可驅動成爲預充電電壓 VDL 之複數資料線DL及源極線SL當中之對應於想要選取之 資料線之源極線。亦即，可會對連結於想要選取之資料線 及源極線之記憶格施加電壓差。因此，只有選擇字元線上 之期望記憶格會形成電流路徑，且只有選擇資料線會產生 讀出信號。 又，預充電電路可視爲 QC1、QD1〜QCm、及 QDm 之整體，QC1及QD1則可視針對DL1及SL1之各對而配 設之要素預充電電路。 (記憶元件之特性） 記憶元件係將至少含有鋅（Zn)、鍺（Ge)、及碲（Te)之 200529414 (7)

Zn-Ge-Te系等硫屬材料當做記錄層之材料使用。該材料 之特徵係医1爲_ Ιί及晶化溫度皆大幅於傳統記憶體元件之 實驗用Ge-Sb-Te系等材料故可在較高之溫度下使用、電 阻較局、光學透射率較高、以及相變化所導致之複折射率 變化較大等。使用硫屬材料之相變化記憶體之特性如非專 利文獻1所述。此處，硫屬係指至少含有硫、硒、及碲之 至少其中之一元素之材料。將記憶資訊〇，寫入該記憶元件 時’如第3圖所示，將元件加熱至硫屬材料之融點Ta以馨 上’然而施加以急速冷卻爲目的之重置脈波。縮短重置脈 波可縮小供應之全部能量，例如將冷卻時間11設定成較 短之約Ins ’可使硫屬材料成爲高阻抗之非晶狀態。相反 的’寫入記憶資訊1，時，施加使記憶元件保持於低於融點 之等於或高於玻璃轉移點之晶化溫度Tx之溫度區域之設 定脈波’則硫屬材料會成爲低阻抗之多晶狀態。晶化所需 要之時間t2會因爲硫屬材料之組成而不同，例如，約 5 0ns °該圖所示之元件之溫度係由記憶元件本身所發出之 · 焦耳熱、及對周圍之熱擴散所決定。因此，如第4圖之I -V特性所示，對記憶元件印加對應寫入資訊之値之電流脈 波，可控制記憶元件之結晶狀態。該圖係使用硫屬材料之 記憶元件之動作原理模式，施加Iwl至IW0之範圍內之設 定電流時’可以寫入記憶資訊1 ’，施加IW0以上之重置 電流時，則可以寫入記憶資訊〇 ’。可以將任一方之狀態設 定01或1 ’。以下，參照該圖，對四種寫入動作進行詳細說 明。 -11 - 200529414 ⑻ 第一，對起始狀態厂之記憶元件執行1'寫入時，施加 設定電流，會沿著設定（結晶）狀態之低阻抗曲線在起始狀 態及設定區域之間往返而保持狀態。第二’對起始狀態1^ 之記憶元件執行^寫入時’施加重置電流’會沿著設定狀 態之低阻抗曲線而達到重置電流。其次，因爲焦耳熱會開 始融解一部份’而使導電率逐漸下降。此外，隨著融解增 加而成爲高阻抗狀態。對液相之記憶元件實施急速冷卻’ 產生相變化而成爲非晶狀態，故沿著稍低於液相時之阻抗 ® 重置（非晶）狀態之高阻抗曲線而回到起始狀態。第4圖中 以虛線所示之部份，係雖然已切斷重置脈波但仍然持續施 加電壓而電流依據電阻値之變化而產生之變化之假設線。 第三，對起始狀態（V之記憶元件執行Γ寫入時，施加設定 電流，若記憶元件之端子電壓超過定限電壓 vth，切換成 低阻抗狀態。切換後，因爲焦耳熱而開始晶化。電流値達 到設定電流，晶化區域擴大並產生相變化，且電阻値會下 降，而沿著低阻抗曲線回到起始狀態。電壓-電流曲線之 ® 傾斜從中途開始趨緩，切換成低阻抗狀態之區域成爲開關 OFF，而只留下晶化所造成之阻抗降低。第四，對起始狀 態〇f之記憶元件執行V寫入時，前述切換後幾乎沒有用以 晶化之時間而立即切換，故沿著低阻抗曲線而到達重置區 域，經由融解、急速冷卻、固化而回到起始狀態。 依據此種記憶元件之動作原理，爲了在讀出時不破壞 記憶資訊，動作時必須將最高電壓抑制於比定限電壓Vth 低之電壓。實際上，定限電壓亦會受到電壓施加時間之影 -12- 200529414 (9) 響，因爲會呈現時間愈長愈降低之傾向，故在讀出時間 內，必須爲不會超過定限電壓而切換成低阻抗狀態之電 壓。因此，依據前述原理，針對以實現第1圖所示之記憶 體陣列構成之動作進行說明。 (讀出動作） 其次，參照第5圖，針對使用第1圖所示之陣列構成 之記憶格之讀出動作進行說明。此處，第5圖係選擇記億 鲁 格MCI 1時之動作波形。 首先，待機狀態時，因爲預充電賦能信號PC保持於 電源電壓VDD(例如1 .5 V)，NMOS電晶體QC及QD會使 資料線 DL及源極線 SL維持預充電電壓VDL。此處， VDL係比WDD降低電晶體之定限電壓之値，例如ι.ον。 此外，共用資料線I/O亦會被讀出電路RC預充電成預充 電電壓VDL。 開始讀出動作後，具有電源電壓V D D之預充電賦能 Φ 信號P C會開始轉變成接地電位V S S，接地電位V S S之行 選擇線YS1則會轉變成昇壓電位VD Η (例如1.5以上），而 使電晶體Q A 1、Q Β 1導通。此時，因爲資料線D L 1與共 用資料線I/O爲相同電位，故保持於預充電電壓VDL，然 而，源極線S L 1則會因爲電晶體Q Β 1而轉變成源極電壓 VSL(例如0.5V)。該源極電壓VSL及預充電電壓VDL方 面，預充電電壓VDL會高於源極電壓VSL，該差之設定 上，係具有使阻抗RM之端子電壓位於第4圖所示之讀出 -13- 200529414 (10) 電壓區域之範圍內之關係。其次，接地電位 v S S之字元 線WL1轉變成昇壓電位VDH後，字元線WL1上之全部 記億格之電晶體QM會導通。此時，記憶元件RM之出現 電位差之記憶格MC 1 1內會形成電流路徑，資料線DL 1及 共用資料線1/0會以對應於記憶元件Rm之電阻値之速度 對源極電壓V S L進行放電。該圖中，因爲儲存記憶資訊 1 ’之一方之電阻値小於儲存記憶資訊0’之一方之電阻値， 故放電會較快。因此，會產生對應於記憶資訊之信號電 鲁 壓。因爲非選擇記憶格MC12〜MClm之記憶元件RM之 電位差爲0，非選擇資料線DL 1 2〜DL 1 m會保持預充電電 壓VDL。亦即，只有字元線WL1及源極線SL1選取之記 憶格MC 1 1會經過資料線DL 1流過讀出電流：。 此處，在讀出電路RC判別讀出資訊後，字元線WL 1 開始下降。又，若該判別較慢，字元線W L 1持續上昇而 讀出記憶資訊0 ’時，選取之資料線D L 1會被放電至接近 源極電壓VSL，而降低0'讀出之信號電壓、及丨，讀出之信 0 號電壓之差，故可能出現無法正確讀出記憶資訊之情形。 此時’如該圖所不，在0'讀出時之資料線電壓超過參照電 壓V D R則之時序，字兀線W L 1會下降而防止錯誤動作。 使子兀線下降而切斷電流路徑，可保持共用蒼料線I/q上 之丨5 ?虎電壓’故讚出電路R C會以參照電壓 v d r爲其 準’判別產生之信號爲正或負之信號。結束以上之讀出動 作後，共用資料線I/O會轉變成預充電電位VDL而回到 待機狀態。 -14 - 200529414 (11) 又，待機狀態時，若記憶體陣列之資料線及源極線爲 浮動，若讀出動作開始時資料線及共用資料線已互相連 結，則共用資料線會對電壓不安定之資料線之電容進行充 電。因此，在該圖中，行選擇線 Y S 1亦會對應字元線 WL1而下降，此外，接地電位VSS之預充電賦能信號pC 會轉變成電源電壓 VDD，故資料線及源極線會成爲預充 電電位V D L而處於待機狀態。此外，昇壓電位v D Η係傳 統DRAM廣泛使用之電壓，採用電源電壓WDD及NM0S 電晶體之定限電壓 VTN ，其設定上，滿足 VDH>VDD + VTN之關係。例如，相變化記憶體之寫入動作 時，如後面所述，流過之電流必須大於讀出動作時之電 流。因此，本發明時，係利甩使字元線 WL及行選擇線 YS轉變成昇壓電位VDH來降低NMOS電晶體之阻抗，而 可正確地執行寫入動作。此外，將預充電電壓 V D L設定 成高於源極電壓V S L之電壓，可將選擇源極線當做選擇 記憶格中之電晶體QM之源極使用，故可在不受記憶元件 RM之阻抗之影響下，確保電晶體之閘極-源極間電壓。 又，相反之電位關係時，只要將該差設定成如第3圖所示 之讀出電壓區域之範圍內，亦可實現相同之選擇動作。

此外，第 5圖係驅動源極線 S L1後再驅動字元線 W L 1之實例，亦可依設計需要，先驅動字元線W L 1再驅 動源極線SL1。此時，因先驅動字元線 WL1再導通選擇 電晶體Q Μ，故可確保記憶兀件R Μ之端子電壓爲0 V。其 後，驅動源極線S L 1，記憶元件R Μ之端子電壓會從0 V -15- 200529414 (12) 開始逐漸增大，然而，其値可利用源極線S L 1之驅動速度 進行控制，故可使其位於前述讀出區域之範圍內。 同樣的，亦可以大致同步之方式來驅動字元線 WL 1 及源極線S L1。此外，若在字元線WL 1及源極線S L 1當 中之驅動時序較遲之一方之脈波前先驅動行選擇線YS 1， 可減少對I/O之輸出等待時間，而加快存取時間。此時， 只需變更連結使第1圖所示之電晶體QA1及QB 1單獨驅 動即可。 修 以上係選擇記憶格MC 1 1之實例，然而，因爲同一資 料線上之記憶格之字元線電壓固定於接地電位 V S S而不 會被選擇。此外，因爲其他資料線及源極線爲相同電位 VDL，故其他記憶格亦維持於非選擇格之狀態。 以上之說明中，係待機狀態之字元線爲接地電位 V S S，且選擇狀態之源極線爲 0.5 V之正源極電壓 V S L。 該電壓關係之設定上，係爲了避免經由非選擇記憶格流動 之電流對動作產生影響。亦即，選擇源極線被選擇且字元 · 線爲非選擇之記憶格時，例如，選擇記憶格M C 1 1時，只 要將非選擇記憶格M C 2 1〜M C η 1之電晶體Q Μ設定成確 實斷開即可。如此處所示，使待機狀態之字元線電壓成爲 接地電位VSS且使源極電壓VSL成爲正電壓，可降低電 晶體Q Μ之容限電壓。依情況而定，有時亦可使選擇源極 線成爲接地電位〇V且使待機狀態之字元線成爲負電壓。 此時，亦可降低電晶體Q Μ之容限電壓。雖然必須產生待 機時之字元線用之負電壓，然而，因爲選擇時之源極線之 -16- 200529414 (13) 電壓係由外部印加之接地電位V s s，故十分安定。只要電 晶體Q Μ之容限電壓夠高，選擇時之源極線及待機狀態之 字元線亦可以爲接地電位0V。此時，因爲係由外部印加 之接地電位vsS，故待機狀態之字元線之電容係十分安定 之容量，而可進一步使選擇時之源極線之電壓更爲安定。 此外，此處係針對利用讀出電路RC判別讀出至共用 資料線I/O之信號電壓之動作進行說明，然而，亦可實現 判別流過共用資料線I/O之電流之動作。此時，讀出電路 鲁 RC係採用如前述專利文獻1所述之輸入阻抗較小之感測 電路。利用感測電流之方式，可以降低共用資料線之配線 電容之影響，而縮短讀出時間。 (寫入動作） 此外，參照第6圖，針對採用第1圖所示之陣列構成 之記憶格之寫入動作進行說明。第 6圖係選擇記憶格 MCI 1時之動作波形。 · 首先，記憶格MC 1 1之選擇動作係以和讀出動作時相 同之方式實施。選取記憶格MC 1 1後，寫入電路WC會驅 動共用資料線I/O而產生寫入電流IWC。0’寫入時，對記 憶格MC 1 1印加設定成第4圖所示之範圍之値之重置電 流。重置電流之脈波寬度較小，驅動後立即回到待機狀 態，電流値爲0。此種重置電流會產生和第3圖所示之重 置脈波相同之焦耳熱。相反的，Γ寫入時，則施加設定成 第4圖所示之範圍之値之設定電流。該脈波寬度約爲 -17- (14) (14)200529414 5 〇ns。此種設定電流會產生和第3圖所示之設定脈波相同 之焦耳熱。如上所示，因爲寫入脈波之施加時間及電流値 係由寫入電路WC控制，寫入任一記憶資訊時，記億格只 有設定電流之脈波寬度會處於選擇狀態。 (δ己憶格構造） 其次，針對記憶體陣列之構造實例進行說明。該構造 之特徵係針對字元線、資料線、及源極線以傾斜方式配置 φ 著MOS電晶體之活性區域。利用第一金屬層實施源極線 之配線且利用第二金屬層實施資料線之配線，實現以對應 資料線之方式配置源極線之記憶格構造。 第7圖係其配置。該圖中，FL係活性區域圖案，FM 係源極線 S L及電源供電線等之第一金屬層圖案，S Μ係 資料線DL用之第二金屬層圖案，ΤΜ係行選擇線YS用之 第三金屬層圖案，FG係形成於矽基板上之電晶體之第一 閘極圖案，FCT係第一金屬層接觸圖案，SCT係第二金屬 馨 層接觸圖案，TCT係第三金屬層接觸圖案，WBF係記憶 元件之上部電極層。這些圖案之圖案化係利用眾所皆知之 光刻來實施。又，該圖中，各上部電極層 WBF之下會形 成記憶元件。此外，圖案名稱後面之括弧內係對應之節點 名稱，因此，很容易即可了解到，記憶格M C 1 m係配置於 字元線W L 1、資料線D L m、及源極線S L m之交點之位 置。 第8圖係從資料線之垂直方向觀察記憶體陣列時之剖 -18- 200529414 (15) 面模式圖。100係P型半導體基板，101係塡埋於p型半 導體基板內之元件分離用絕緣物，1 02係第7圖中之活性 區域圖案F L之N型擴散層區域，1 〇 3係形成於基板上之 電晶體之閘極氧化膜，1 04係形成於基板上之電晶體之閘 極’ 1 〇 5係利用絕緣膜在形成於基板上之電晶體上形成之 側牆。此外，2 0 0係源極線s L及電源供電線等所使用之 第一金屬層。此外，2 0 1係資料線D L等所使用之第二金 屬層，202係行選擇線YS所使用之第三金屬層，20 3係 · 層間絕緣膜，2 0 4係用以連結N型擴散層區域1 〇 2及第一 金屬層之接觸層，2 05係用以連結第一金屬層及第二金屬 層之接觸層。此外，2 0 8係記憶元件RM之下部發熱材之 Ti-AbN層，3 04係W8()Ti2〇上部電極，3 0 5係成爲記憶元 件之RM硫屬材料膜，3 0 6係用以連結下部發熱材20 8及 N型擴散層區域1 02之接觸層。爲了避免硫屬材料膜之散 熱過大而使重置電流變大，故上部電極之面積小於硫屬材 料膜之面積。第8圖中，從陣列端觀察資料線d L m及源 修 極線 S L m時之層名稱後面之括弧內，係節點名稱。例 如，由第8圖中之1 0 4所示之閘極之節點名稱，很容易了 解選擇電晶體及預充電用電晶體QCm、QDm之配置。 金屬層及接觸層方面，爲了防止形成上層部時之熱處 理導致電性特性劣化、及多次重寫時之硫屬材料及電極之 化學反應及相互擴散，係採用例如融點較高之鎢或其合金 來形成，例如，採用W 8 〇 T i2 〇來形成。此外，接觸層係以 塡埋於側牆1 0 7間隙之方式來形成。該加工技術係傳統 - 19- (16) 200529414 D R A Μ廣泛使用之被稱爲自己整合處理之技術。 本實施例之記憶元件，係使用如第8圖所示之絕緣膜 3〇5，因爲硫屬材料3〇4及下部發熱材208之接觸面積較 小，故電阻値較大。因此，可以小電流產生高焦耳熱，故 可實現低電力寫入動作之相變化記憶體。此外，利用如第 7圖所示之配置，可以最小間距之2F(F爲最小加工尺寸） 來配置字元線，且可以字元線之1 . 5倍之3 F間距來配置 資料線，故可實現F之平方之6倍之相變化記憶格。 鲁 以上所述之記憶體陣列及記憶格之構成及動作所獲得 之效果如下所示。第一，本實施例之記憶體陣列之構成 上，如第1圖所示，配設著與資料線DL平行之源極線 SL，記憶格內之選擇電晶體QM之源極連結於對應之源極 線S L，故可降低讀出動作之消耗電力。具體而言’資料 線D L及源極線S L分別配置著選擇電晶體Q A、Q B ’此 外，分別配置著預充電用電晶體QC、QD。此種構成時， 可使對應於選取之資料線之源極線轉變成源極電壓v s L。 ® 因此，只有選擇字元線及選擇源極線之交點之記億格會形 成電流路徑，故只有選擇資料線會產生讀出信號。因此’ 利用抑制非選擇資料線之充放電，可降低例如相變化記億 體及MRAM之讀出動作之消耗電力。又，在相變化記憶 體應用本發明時，因爲寫入動作實施與讀出動作相同之選 擇動作，故可實現整體爲低電力之相變化記憶體。 此外，本實施例之記憶體陣列因爲利用如第一效果所 述之選擇動作來確保非選擇資料線之電位，資料線間之電 -20- (17) (17)200529414 容耦合所導致之雜訊較小，而可產生安定之讀出信號。因 此，可實現讀出動作安定之相變化記憶體。 (使用縱型電晶體之記憶格構造） 其次，針對記憶體陣列構造之其他實例進行說明。該 構造之特徵係將縱型構造之MOS電晶體當做第1圖所示 之子陣列內之選擇電晶體QM使用。 第9圖係配置圖。和第7圖相同，FL係活性區域圖 φ 案，FM係源極線SL等之第一金屬層圖案，SM係資料線 DL用之第二金屬層圖案，TM係行選擇線YS用之第三金 屬層圖案，FG係形成於矽基板上之電晶體之第一閘極圖 案，SG係字元線 WL，亦即，縱型電晶體之第二閘極圖 案，FCT係第一金屬層接觸圖案，SCT係第二金屬層接觸 圖案’ TCT係第三金屬層接觸圖案。此處，第二閘極圖案 SG及第二金屬層圖案SM之交叉區域積層著縱型電晶體 及硫屬材料，製成記憶格。這些圖案之圖案化係利用眾所 β 皆知之光刻來實施。又，該圖中，A - A 1泉係資料線D L m 上之物，B-B’線係資料線 WL1上之物，圖案名稱後面之 括弧內係對應之節點名稱。例如，很容易即可了解到，記 憶格MC 1 m係配置於字元線WL 1及資料線DLm之交點之 位置。 第10圖沿著第9圖所示之A-A’線之部份之剖面（以下 稱爲A-A’剖面）圖。該圖中，100係P型半導體基板，1〇1 係塡埋於P型半導體基板內之元件分離用絕緣物，丨〇 2係 -21 - 200529414 (18) 第9圖中之活性區域圖案FL之N型擴散層區域，1 〇3係 形成於基板上之電晶體之閘極氧化膜，1 04係形成於基板 上之電晶體之閘極，1 〇 5係利用絕緣膜在形成於基板上之 電晶體上形成之側牆。此外，2 0 0係源極線S L、電源供電 線、及共用資料線I/O等所使.用之第一金屬層，201係資 料線D L等所使用之第二金屬層，2 0 2係行選擇線Y S所 使用之第三金屬層，20 3係層間絕緣膜，204係用以連結 N型擴散層區域102及第一金屬層之接觸層，2 0 5係用以 鲁 連結第一金屬層及第二金屬層之接觸層，206係用以連結 第二金屬層及第三金屬層之接觸層，207係用以連結第一 金屬層及形成於基板上之電晶體之閘極〗〇 4之接觸層， 208係由ZnTe所構成阻抗發熱層。亦可以爲在ZnTe添加 1 〇原子％以下之其他元素之材料，尤其是，添加3至5族 之元素之材料。此外，3 0 1係當做縱型電晶體ρ μ之源極 使用之Ν型多晶砂’ 3 02係當做縱型電晶體ρΜ之通道使 用之未添加雜質之真性多晶矽，3 〇 3係當做縱型電晶體馨 Ρ Μ之汲極使用之Ν型多晶矽，3 〇 5係當做記憶元件R Μ 使用之硫屬材料，3 0 4係上部電極，3 〇 7係縱型電晶體之 閘極，亦即，字元線W L。 在記k用硫屬材料及其中任一方之電極之間、或及阻 ί/L發熱材層之間，形成較薄之氧化物、氮化物、硫化物、 及碳化物寺之介電質層、或前述介電質及硫屬材料之混合 膜，設定成最初之低阻抗狀態時，該區域之介電質中會形 成硫屬之線狀區域而成爲細導電路徑，因爲只有該處會流 -22- 200529414 (19) 過電流而產生相變化，故可得到高電阻値及低動作電流 値。介電材料最好採用以氧化鍺、氮化鍺、氧化矽、氮化 石夕、氮化鋁、氮化駄、氧化銘、氧化欽、氧化鉻、氧化 組、氧化銷、碳化砍、以及硫化鉢之其中之一'做爲主要成 分（含有60%以上）之材料、或其混合材料。該混合膜區域 應連結於其中任一方之電極，因爲正離子會形成線狀，故 以記憶體動作之安定性而言，最好連結於負電極，然而， 未連結於兩電極之狀態亦可執行動作。採用介電材料及硫 · 屬之混合層時，硫屬之含有量若非6 0莫耳％以下，則無 法獲得高阻抗化效果。本實施例中，係配設著Ta2〇5爲 7 〇 %及記錄層材料爲3 0 %之混合物之厚度爲5 n m之膜。 膜厚爲2 n m至2 5 n m之範圍時，阻抗比可保持於數個 百分點，而可使阻抗提高成2倍以上。膜厚較薄時，硫屬 材料會進入介電質層本身所產生之針孔而不會形成問題， 然而，膜厚爲1 5 n m以上時，必須先施加安定動作電壓之 1 · 5倍以上之高電壓來造成絕緣破壞而形成線狀。此種配 H 設隨時形成線狀區域之層之方法及其效果方面，在使用本 發明之記錄層材料組成之範圍外之例如Ge2Sb2Te5記錄層 時亦相同，然而，若組合電阻値高於G e 2 S b 2 T e 5記錄層之 本發明之記錄層，可進一步獲得高阻抗及低電流化之效 果。重置（非晶化）電流爲80微安培。 此處，第10圖中，與第9圖相同，A-A’線係資料線 D L m上之物’層名稱後面之括弧內係節點名稱。例如， 由第1 0圖中之1 〇4所示之閘極之節點名稱，很容易即可 -23- 200529414 (20) 了解到電晶體QAm、QBm、QCm、QDm之閘極配置。

使用如上所示之縱型電晶體，可以得到形成於字元線 及資料線之各交點之所謂交叉點記憶格。亦即，以最小加 工尺寸F實施字元線及資料線之加工，記憶格之面積爲F 之平方之4倍。因此’可實現積體度較高之大容量相變化 記憶體。 此處所使用之縱型電晶體在斷開狀態時，通道區域之 真性多晶矽3 0 2會完全空乏化，而執行所謂完全空乏型 馨 SOI(Silic〇n On Insulator)電晶體之動作。因此，與基板上 之Μ Ο S電晶體相比’容限電壓之調整較爲困難。如針對 第5圖所示之讀出動作進行之相關說明所示，使待機狀態 之字元線之電位低於選擇狀態之源極線之電位之電壓設 定，因爲可降低該縱型電晶體之容限電壓，故係適當之設 定。 以上，主要係針對具有由1個由硫屬材料所構成之記 憶元件及1個電晶體所構成之記憶格之相變化記憶體進行 β 說明。然而，記憶格之構成並未受限於此。 本實施例之元件可實施1 0 0萬次以上之重寫，且製造 上具有良好之良率。 本實施例之元件之諸特性之硫屬記錄層材料的依存性 如下所示。如第13圖所示，Ζη之良好含有量範圍爲20 原子％以上、5 0原子％以下’若小於前述範圍，則可連續 動作之上限溫度爲1 4 5 °C以下，在要求高溫動作之用途難 以實用化。若大於前述範圍’則抗氧化性會降低’元件製 -24- 200529414 (21) 作步驟中會發生記錄層受損或剝離，而無法進入最終步 驟。且在可重寫次數方面亦有問題。第1 3圖之實驗中， 係以等量之Zn置換Ge25Te75之Ge及Te之方式添加 Ζ η，以5 0 %添加而成爲ζ η T e之組成。其後，以Ζ η置換 其餘之Te。Zri之含有量在該範圍內，且Ge或Sb之含有 量爲2原子％以上、2 5原子％以下之範圍內，處理上不會 有問題，且如第1 4圖所示，可在1 4 5 °C以上執行動作。 第14圖係針對ZnTe使Te之含有量保持50原子％且以 φ

Ge置換Ζη時之結果。此時，Ge爲25原子％以下且Ζη爲 2 5原子％以上時，可獲得目標範圍內之抗氧化性及耐熱 性。S b時亦大致相同。B i時，若含有量未少於 G e及 S b，則非晶狀態之安定性會降低，然而，可得到類似之效 果。含有從Zn以外之其他2 b族、1 b族、3 a至7 a族、及 8族元素當中所選取之至少一元素時，元件之初期特性亦 十分良好。然而，以得到高晶化溫度之觀點而言，以Zn 最佳，其次則是Cd。Ge之含有量若超過25原子％，則相 # 變化所導致之體積變化會超過容許値，在重寫1 0萬次以 下即發生剝離。故以觀點而言，組成範圍應爲2原子％以 上、2 5原子％以下。2 0原子％以上時，可重寫次數會降 低。與Zn或Cd共存時，亦可提高耐熱性。Ge時，濺鍍 時會從標靶掉落微粒子而使良率成爲5 0 %以下。如第14 Η所不，添加Sb及Ge可提商可重寫次數。含有Sb及Ge 之兩元素可以進一步提高可重寫次數。含有兩元素時，含 有量之和若爲40原子％以下，超過10萬次時亦可貫現良 -25- 200529414 (22) 好之重寫動作。當然，20原子％以下亦可實現電阻値十分 安定之多數次重寫動作。此外’ 2原子％以上之添加可在 元件製作處理中獲得5 0 n m以下之小晶粒之良好初期晶 化。5原子％以上、2 0原子％以下可獲得充分之耐熱性， 低溫之非晶狀態之安定性特別良好’且讀出時之亦具有良 好之安定性。晶化時會形成微細之晶粒，而具有特別良好 之重寫再現性。

Zn或Cd、以及Ge或Sb之雙方爲最小限度之量且 馨 T e爲7 5原子％時，耐熱性會不足。Te之含有量爲6 5原 子％以下時，可獲得充分之耐熱性。T e之含有量爲4 G原 子％以下時，則難以實現非晶化，重寫1 〇次以下即無法 產生變化。 上述2b族以外之lb族、3a至7a族、及8族元素當 中，以提高非晶狀態之安定性而言，以C 〇爲佳。可用以 置換部份或全部之C 〇而得到較佳類似效果之其他元素如 Au、 Ag、 Cu、 丁i、 Zr、 Hf、 V、 Nb、 Ta、 Cr、 Mn、 Fe、

Co、Ni、Rh、Pd、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、

Dy當中之至少其中之一元素。添加這些元素可提高晶化 之活化能量、調整電阻，而在讀出時實現安定之晶化且在 易入（设疋）時貫現筒速之晶化。Tb寺在週期表中距離Te 較遠之下方（原子序較大者）之元素，因爲具有較強之離子 結合性且原子半徑較大，故添加時，在儲存之溫度下會十 分安定，設定時若溫度上昇，原子排列很容易變動而進行 局速之晶化。 -26- 200529414 (23) 除了以上所述以外，亦可含有2 5原子％以下之G a、

In、 Tl、 Si、 Sn、 Ρ、 As、 Pb、 S、 Se、 N、 0、 Η、 B、 C。 若爲i 0原子％以下，可以避免重複讀出時狀態產生變化 之不良影響。N或〇時，可防止高溫時之晶形變化。添加 3原子％以上、10原子％以下之Sn、Pb時，具有可提高 3 0 %以上之晶化速度之效果。尤其是，S n具有較大之效 果。Si及Se具有防止製造處理中產生氧化之效果。In 時，若以置換部份Ζιι(置換Zn原子之30至70%)之方式 鲁 實施添加，則提高耐熱性之效果雖然會較差，然而，具有 使晶化速度提筒1.5倍〜3倍之效果。 弟15圖至弟17圖係含有Zn及Te之兀素組合貫例之 實用水準之性能（含壽命）之良好組成範圍、及該範圍內可 獲得特別良好之性能及長壽命之元件之良好組成範圍。第 1 5圖中，寫著元素名稱之頂點係表示含有1 0 0原子％之該 元素之組成，該頂點之對邊係表示頂點之元素爲〇原子％ 之組成。從該邊朝頂點方向有9條平行線，分別以1 〇%刻 ® 度之原子％表示含有量。3角形當中之任意點之組成’在 圖中可能因爲繪圖及印刷等間題而產生若干誤差，然而’ 可用以表示3個頂點之元素之該位置所具有之含有量之3 元素以上之系之材料組成。 頂點爲3個元素時，表示只要3種元素之原子％之和 在圖之範圍內即可。圖中，良好組成範圍係含有：2原子 °/〇以上、2 5原子％以下之從G e、S b、及B i之群組所選取 之至少其中之一元素；4 0原子％以上、6 5原子％以下之 -27 - 200529414 (24) T e ;以及從2 0原子％以上、5 0原子％以下之2 b族、1 b 族、3 a至7 a族、及8族元素當中所選取之至少一元素； 之組成。第1 5圖之頂點之3種元素之較好比例及最好比 例如第1 6圖及第i 7圖所示。該圖之3角形之3軸之單位 並非原子％而係％。第1 5圖之頂點之複數元素當中’亦可 以Cd置換部份或全部之Zn。亦可以從lb族、3a至7a 族、及8族元素當中所選取之至少一元素置換部份或全部 之C 〇。第1 5圖所示之特別良好之組成範圍係含有：從5 # 原子％以上、2 0原子％以下之G e、S b、B i之群組所選取 之至少一元素；45原子7。以上、60原子％以下之 Te ;以 及從2 5原子％以上、4 5原子％以下之2 b族、1 b族、3 a 至7a族、8族元素、及氮當中所選取之至少一元素；之 組成範圍。此外，由第1 7圖可知，N (氮）應爲1 5 %以下， 然而，第15圖中，因爲由Zn、N、Co所構成之群組之元 素含有量最大爲50原子％，故氮之含有量應爲50原子 %Χ0·1 5 = 7.5原子％以下。亦即’只要含有在第15圖之良 鲁 好範圍之組成比乘以第1 6圖及第1 7圖之良好範圍之元素 比所得到之最小3元素系、最大8元素系之可用以置換 Zn及Co之良好元素，進一步由更多元素組成之系亦爲良 好之組成範圍。第1 6圖之良好組成範圍之範圍係B i之比 率小於B i爲7 5 %、G e爲2 5 %、及B i爲5 0 %、S b爲5 0 % 之連線之B i比率較少之範圍，更佳之範圍係B i之比率小 於Bi爲60%、Ge爲40%、及Bi爲3 0%、Sb爲7 0%之連 線之Bi比率較少、Sb之比率爲80%以下、20%以上、^ -28- 200529414 (25) 之比率爲8 〇 %以下、2 〇 %以上之範圍。在該範圍內，若B 1 之比率爲20%以上則最佳。含有βι，則有可提高晶化速 度之效果。第丨7圖之良好組成範圍係Z]1之比率爲5 0%以 上、1⑽°/〇、C 〇之比率爲2 0 %以下、n之比率爲3 0 %以下 之範圍’最好之範圍係Ζ η之比率爲6 5 %以上、c 〇之比率 爲1 〇 %以下、5 %以上、Ν之比率爲2 5 %以下、5 %以上之 範圍。

Te若超過或少於該範圍，非晶狀態之安定性會不 · 足，G e若過多，則抗氧化性會不足。s b若過多，非晶狀 態之安定性會不足。過少時’會出現利用晶化之設定動作 之錯誤’而無法進行設定。Ge及sb之含有量（包括其中 任一方爲〇 %時）之和過少時，融點會過高，重置電流會變 大。上述說明係以Co爲代表元素，然而，c〇等之zn及 C d以外之過渡金屬過多時，電阻會過低，故應爲8原子％ 以下，3原子％以下更佳，過少時，非晶狀態之安定性會 降低，故應含有1原子％以上。N (氮）過多時，重寫所導 · 致之特性變化會超過容許範圍，故應含有6原子％以下， 3原子％以下更佳’過少時’晶粒會過大，往往會造成重 置錯誤，故應含有1原子％以上。 下部之接觸層（插接層）之上部之發熱材，若採用Zn 或C d含有量比上述記錄層材料多出1 〇原子7。之融點爲 1 0 0 0 °C以上之同樣材料取代TiA1N ’該部份之焦耳發熱可 對記錄層下部實施輔助加熱’與W接觸層時相比，可得 到重置電流減少約3 0 %及良好多次重寫特性。 -29- 200529414 (26) 若以與硫屬記錄層鄰接之方式堆疊ΊΊ A IN等之過渡金 屬之氮化物及Cr-Ο等之氧化物等之隔離膜、Zn或Cd含 有量比記錄層材料多出10原子％以上之融點爲1 000°C以 上之同樣材料之膜、W80Ti20等之金屬導電膜、或前述之 積層膜，則具有可增加可重寫次數之優點。或者，亦可以 抑制改變硫屬之相狀態上必要之熱擴散爲目的，在其間插 入例如I Τ Ο (銦及鍚之氧化物之混合物）之導熱率較差之導 電膜。 ❿ 依據上述實施例，如第1 8圖所示，因爲在G e - S b - T e 添加較多Zn可提高電阻値，亦可與高阻抗之電晶體等進 行組合，且可降低重置電流。因爲光透射率較高，亦可實 現利用光照射及印加電壓之多層記憶體。處理上，可抑制 濺鍍標靶表面之凹凸，提高製造良率。記錄層下部之插接 層若採用類似之材料，則對增加可重寫次數及降低重置電 流亦具有效果。 由第1 8圖可知，電阻値並不會隨著zn之添加量而呈 現單純增大。1 0原子％之添加量時，電阻値會小於無添加 時。另一方面，添加量爲2 0原子％以上時，因爲電阻値 會變大，故重置電流會變小。電阻値爲l〇kQ以上係低重 置電流之簡易指標，故Ζ η之添加量應爲2 0原子％以上。 同時，5%原子以下之Zn添加量時，電阻値會成爲1 〇kQ 以上。然而，如第1 2圖所示，融點幾乎沒有上昇，無法 達到高融點化之簡易指標之9 0 0 □。此外，如前面所述， 因爲抗氧化性會劣化，故Ζ η之添加量應低於5 0原子。/。。 -30- (27) (27)200529414 如以上之說明所示，Zn之添加量應爲20原子°/。以上' 50 原子％以下。 <實施例2> 本實施例中，記憶體元件之位址指定並非只利用電性 來實施，亦利用光來實施。基板面之垂直方向之4層積層 之單位面積之元件數亦增多。此時，含有Zn及Cd之2 族元素之記錄層的光學能帶間隙會較廣而較爲有利°例 如，使用Zn25Ge25Te5〇記錄層。 如第1 1圖所示，利用導鏡將波長6 6 0 nm之半導體雷 射9 1之光9 3導引至Μ E M S技術之一之由矽單晶形成之 1 6 // m四方之5 0 0個X 5 0 0個之反射鏡陣列9 7。反射鏡陣 列之各鏡負責面內之20個X20個之4層之記憶體元件 群，1軸可實施± 1 5度旋轉。各鏡之記憶體元件群側會形 成圓筒透鏡，可形成寬度〇.5//m、長度16//m之細長光 點。利用鏡之角度變化對圖上下方向之該鏡所負責之3 2 列元件群當做之1列照射光。如部份擴大圖所示，各元件 分成4層，各層係以ITO透明電極夾著硫屬記錄層之構 造，其層間會形成厚度爲50nm之Si02隔熱層。各層之元 件之一側之透明電極，1個鏡分割成1 6個上下方向較長 之長方形，圖之左右方向之位址指定係利用電極選擇來執 行。垂直方向之層選擇係利用選擇透明電極並施加電壓來 執行。如上所示，雖然爲4層，裝置之構造亦十分簡單， 且可實現低價格化。因此，只要以良好精度實施鏡陣列及 -31 - 200529414 (28) 記憶體陣列之定位，尙可具有從裝置記憶體陣列並進行更 換之優點。各鏡係利用其下部之電晶體陣列以靜電力或電 磁力進行驅動。 雷射光照射可在記憶體元件內產生光載體，利用電場 進行加速而使載體增倍，只有承受到光及電壓之雙方之元 件，才可利用記錄及電阻値執行讀出。讀出係以記錄之約 1/2之電壓、1/5之光強度執行。 本實施例時，各層之記憶體元件之光透射率必須爲 3 0 %以上，實際設計則爲5 0 %以上。 本實施例時，良好記錄層組成之範圍亦與實施例1相 同。本實施例時，記錄層具有高透射率很重要，以此觀點 而言，Ζ η 5 0 T e 5 0之組成較佳，然而，因爲有實施例1所 述之處理及相變化上之條件，故良好組成範圍及更佳組成 範圍與實施例1相同。 雷射光源若使用例如陣列雷射時，同時對複數鏡傳送 雷射光，資料傳送速度可實現將近4倍之高速化。 反射鏡陣列在要求大容量之用途時，數量可增加至 1500X1500 程度。 依據上述實施例，以簡單裝置構成即可獲得大記憶容 【圖式簡單說明】 第1圖係本發明之採用由對應記憶資訊改變阻抗之1 個記憶元件及1個選擇電晶體所構成之記憶格之記憶體陣 -32- 200529414 (29) 列之構成例圖。 第2圖係採用由對記憶資訊改變阻抗之1個記憶元件 及1個選擇電晶體所構成之記憶格之記憶體陣列構成之傳 統例圖。 第3圖係記憶元件之相變化必要之脈波寬度及溫度之 關係圖。 第4圖係記憶元件之電流-電壓特性圖。 第5圖係本發明之記憶體陣列之讀出動作時序圖。 0 第6圖係本發明之記億體陣列之寫入動作時序圖。 第7圖係本發明之記億體陣列之配置圖。 第8圖係第7圖之配置圖所示之記憶體陣列構造之模 式剖面圖。 第9圖係本發明之記憶體陣列之其他配置圖。 第10圖係沿著第9圖之配置圖所示之A-A’線之部份 之構造剖面圖。 第11圖係與鏡陣列組合使用之多層記憶體元件陣列 鲁 之構造圖。 第1 2圖係在G e 2 5 T e 75添加Ζ η時之固相部份之融點 之變化圖。 第1 3圖係在G e 2 5 T e 7 5添加Ζ η時之記憶兀件之動作 上限溫度之變化圖。 第14圖係對ZnTe之Sb添加量、記憶元件之動作上 限溫度、及可重寫次數之關係圖。 第15圖係GeBiSb-Te-ZnCoN系材料之良好組成範 -33- (30) (30)200529414 圍、及更佳組成範圍之圖。 第16圖係Ge、Bi、及Sb之良好含有量比之範圍、 及更佳含有量比之範圍之圖。 第17圖係Zn、Co、及N之良好含有量比之範圍、及 更佳含有量比之範圍之圖。 第18圖係Zn-Ge-Sb-Te膜時之Zn含有量及阻抗之關 係圖。 【主要元件符號說明】 RM…記憶元件 QM…選擇電晶體 M C p r (p =〇、1、…、η、r = 0、1、…、m)…記憶格 QAr(r = 0 、 1 、…、m) 、 Q B r (r = 0 、 1 、…、m)、 Q C r ( r = 0、1、…、m )、Q D r (r = 0、1、···、m)…N M 0 S 電晶 體 D L r (r = 0、1、…、m )…資料線 S L r (r = 0、1、…、m )…源極線 Y S r (r = 0、1.....m )…行選擇線 WLp(p = 0、1.....n)·.·字元線 I/O…共用資料線 PC…預充電賦能信號 nc···讀出電路 WC…寫入電路 XDEC···歹ij編碼器 200529414 (31) YDEC···行編碼器 V D D…電源電壓 VS S…接地電壓 VDL…預充電電壓 V S L…源極電壓 VDH··.昇壓電位 IWC…寫入電流 Ta···硫屬合金之融點 Tx…晶化溫度 tl…冷卻時間 t2···晶化所需要之時間 FL…活性區域圖案 FM…第一金屬層圖案 SM…第二金屬層圖案 TM…第三金屬層圖案 F G…形成於矽基板上之電晶體之第一閘極圖案 S G…縱型電晶體之第一閘極圖案 FCT···第一金屬層接觸圖案 SCT…第二金屬層接觸圖案 TCT···第三金屬層接觸圖案 WBF…記憶元件之下部電極層 100…P型半導體基板 101…元件分離用絕緣物 102…活性區域圖案FL之N型擴散層區域 -35- 200529414 (32) 1 03…形成於基板上之電晶體之閘極氧化膜 1 〇 4…形成於基板上之電晶體之閘極 1 〇 5…以絕緣膜在形成於基板上之電晶體上形成之側 臟 200···第一金屬層 20 1…第二金屬層 2 02…第三金屬層 2 0 3···層間絕緣膜 2〇4…用以連結N型擴散層區域102及第一金屬層之 接觸層 205···用以連結第一金屬層及第二金屬層之接觸層 206…用以連結第二金屬層及第三金屬層之接觸層 2 〇 7…用以連結第一金屬層及形成於基板上之電晶體 之閘極104之接觸層 2 0 8…記憶元件RM之下部之阻抗發熱層 3 0 1…當做縱型電晶體P Μ之源極使用之N型多晶砍 3 0 2…當做縱型電晶體Ρ Μ之通道使用之未添加雜質 之真性多晶矽 3 0 3…當做縱型電晶體Ρ Μ之汲極使用之Ν型多晶石夕 3 0 4…上部電極 3 0 5…當做記億元件RM使用之硫屬材料 3 0 7…縱型電晶體之閘極，亦即，字元線w L。 -36-

Claims (1)

1. 200529414 (1) 十、申請專利範圍 1 一種記憶裝置，其特徵爲由： 記憶層，含有從由2原子％以上、25原子％以下之 Ge、Sb、及Bi所構成之群組所選取之至少其中之一元‘ 素、40原子％以上、65原子％以下之Te、以及從由20原 子％以上、5 0原子％以下之2 b族、1 b族、3 a至7 a族、 及8族元素當中所選取之至少一元素’利用晶相及非晶相 間之可逆相變化來記憶資訊；及 記憶體元件，具有形成於前述記憶層之兩面之電極； 所構成。 2. 如申請專利範圍第1項之記憶裝置，其中 從前述群組所選取之其中任一元素係2 b族之Zn或 Cd。 3. 如申請專利範圍第1項之記億裝置，其中 以氮置換由前述2b族、1b族、3a至7&族、及8族 元素所構成之群組元素之一部或全部。 4. 如申請專利範圍第1項之記憶裝置，其中 前述記億層含有：由5原子％以上、2 0原子％以下之 G e、S b、及B丨所構成之群組所選取之其中至少一元素； 45原子％以上、60原子％以下之Te ;以及由25原子％以 下之2b族、lb族、3a至方矢、8方矢兀素、及氣虽中所 選取之至少一元素。 5. 如申請專利範圍第1項之記憶裝置，其中 前述記憶裝置可使用於1 4 5 °C以上之環境下。 - 37- 200529414 (2) 6.如申請專利範圍第1項之記憶裝置，其中 具有與前述記憶層鄰接且Zn或Cd之含有量比前述 記憶層之含有Zn或Cd之層多出1〇原子％以上之區域。 7 如申請專利範圍％ 1項之S己彳思裝置’其中 前述記億體元件可透射3 0%以上之記錄光或再生光。 8. 一種記憶裝置，其特徵爲具有： 複數記憶格； 複數字元線，用以選擇前述複數記億格；以及 複數資料線，以與前述複數字元線垂直之方式配置， 從前述複數記憶格讀出信號；且 前述複數記憶格分別具有： 記憶層，含有G e或S b、4 0原子％以上之T e、以及 由2Q原子％以上、50原子％以下之2b族、lb族、3a至 7 a族、及8族元素當中所選取之至少一兀素’利用晶相 及非晶相間之可逆相變化來記錄資訊；及 電極，以對前述記憶層印加電壓爲目的，而以夾著前 述記憶層之方式形成。 9 ·如申請專利範圍第8記載之記億裝置，其中 前述記憶層及前述電極之一面之間配設著絕緣膜。 -38-