KR20220110395A - 가변 저항 메모리 소자 - Google Patents

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김도윤
김진홍
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Abstract

가변 저항 메모리 소자는 절연 물질로 이루어진 지지층; 상기 지지층 상에 배치되고 가변 저항 물질을 포함하는 가변 저항층; 상기 지지층과 상기 가변 저항층 사이에 배치되어 상기 가변저항층을 보호하는 캡핑층; 상기 가변저항층 상에 배치된 채널층; 상기 채널층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 상기 채널층과 나란한 제1방향을 따라 교대로 반복 배치된 복수의 게이트 전극 및 복수의 절연체;를 포함한다. 캡핑층은 가변저항층에 형성되는 산소 공공을 유지시킬 수 있어 가변 저항 성능이 개선될 수 있다.

Description

가변 저항 메모리 소자{VARIABLE RESISTANCE MEMORY DEVICE}
개시된 실시예들은 가변 저항 물질을 활용하는 비휘발성 메모리 소자에 대한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
최근에는 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구는 추세에 맞추어 MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
이러한 차세대 반도체 메모리 장치들에는 인가되는 전류 또는 전압에 따라 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 달라진 저항값을 그대로 유지하는 특성을 갖는 저항 변화 소자들이 채용된다. 고집적, 저전력을 구현하기 위해서는 저항 변화 소자의 저항 변화 특성이 낮은 인가 전압에서 일어나고, 저항 변화 범위가 넓은 것이 바람직하다.
가변 저항 성능이 개선된 가변 저항 메모리 소자가 제공된다.
일 유형에 따르면, 절연 물질로 이루어진 지지층; 상기 지지층 상에 배치되고 가변 저항 물질을 포함하는 가변 저항층; 상기 지지층과 상기 가변 저항층 사이에 배치되어 상기 가변저항층을 보호하는 캡핑층; 상기 가변저항층 상에 배치된 채널층; 상기 채널층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 상기 채널층과 나란한 제1방향을 따라 교대로 반복 배치된 복수의 게이트 전극 및 복수의 절연체;를 포함하는, 가변 저항 메모리 소자가 제공된다.
상기 캡핑층은 상기 가변 저항층에 형성되는 산소 공공의 양을 유지시키는 물질로 이루어질 수 있다.
상기 캡핑층은 상기 가변 저항 물질의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어질 수 있다.
상기 가변 저항층은 복수층 구조를 가지며, 상기 캡핑층은 상기 복수층 중 상기 캡핑층에 접하는 층의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어질 수 있다.
상기 가변 저항층의 두께는 100nm 이하일 수 있다.
상기 캡핑층의 두께는 100nm 이하일 수 있다.
상기 캡핑층의 두께는 2nm 이상일 수 있다.
상기 가변 저항 물질은 Ta2O5이고, 상기 캡핑층은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
상기 가변 저항 물질은 TiO2이고, 상기 캡핑층은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
상기 가변 저항 물질은 HfO2이고, 상기 캡핑층은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
상기 가변 저항 물질은 ZrO2이고, 상기 캡핑층은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
상기 채널층은 다결정 실리콘(poly-Si) 물질을 포함할 수 있다.
상기 가변 저항층은 상기 채널층과 접하는 실리콘 산화물층; 상기 실리콘 산화물층 상의 상기 가변 저항 물질;을 포함할 수 있다.
상기 지지층과 상기 캡핑층은 같은 물질로 이루어질 수 있다.
상기 지지층은 상기 제1방향으로 연장된 실린더 형상이고, 상기 가변 저항층, 상기 채널층, 상기 게이트 절연층은 상기 지지층을 상기 가변 저항층, 상기 채널층, 상기 게이트 절연층의 순서로 실린더 쉘 형상으로 둘러싸고, 상기 복수의 게이트 전극 및 상기 복수의 절연체는 상기 게이트 절연층을 교대로 둘러싸는 형상일 수 있다.
상기 캡핑층은 상기 가변 저항 물질의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어질 수 있다.
상기 가변저항층은 복수층 구조를 가질 수 있고, 상기 캡핑층은 상기 복수층 중 상기 캡핑층에 접하는 층의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어질 수 있다.
상기 지지층과 상기 캡핑층은 같은 물질로 이루어질 수 있다.
상기 가변 저항 메모리 소자는 상기 채널층과 상기 가변저항층의 상기 제1방향의 양 단부에 각각 접하는 드레인 영역 및 소스 영역을 포함하고, 상기 드레인 영역과 연결되는 비트 라인, 상기 소스 영역과 연결되는 소스 라인, 상기 복수의 게이트 전극에 각각 연결되는 복수의 워드 라인을 포함할 수 있다.
일 유형에 따르면, 상술한 어느 하나의 가변 저항 메모리 소자를 포함하는 전자 장치가 제공된다.
상술한 가변 저항 메모리 소자는 낮은 인가 전압 하에서 저항 변화가 일어날 수 있다.
상술한 가변 저항 메모리 소자는 넓은 가변 저항 범위를 나타낼 수 있다.
상술한 가변 저항 메모리 소자는 저전력, 고집적도를 구현하기 용이하다.
도 1은 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 가변 저항 메모리 소자에 대한 등가회로를 보인다.
도 3은 도 1의 가변 저항 메모리 소자의 동작을 예시적으로 설명하는 개념도이다.
도 4는 가변 저항층이 나타내는 I-V curve를 보인 개념적인 그래프이다.
도 5는 가변 저항층과 캡핑층의 물질을 달리한 두 샘플에 대한 XPS 분석 결과를 보인 그래프이다.
도 6은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 8은 도 7의 가변 저항 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다.
도 9는 도 7의 가변 저항 메모리 소자에 대한 등가회로도이다.
도 10은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11는 도 10의 메모리 시스템에 구비된 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 12는 도 10의 메모리 시스템에 구비된 메모리 셀 어레이를 보이는 블록도이다.
도 13은 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 2는 도 1의 가변 저항 메모리 소자에 대한 등가회로를 보인다. 도 3은 도 1의 가변 저항 메모리 소자의 동작을 예시적으로 설명하는 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자(200)는 절연 물질로 이루어진 지지층(210), 지지층(210) 상에 배치되고 가변 저항 물질을 포함하는 가변 저항층(230), 지지층(210)과 가변 저항층(230) 사이에 배치되어 가변 저항층(230)을 보호하는 캡핑층(220), 채널층(240) 상에 배치된 게이트 절연층(250), 게이트 절연층(250) 상에 형성된 복수의 게이트 전극(260)을 포함한다. 복수의 게이트 전극(260) 사이의 공간에는 인접하는 게이트 전극(260) 사이를 분리하는 절연체(270)가 구비될 수 있다. 다만, 이는 예시적이고 절연체(270)는 생략될 수도 있다.
가변 저항층(230)은 인가 전압에 따라 다른 저항 특성을 나타내는 층이다. 가변 저항층(230)에 형성되는 전기장에 따라 가변 저항층(230)에 포함된 가변 저항 물질 내에서 일어나는 산소의 거동에 의한 전도성 필라멘트(conductive filament)가 형성될 수 있고, 이에 의해 가변 저항층(230)의 저항이 변화한다. 전도성 필라멘트의 형성 여하에 따라, 가변저항층(230)은 저저항 상태 또는 고저항 상태를 나타낼 수 있고, 이에 따라 '1' 또는 '0'의 정보를 기록할 수 있다. 가변 저항층(230)에 포함되는 가변 저항 물질로 산소 공공(oxygen vacancy)을 포함하는 금속 산화물이 사용될 수 있다. 금속산화물로 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, 또는 MnO2 와 같은 물질이 사용될 수 있다. 산소 공공이 모여서 전도성 필라멘트를 형성하게 되고 전도성 필라멘트가 형성되면 가변 저항층(230)의 저항이 낮아진다. 가변저항층(230)이 고저항 상태에서 저저항 상태로 변하게 하는 인가 전압을 셋 전압(Vset), 저저항 상태에서 고저항 상태로 변하게 하는 인가 전압을 리셋 전압(Vreset)이라고 한다. 실시예에 따른 가변 저항 메모리 소자(200)는 낮은 셋 전압을 구현하고, 또한, 고저항 상태 및 저저항 상태의 저항 차이를 크게 하기 위해, 가변 저항층(230)에 형성되는 산소 공공(oxygen vacancy)를 잘 유지시키는 물질로 이루어진 캡핑층(220)을 가변 저항층(230)과 지지층(210) 사이에 구비하고 있다.
캡핑층(220)은 금속 산화물을 포함할 수 있고, 예를 들어, HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 한 물질을 포함할 수 있다. 캡핑층(220)은 가변 저항층(230)의 산소 공공을 유지 내지 증가시킬 수 있도록, 다시 말하면, 가변 저항층(230)의 산소 공공의 감소를 방지할 수 있는 물질로 이루어진다. 이를 위해, 캡핑층(220)은 가변 저항층(230)에 포함된 가변 저항 물질보다 산소 결합 안정성이 큰 물질로 이루어진다. 산소 결합 안정성은 산화물 형성 에너지(oxide formation energy)로 표현될 수 있다 산화물 형성 에너지는 음의 값으로 나타나는데, 절대값이 클수록, 즉, 낮은 산화물 형성 에너지를 가질수록 산소와의 결합 상태가 안정하다. 캡핑층(220)에 포함된 물질의 산소와의 결합 상태가 안정할수록 캡핑층(220)의 산소가 가변 저항층(230)으로 이동하기 어려워지며, 즉, 가변 저항층(230)의 산소 공공을 감소시키지 않게 된다. 캡핑층(220)은 가변 저항층(230)의 가변 저항 물질의 산화물 형성 에너지보다 낮은, 즉, 큰 절대값의 산화물 형성 에너지(oxide formation energy)을 갖는 물질을 포함한다.
캡핑층(220)의 산화물 형성 에너지와 가변 저항층(230)의 산화물 형성 에너지의 절대값 차이가 클수록 가변 저항 성능에 유리할 수 있다. 캡핑층(220)의 산화물 형성 에너지와 가변 저항층(230)의 산화물 형성 에너지의 절대값 차이는 가변 저항층(230)의 산화물 형성 에너지의 절대값에 대한 비율이 약 5% 이상이 되도록 설정될 수 있다. 또는 10%이상으로 설정될 수 있다.
가변 저항층(230)에 포함된 가변 저항 물질이 Ta2O5인 경우, 캡핑층(220)은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
가변 저항층(230)에 포함된 가변 저항 물질이 TiO2인 경우, 캡핑층(220)은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다. 하는, 가변 저항 메모리 소자.
가변 저항층(230)에 포함된 가변 저항 물질이 HfO2인 경우, 캡핑층(220)은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
가변 저항층(230)에 포함된 가변 저항 물질이 ZrO2인 경우, 캡핑층(220)은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함할 수 있다.
가변 저항층(230)은 복수층의 구성을 가질 수도 있고, 예를 들어, 도시된 바와 같이 서로 다른 물질로 된 제1층(21), 제2층(22)의 두 층을 포함할 수 있다. 이 경우, 캡핑층(220)의 물질은 캡핑층(220)과 접하는 제1층(21)의 가변 저항 물질과의 관계에서, 산화물 형성 에너지의 절대값이 더 크도록 설정될 수 있다. 가변 저항층(230)은 한 층으로 이루어질 수도 있고 또는 세 층 이상으로 이루어질 수도 있다.
가변 저항층(230), 캡핑층(220)의 두께는 각각 100nm 이하일 수 있고, 또는 10nm 이하일 수 있다. 캡핑층(220)의 두께는 2nm 이상, 또는 5nm 이상일 수 있다.
채널층(240)은 반도체 물질로 이루어질 수 있다. 채널층(240)은 예를 들어, 다결정 실리콘(poly-Si)으로 이루어질 수 있다. 채널층(240)과 접하는 제2층(22)은 실리콘 산화물을 포함할 수 있다. 제2층(22)은 poly-Si에 의한 native oxide 층일 수 있다.
채널층(240)의 양단에 소스 전극(S), 드레인 전극(D)이 연결될 수 있다.
게이트 절연층(250)은 다양한 종류의 절연물질로 이루어질 수 있다. 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물이 게이트 절연층(250)에 사용될 수 있다.
복수의 게이트 전극(260) 각각에는 채널층(240)을 온/오프하는 전압이 선택적으로 인가될 수 있다.
도시된 가변 저항 메모리 소자(200)는 복수의 메모리 셀(MC)이 어레이된 구조로서, 각각의 메모리 셀(MC)은 도 2의 등가 회로에 표시한 바와 같이, 트랜지스터와 가변 저항이 병렬 연결된 형태가 된다. 각 가변 저항은 게이트 전극에 인가되는 전압 및 소스 전극(S), 드레인 전극(D) 간의 전압에 의해 설정되며 1 또는 0의 정보에 대응하는 값이 된다.
가변 저항 메모리 소자(200)의 동작을 도 3을 참조하여 살펴보면 다음과 같다.
기록할 메모리 셀이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다.
도 3은 가운데의 메모리 셀(MC2)이 오프(OFF)되고 양 옆의 두 메모리 셀(MC1)(MC3)이 온(ON)되도록 각 셀의 게이트 전극(260)에 게이트 전압이 인가된 경우이다. 소스 전극(S), 드레인 전극(D) 사이에 전압이 인가되면, 도시된 화살표(A)와 같은 전도 경로가 형성된다. 인가 전압을 Vset 또는 Vreset 값으로 하여 선택된 메모리 셀(MC2)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC2)는 채널 오프, 선택되지 않은 메모리 셀(MC1)(MC2)은 채널 온 상태가 되도록 각 게이트 전극(260)에 인가되는 게이트 전압이 조절된 후, 소스 전극(S), 드레인 전극(D) 사이의 인가 전압(Vread)에 의해 해당 셀(MC2)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
도 4는 가변 저항 메모리 소자가 나타내는 I-V curve를 보인 개념적인 그래프이고, 도 5는 가변저항층과 캡핑층의 물질을 달리한 두 종류의 샘플에 대한 XPS 분석 결과를 보인 그래프이다.
단계 ①은 전압을 0V에서 6V로 증가시키며 가변 저항 물질의 저항 상태를 HRS(High resistive state)에서 LRS (Low resistive state)로 바꾸는 과정이다. 단계 ②는 전압을 0V까지 낮추는 단계이고, 단계 ③에서 전압을 0V에서 -6V로 변화시키면 가변 저항 물질의 저항 상태가 LRS에서 HRS로 바뀌게 된다. 다음, -6V 에서 0V로 전압을 변화시키는 단계 ④ 과정으로 한 번의 사이클(cycle)이 끝나게 된다.
저항 변화 현상을 확인하기 위해 4V에서 가변 저항 물질의 저항을 읽게 된다. 이 때, HRS 상태인 첫 번째 단계(①)에서 4V일때의 저항 값과 LRS 상태인 두 번째 단계(②)에서 4V일때의 저항 값의 비를 측정하여, 가변 저항층의 성능을 판단할 수 있다.
캡핑층과 가변저항층을 구비한 가변 저항 소자 샘플들에 대해 도 4와 같은 I-V curve를 측정한 결과는 다음과 같다.
가변저항층
(oxide formation energy)		 캡핑층
(oxide formation energy)		 Switching yield
HfO2
(-1000kJ/mol)		 Al2O3
(-1060kJ/mol)		 11.1%
SiO2
(-845kJ/mol)		 2.8%
가변저항층, 캡핑층에 각각 HfO2, Al2O3를 적용한 샘플들, 가변저항층, 캡핑층에 각각 HfO2, SiO2를 적용한 샘플들에 대한 I-V curve를 측정한 결과, 스위칭 수율은 11.1%, 2.8%로 나타나고 있다. 여기서, 스위칭 수율은 도 4와 같은 I-V curve 에서 HRS 상태인 단계 ①의 4V일때의 저항 값과 LRS 상태인 단계 ②의 4V일때의 저항 값의 비가 1000이상이 되는 샘플 개수의 비율을 의미한다.
캡핑층에 산화물 형성 에너지가 HfO2보다 낮은 물질인 Al2O3를 사용한 경우의 스위칭 수율이 산화물 형성 에너지가 HfO2보다 높은 물질인 SiO2를 사용한 경우보다 높게 나타나고 있다.
도 5의 XPS 그래프는 Hf 4f peak를 보이고 있으며, 이를 살펴보면, 피크 위치에서의 binding energy는 캡핑층에 SiO2를 사용한 경우 E1이고, 캡핑층에 Al2O3를 사용한 경우 E2로 좀 더 낮게 나타나고 있다. 높은 결합 에너지는 낮은 결합 에너지에 비해 산소 공공이 적음을 의미한다. 다시 말하면, 결합 에너지가 낮은 쪽이 산소 공공이 더 많음을 의미하며 따라서 가변 저항 성능에 유리할 것으로 분석될 수 있다. 결합 에너지가 낮게 나타난 샘플, 즉, 캡핑층에 Al2O3를 사용한 샘플에서 스위칭 수율이 높은 것은 캡핑층에 사용된 물질의 낮은(절대값이 큰) 산화물 형성 에너지에서 비롯되는 것으로 분석할 수 있다.
도 6은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
가변 저항 메모리 소자(201)는 지지층(210)의 물질을 가변 저항층(230)의 가변 저항 물질의 산화물 형성 에너지보다 낮은 산화물 형성 에너지를 갖는 물질로 사용한 점에서, 도 1의 가변 저항 메모리 소자(200)와 차이가 있다. 즉, 지지층(225)은 도 1의 가변 저항 메모리 소자(200)에서 지지층(210)과 캡핑층(220)의 기능을 겸하는 것으로 볼 수 있으며, 캡핑층(220)의 물질로 예시한 물질들이 지지층(225)에 사용될 수 있다.
도 7은 또 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 8은 도 7의 가변 저항 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다. 도 9는 도 7의 가변 저항 메모리 소자에 대한 등가회로도이다.
본 실시예의 가변 저항 메모리 소자(500)는 가변저항물질을 구비하는 복수의 메모리 셀(MC)이 수직방향으로 어레이된 수직형 NAND(vertical NAND, VNAND) 메모리이다.
도 7 내지 도 9를 함께 참조하여, 가변 저항 메모리 소자(500)의 상세한 세부 구성을 살펴보면 다음과 같다.
먼저, 도 7을 참조하면, 기판(502) 상에 복수의 셀 스트링(CS)이 형성된다.
기판(502)은 제1형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(502)은 p형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(502)은 p형 우물(well)(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(502)은 p형 실리콘인 것으로 가정한다. 그러나 기판(502)은 p형 실리콘으로 한정되지 않는다.
기판(502) 상에 소스 영역인 도핑 영역(505)이 제공된다. 도핑 영역(505)은 기판(502)과 상이한 n형 일 수 있다. 이하에서, 도핑 영역(505)은 n 형으로 가정한다. 그러나 도핑 영역(505)은 n형으로 한정되지 않는다. 이러한 도핑 영역(505)은 공통 소스 라인(CSL)에 연결될 수 있다.
셀 스트링(CS)은 도 9의 회로도에 표시한 것처럼 k*n개가 구비되어 매트릭스 형태로 배열될 수 있고, 각 행, 열 위치에 따라 CSij(1≤i≤k, 1≤j≤n)로 명명될 수 있다. 각 셀 스트링(CSij)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인(WL), 그리고 공통 소스 라인(CSL)에 연결된다.
각 셀 스트링(CSij)은 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CSij)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링(CS)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(502) 또는 스트링 선택 트랜지스터들(SST))으로부터 동일한 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도시된 회로 구조는 예시적인 것이다. 예를 들어, 셀 스트링들(CS)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS)의 행들의 수가 변경됨에 따라, 셀 스트링(CS)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다. 셀 스트링(CS)들의 행들의 수가 변경됨에 따라, 셀 스트링들(CS)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링(CS)들의 열들의 수도 증가 또는 감소될 수 있다. 셀 스트링(CS)의 열들의 수가 변경됨에 따라, 셀 스트링들(CS)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다.
셀 스트링(CS)의 높이도 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 셀 스트링(CS)들의 행의 단위로 수행될 수 있다. 공통 소스 라인(CSL)에 의해 셀 스트링(CS)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인(SSL)들에 의해 셀 스트링(CS)들이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인(CSL)들은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSL)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
셀 스트링(CS)은 도 8에 도시된 바와 같이, 원통형의 필라(PL) 및 이를 링 형상으로 둘러싸는 복수 개의 게이트 전극(560) 및 복수 개의 절연체(570)를 포함한다. 절연체(570)는 복수 개의 게이트 전극(560) 사이를 분리하기 위한 것으로, 게이트 전극(560) 및 복수 개의 절연체(570)는 수직 방향(Z 방향)을 따라 서로 교차하며 적층될 수 있다.
게이트 전극(560)은 금속 물질 또는 고농도로 도핑된 실리콘 물질로 이루어질 수 있다. 각 게이트 전극(560)은 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
절연체(570)는 실리콘 산화물, 실리콘 질화물 등 다양한 절연 물질로 이루어질 수 있다.
필라(PL)는 복수 개의 층으로 구성될 수 있다. 원통형의 필라(PL)는 수직 방향을 따라 연장된 실린더 형상의 지지층(510) 및 지지층(510)을 실린더 쉘 형상으로 순차적으로 둘러싸는 형상의 캡핑층(520), 가변 저항층(530), 채널층(540), 게이트 절연층(550)을 포함한다.
필라(PL)의 최외각층은 게이트 절연층(550)일 수 있다. 예를 들어, 게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연 물질로 이루어질 수 있다. 게이트 절연층(550)은 필라(PL)에 콘포말(conformal)하게 증착될 수 있다.
게이트 절연층(550)의 내부 면을 따라 채널층(540)이 콘포말하게 증착될 수 있다. 채널층(540)은 제 1 타입으로 도핑된 반도체 물질을 포함할 수 있다. 채널층(540)은 기판(502)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(502)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 채널층(540) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 채널층(540)은 Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다.
채널층(540)의 내부면을 따라 가변저항층(530)이 배치될 수 있다. 가변저항층(530)은 채널층(540)과 접하게 배치될 수 있고, 채널층(540)에 콘포말하게 증착될 수 있다.
가변저항층(530)은 인가된 전압에 따라 고저항 상태 또는 저저항 상태로 변하는 층으로, 가변저항층(530)의 물질 및 특징은 전술한 가변저항층(230)과 실질적으로 동일하다. 가변 저항층(530)은 제1층(51), 제2층(52)을 포함하는 복수층으로 구성될 수도 있다.
가변저항층(530)의 내부면을 따라 캡핑층(220)이 형성된다. 캡핑층(220)은 가변 저항층(230)에 콘포말하게 증착될 수 있다. 캡핑층(520)은 전술한 실시예에서 설명한 것처럼, 가변 저항층(530) 내에 형성된 산소 공공이 잘 유지되게 하는 물질로 이루어진다. 캡핑층(520)은 가변 저항층(530)의 가변 저항 물질의 산화물 형성 에너지보다 낮은 산화물 형성 에너지를 가지는 물질을 포함할 수 있다. 가변 저항층(530)이 제1층(51), 제2층(52)의 복수층을 포함하는 경우 캡핑층(220)의 물질은 캡핑층(220)과 접하는 제1층(51)의 산화물 형성 에너지보다 낮도록 설정될 수 있다.
이러한 캡핑층(530)이 구비됨에 따라 가변 저항 메모리 소자(500)는 고저항 상태와 저저항 상태의 저항값의 차이를 크게 할 수 있고, 낮은 셋 전압, 리셋 전압 특성을 가질 수 있다.
가변 저항층(530)의 내부 면을 따라 절연 물질이 증착되어 지지층(510)이 형성될 수 있다. 지지층(510)은 필라(PL)의 가장 안쪽의 공간을 채우는 실린더 형상으로 형성될 수 있다.
한편, 변형된 실시예에서, 지지층(520)과 캡핑층(530)은 같은 물질로 형성될 수 있다. 다시 말하면, 가변 저항층(530)의 산화물 형성 에너지보다 낮은(높은 절대값)의 산화물 형성 에너지를 갖는 물질로 가변 저항층(530) 내부면을 따라 필라(PL) 안쪽의 공간을 모두 채울 수도 있다.
채널층(540) 및 가변 저항층(530)은 도핑 영역(505), 즉 공통 소스 영역과 접할 수 있다.
셀 스트링(CS)의 필라(PL) 상에 드레인 영역(580)이 제공될 수 있다. 드레인 영역(580)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인 영역(580)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인 영역(580) 상에, 비트 라인(590)이 제공될 수 있다. 드레인 영역(580) 및 비트 라인(590)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다.
각각의 게이트 전극(560) 및 이와 수평 방향(X 방향)으로 마주하는 위치의 게이트 절연층(550), 채널층(540) 및 가변저항층(530) 영역은 메모리 셀(MC)을 구성한다. 즉, 메모리 셀(MC)은 게이트 전극(560), 게이트 절연층(550) 및 채널층(540)을 포함하는 트랜지스터와 가변저항층(530)에 의한 가변저항이 병렬 연결된 회로 구조를 갖는다.
이러한 병렬 연결 구조는 수직 방향(Z 방향)으로 연속적으로 배열되어 셀 스트링(CS)을 구성한다. 그리고, 셀 스트링(CS)의 양단은 도 9의 회로도에 나타난 바와 같이, 공통 소스 라인(CSL)과 비트 라인(BL)이 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL)에 전압을 인가됨으로써 복수 개의 메모리 셀(MC)에 프로그램, 독출, 소거 과정이 이루어질 수 있다.
예를 들어, 기록할 메모리 셀(MC)이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다. 이에 따라 공통 소스 라인(CSL)과 비트 라인(BL)에 인가된 전압에 의한 전류 경로는 선택된 메모리 셀(MC)의 가변저항층(530) 영역을 지나게 되며, 이 때 인가 전압을 Vset 또는 Vreset 값으로 하여 저저항 상태 또는 고저항 상태를 만들 수 있고, 선택된 메모리 셀(MC)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC)은 채널 오프, 선택되지 않은 메모리 셀들은 채널 온 상태가 되도록 각 게이트 전극(560)에 인가되는 게이트 전압이 조절된 후, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 인가 전압(Vread)에 의해 해당 셀(MC)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
이러한 VNAND 구조에서, 셀 스트링(CS)의 높이에 따른 패키징(packaging) 한계에 의해, 셀 스트링(CS)에 포함되는 게이트 전극(560)의 수를 증가시키는 것은 한계가 있는 것으로 알려져 있다. 더욱이, 전하 트랩 기반의 메모리 소자의 경우 간섭(interference)에 의해 인접하는 게이트 전극(560) 간의 거리를 줄이는데 한계가 있다. 예를 들어, 수직 방향(Z방향)으로 인접하는 게이트 전극(560)과 절연체(570)의 수직 방향 길이의 합을 약 38nm 이하로 줄이기는 어려운 것으로 알려져 있어 메모리 용량에 한계가 있다.
실시예에 따른 가변 저항 메모리 소자(500)는 가변 저항층(530)에 형성된 산소 공공이 잘 유지되게 하는 캡핑층(520)이 구비된 형태로 메모리 셀(MC)을 구성하고 이를 어레이하여 메모리 소자를 구현함으로써, 기존 구조, 예를 들어, 상변화물질 기반, 또는 전하 트랩 기반의 메모리 소자에 비해 가변저항층(530)을 얇게 형성할 수 있고, 낮은 동작 전압을 가질 수 있다. 또한, 이에 따라 인접하는 게이트 전극(560)과 절연체(570)의 수직 방향(Z방향)으로 길이의 합을 줄이기에 유리하다. 이와 같이, 가변 저항 메모리 소자(500)는 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 증가시킬 수 있고, 저전력을 구현할 수 있다.
본 개시에 따른 가변 저항 메모리 소자(200)(201)(500)는 다양한 전자 장치의 메모리 시스템으로 채용될 수 있다. 가변 저항 메모리 소자(500)는 칩 형태의 메모리 블록으로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있고, 또는 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
도 10은 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 10을 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 콘트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행하며, 일 예로서 메모리 콘트롤러(10)는 메모리 장치(20)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(20)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 수행할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(10)와 메모리 장치(20) 사이에서 송수신될 수 있다.
메모리 장치(20)는 메모리 셀 어레이(21) 및 전압 발생부(22)를 포함할 수 있다. 메모리 셀 어레이(21)는 복수의 워드 라인과 복수의 비트 라인이 교차하는 영역들에 배치되는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(21)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들로 다양한 형태로 구현된 플래시 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(21)는 도 1, 도 6, 도 7의 실시예에 기초한 가변 저항 메모리 소자를 포함할 수 있고, 예를 들어, 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
메모리 콘트롤러(10)는 기록/독출 제어부(11), 전압 제어부(12) 및 데이터 판별부(13)를 포함할 수 있다.
기록/독출 제어부(11)는 메모리 셀 어레이(21)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(12)는 비휘발성 메모리 장치(20) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 예를 들어, 전압 제어부(12)는 메모리 셀 어레이(21)로부터 데이터를 독출하거나, 메모리 셀 어레이(21)에 데이터를 프로그램하기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
데이터 판별부(13)는 메모리 장치(20)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 메모리 셀들로부터 독출된 데이터를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 메모리 장치 (20)는 판독 데이터에 대한 판독 결과에 따라 메모리 컨트롤러(10)에 통과(pass)/실패(fail) 신호 (P/F)를 제공할 수 있다. 데이터 판별부(13)는 통과/실패 신호 (P/F)를 참조하여 메모리 셀 어레이(21)의 쓰기 및 읽기 동작을 제어할 수 있다. 일 동작예로서, 복수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.
도 11는 도 10의 메모리 시스템(1000)에 구비된 메모리 장치(200)의 일 구현예를 나타내는 블록도이다. 도 11을 참조하면, 메모리 장치(20)는 로우 디코더(23), 입출력 회로(24), 및 제어 로직(25)을 더 포함할 수 있다.
메모리 셀 어레이(21)는 하나 이상의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1~WLm) 및 하나 이상의 공통 소스 라인(CSLs)에 연결될 수 있으며, 또한 복수의 비트 라인(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드 라인 전압(V1~Vi)을 발생시킬 수 있으며, 상기 워드 라인 전압(V1~Vi)들은 로우 디코더(23)로 제공될 수 있다. 비트 라인(BL1~BLn)들을 통해 프로그램/독출/소거 동작을 위한 신호가 메모리 셀 어레이(21)에 인가될 수 있다.
또한, 프로그램될 데이터는 입출력 회로(24)를 통해 메모리 셀 어레이(21)에 제공될 수 있으며, 독출된 데이터는 입출력 회로(24)를 통해 외부(예를 들어, 메모리 컨트롤러)에 제공될 수 있다. 제어 로직(25)은 메모리 동작과 관련된 각종 제어 신호들을 로우 디코더(23) 및 전압 발생부(22)에 제공할 수 있다.
로우 디코더(23)의 디코딩 동작에 따라, 워드 라인 전압(V1~Vi)들은 각종 라인(SSLs, WL1~WLm, CSLs)들에 제공될 수 있다. 예컨대, 워드 라인 전압(V1~Vi)들은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 하나 이상의 워드 라인(WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 공통 소스 라인(CSLs)에 제공될 수 있다.
도 12는 도 10의 메모리 시스템(1000)에 구비된 메모리 셀 어레이(21)를 보이는 블록도이다. 도 12를 참조하면, 메모리 셀 어레이(21)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들어, 각각의 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함할 수 있다. 예를 들면, 각각의 메모리 블록(BLK)은 제 2 방향을 따라 연장된 복수의 메모리 셀 스트링을 포함할 수 있다. 또한, 복수의 메모리 셀 스트링은 제 1 및 제 3 방향들을 따라 2차원 배열될 수 있다. 각각의 메모리 셀 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인들(WL), 및 공통 소스 라인(CSL)에 연결된다. 따라서, 각각의 메모리 블록(BLK1~BLKz)은 복수의 비트 라인(BL), 복수의 스트링 선택 라인(SSLs). 복수의 워드 라인(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 이러한 메모리 블록(BLK1~BLKz)들은 도 9에 도시한 등가 회로를 갖도록 구성될 수 있다.
도 13은 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
도 13을 참조하면, 뉴로모픽 장치(1700)는 처리 회로(1710) 및/또는 메모리(1720)를 포함할 수 있다. 뉴로모픽 장치(1700)는 도 1, 도 6, 도 7의 실시예에 기초한 가변 저항 메모리 소자(200)(201)(500)를 포함할 수 있다.
일부 예시적인 실시예에서, 처리 회로(1710)는 뉴로모픽 장치(1700)를 구동하기 위한 기능을 제어하도록 구성 될 수 있다. 예를 들어, 처리 회로(1710)는 메모리(1720)의 메모리(1720)에 저장된 프로그램을 실행함으로써 뉴로모픽(1700)를 제어하도록 구성될 수 있다. 일부 예시적인 실시 예에서, 처리 회로는 논리 회로와 같은 하드웨어, 소프트웨어를 실행하는 프로세서와 같은 하드웨어/소프트웨어 조합, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 프로세서는 중앙 처리 장치 (CPU), 그래픽 처리 장치(GPU), 뉴로모픽 장치(1700)에 포함된 응용 프로세서 (AP), 산술 논리 장치(ALU), 디지털 신호 프로세서, 마이크로 컴퓨터, FPGA(Field Programmable Gate Array), SoC(System-on-Chip), 프로그래머블 로직 유닛, 마이크로 프로세서, ASIC(application-specific integrated circuit) 등을 포함할 수 있으나, 이에 제한되지는 않는다. 일부 예시적인 실시예에서, 처리 회로(1710)는 외부 장치(1730)에 대해 다양한 데이터를 판독/기록하고, 및/또는 판독/기록 된 데이터를 이용하여 뉴로모픽 장치(1700)를 실행하도록 구성될 수 있다. 일부 실시 예들에서, 외부 장치(1730)는 이미지 센서 (예를 들어, CMOS 이미지 센서 회로)를 갖는 외부 메모리 및/또는 센서 어레이를 포함할 수 있다.
일부 실시예에서, 도 13의 뉴포모픽 장치는 기계 학습(machine learning) 시스템에 적용될 수 있다. 기계 학습 시스템은 컨볼루션 뉴럴 네트워크 (CNN), 디콘볼루션 뉴럴 네트워크, 긴 단기 메모리(long short-term memory) (LSTM) 유닛 및/또는 GRU (Gated Recurrent Unit)을 선택적으로 포함하는 반복 뉴럴 네트워크 (RNN), SNN (Stacked Neural Network), SSDNN (State-space Dynamic Neural Network), DBN (Deep Faith Network), GAN (Generative Adversarial Network) 및 / 또는 제한된 Boltzmann 머신(RBM)과 같은, 다양한 인공 신경 네트워크 조직 및 처리 모델을 이용할 수 있다.
대안적으로 또는 추가적으로, 이러한 기계 학습 시스템은 다른 형태의 기계 학습 모델, 예컨대 선형 및/또는 로지스틱 회귀, 통계 클러스터링, 베이지안(Bayesian) 분류, 결정 트리, 주성분 분석과 같은 차원 축소, 전문가 시스템, 및/또는 랜덤 포레스트(random forests) 또는 이들의 조합을 포함할 수 있다. 이러한 기계 학습 모델은 다양한 서비스 및/또는 애플리케이션을 제공하는데 사용될 수 있고, 예를 들어 이미지 분류 서비스, 생체 정보 또는 생체 데이터에 기초한 사용자 인증 서비스, ADAS (Advanced Driver Assistance System) 서비스, 음성 어시스턴트 서비스, 자동 음성 인식 (ASR) 서비스 등이 전자 장치에 의해 실행될 수 있다.
전술한 가변 저항 메모리 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
200, 201, 500, - 가변 저항 메모리 소자
230, 530 - 가변저항층
220, 520 - 캡핑층
210, , 225, 510 - 지지층
270, 570 - 절연체
240, 540 - 채널층
250, 550 - 게이트 절연층
260, 560 - 게이트 전극
MC - 메모리 셀
CS - 셀 스트링

Claims (20)

  1. 절연 물질로 이루어진 지지층;
    상기 지지층 상에 배치되고 가변 저항 물질을 포함하는 가변 저항층;
    상기 지지층과 상기 가변 저항층 사이에 배치되어 상기 가변저항층을 보호하는 캡핑층;
    상기 가변저항층 상에 배치된 채널층;
    상기 채널층 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 상기 채널층과 나란한 제1방향을 따라 교대로 반복 배치된 복수의 게이트 전극 및 복수의 절연체;를 포함하는, 가변 저항 메모리 소자.
  2. 제1항에 있어서,
    상기 캡핑층은
    상기 가변 저항층에 형성되는 산소 공공의 양을 유지시키는 물질로 이루어지는, 가변 저항 메모리 소자.
  3. 제1항에 있어서,
    상기 캡핑층은
    상기 가변 저항 물질의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어지는, 가변 저항 메모리 소자.
  4. 제1항에 있어서,
    상기 가변 저항층은 복수층 구조를 가지며,
    상기 캡핑층은
    상기 복수층 중 상기 캡핑층에 접하는 층의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어지는, 가변 저항 메모리 소자.
  5. 제1항에 있어서,
    상기 가변 저항층의 두께는 100nm 이하인 가변 저항 메모리 소자.
  6. 제1항에 있어서,
    상기 캡핑층의 두께는 100nm 이하인 가변 저항 메모리 소자.
  7. 제5항에 있어서,
    상기 캡핑층의 두께는 2nm 이상인, 가변 저항 메모리 소자.
  8. 제1항에 있어서,
    상기 가변 저항 물질은 Ta2O5이고,
    상기 캡핑층은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함하는, 가변 저항 메모리 소자.
  9. 제1항에 있어서,
    상기 가변 저항 물질은 TiO2이고,
    상기 캡핑층은 HfO2, Al2O3, ZrO2, MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함하는, 가변 저항 메모리 소자.
  10. 제1항에 있어서,
    상기 가변 저항 물질은 HfO2이고,
    상기 캡핑층은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함하는, 가변 저항 메모리 소자.
  11. 제1항에 있어서,
    상기 가변 저항 물질은 ZrO2이고,
    상기 캡핑층은 MgO, CaO, SrO, BaO, La2O3, Nd2O3, Eu2O3, CeO2, Sm2O3, Gd2O3, Sc2O3, Lu2O3, Y2O3 중 어느 하나를 포함하는, 가변 저항 메모리 소자.
  12. 제1항에 있어서,
    상기 채널층은 다결정 실리콘(poly-Si) 물질을 포함하는, 가변 저항 메모리 소자.
  13. 제12항에 있어서,
    상기 가변 저항층은
    상기 채널층과 접하는 실리콘 산화물층;
    상기 실리콘 산화물층 상의 상기 가변 저항 물질;을 포함하는, 가변 저항 메모리 소자.
  14. 제1항에 있어서,
    상기 지지층과 상기 캡핑층은 같은 물질로 이루어지는, 가변 저항 메모리 소자.
  15. 제1항에 있어서,
    상기 지지층은 상기 제1방향으로 연장된 실린더 형상이고,
    상기 가변 저항층, 상기 채널층, 상기 게이트 절연층은 상기 지지층을 상기 가변 저항층, 상기 채널층, 상기 게이트 절연층의 순서로 실린더 쉘 형상으로 둘러싸고,
    상기 복수의 게이트 전극 및 상기 복수의 절연체는 상기 게이트 절연층을 교대로 둘러싸는, 가변 저항 메모리 소자.
  16. 제15항에 있어서,
    상기 캡핑층은
    상기 가변 저항 물질의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어지는, 가변 저항 메모리 소자.
  17. 제15항에 있어서,
    상기 가변저항층은 복수층 구조를 가지며,
    상기 캡핑층은
    상기 복수층 중 상기 캡핑층에 접하는 층의 산화물 형성 에너지 보다 큰 절대값의 산화물 형성 에너지를 가지는 산화물로 이루어지는, 가변 저항 메모리 소자.
  18. 제15항에 있어서,
    상기 지지층과 상기 캡핑층은 같은 물질로 이루어지는, 가변 저항 메모리 소자.
  19. 제15항에 있어서,
    상기 채널층과 상기 가변저항층의 상기 제1방향의 양 단부에 각각 접하는 드레인 영역 및 소스 영역을 포함하고,
    상기 드레인 영역과 연결되는 비트 라인, 상기 소스 영역과 연결되는 소스 라인, 상기 복수의 게이트 전극에 각각 연결되는 복수의 워드 라인을 포함하는, 가변 저항 메모리 소자.
  20. 제1항 내지 제19항 중 어느 하나의 가변 저항 메모리 소자를 포함하는 전자 장치.
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