KR20230043611A - 수직적층구조를 포함하는 메모리 소자 및 그 제조방법과 메모리 소자를 포함하는 전자장치 - Google Patents

수직적층구조를 포함하는 메모리 소자 및 그 제조방법과 메모리 소자를 포함하는 전자장치 Download PDF

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Abstract

수직적층구조를 포함하는 메모리 소자 및 그 제조방법과 상기 메모리 소자를 포함하는 전자장치에 관해 개시되어 있다. 일 실시예에 의한 수직적층구조를 포함하는 메모리 소자는 베이스 기판 상에 구비된 산소 스캐빈저층과, 상기 산소 스캐빈저층 상에 구비되고, 상기 산소 스캐빈저층에 직접 접촉되는 기록 물질층과, 상기 기록 물질층 상에 구비된 채널층과, 상기 채널층 상에 구비된 게이트 절연층과, 상기 게이트 절연층 상에 구비된 게이트 전극을 포함하고, 상기 산소 스캐빈저층은 상기 기록 물질층에 산소 빈자리를 생성하는 원소를 포함하고 산소는 포함하지 않는다.

Description

수직적층구조를 포함하는 메모리 소자 및 그 제조방법과 메모리 소자를 포함하는 전자장치{Memory devices including vertical stack structure, methods of manufacturing the same and electronic apparatuses including memory device}
본 개시는 메모리 소자에 관련된 것으로써, 보다 자세하게는 복수의 메모리 셀이 수직으로 적층된 구조를 포함하는 메모리 소자 및 그 제조방법과 상기 메모리 소자를 포함하는 전자장치에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic RAM; 자성메모리), PCRAM(Phase Change RAM; 상변화메모리), ReRAM(Resistive RAM; 저항메모리)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류, 전압 또는 열에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다. 이러한 메모리들을 VNAND 형태로 적용하기 위한 연구가 진행되고 있다. 현재 메모리 시장의 주를 이루는 NAND 플래시 제품의 경우 집적도 향상에 유리한 VNAND 제품이 주 품목이다. 하지만 이 VNAND 제품은 현재 칩 패키징에서 허용가능한 높이 한계에 점차 다다르고 있어, 단위 셀의 스케일링을 위한 방법이 연구될 필요가 있다. 상기 언급한 차세대 반도체 메모리 장치들을 VNAND 형태로 적용 시 동작 전압 감소와 함께 단위 셀의 스케일링이 가능하여 이에 관한 연구가 진행되고 있다.
예시적인 실시예는 안정된 메모리 동작을 확보할 수 있는 수직적층구조를 포함하는 메모리 소자가 제공된다.
예시적인 실시예는 집적도를 높일 수 있는 수직적층구조를 포함하는 메모리 소자가 제공된다.
예시적인 실시예는 이러한 메모리 소자의 제조방법이 제공된다.
예시적인 실시예는 이러한 메모리 소자를 포함하는 전자장치가 제공된다.
예시적인 일 실시예에 의한 수직적층구조를 포함하는 메모리 소자는 베이스 기판과, 상기 베이스 기판 상에 구비된 산소 스캐빈저층과, 상기 산소 스캐빈저층 상에 구비되고, 상기 산소 스캐빈저층에 직접 접촉되는 기록 물질층과, 상기 기록 물질층 상에 구비된 채널층과, 상기 채널층 상에 구비된 게이트 절연층과, 상기 게이트 절연층 상에 구비된 게이트 전극을 포함하고, 상기 산소 스캐빈저층은 상기 기록 물질층에 산소 빈자리를 생성하는 원소를 포함하고 산소는 포함하지 않는다.
일 예에서, 상기 베이스 기판과 상기 산소 스캐빈저층은 동일한 물질이고, 하나의 층을 이룰 수 있다.
일 예에서, 상기 베이스 기판과 상기 산소 스캐빈저층은 반도체층일 수 있다. 이때, 상기 반도체층은 무도핑 반도체층일 수도 있고, 도펀트가 도핑된 반도체층일 수도 있다. 후자의 경우, 상기 도핑된 반도체층 양단에 절연층이 구비될 수 있다.
일 예에서, 상기 베이스 기판과 상기 산소 스캐빈저층은 금속층이고, 상기 금속층 양단에 절연층이 구비될 수 있다.
일 예에서, 상기 산소 스캐빈저층은 도펀트가 도핑된 반도체층이고, 그 양단에 절연층이 구비될 수 있다.
일 예에서, 상기 산소 스캐빈저층은 금속층을 포함하고, 그 양단에 절연층이 구비될 수 있다.
일 예에서, 상기 원소는 반도체 원소일 수 있고, 상기 산소 스캐빈저층은 질소(N)를 더 포함할 수 있다.
일 예에서, 상기 산소 스캐빈저층은 상기 베이스 기판 상에 형성된 제1 서브 물질층과 상기 제1 서브 물질층 상에 형성되고, 상기 기록 물질층과 직접 접촉된 제2 서브 물질층을 포함할 수 있다. 일 예에서, 상기 제1 및 제2 서브 물질층 중 하나는 반도체 성분을 포함하는 층이고, 나머지는 금속층일 수 있다. 일 예에서, 상기 제1 및 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 질화물층일 수 있다. 상기 제1 및 제2 서브 물질층 중 하나는 도펀트가 도핑된 반도체층이고, 나머지는 무도핑 반도체층일 수 있다. 일 예에서, 상기 반도체 성분을 포함하는 층은 질소를 더 포함할 수 있다.
일 예에서, 상기 베이스 기판은 산소를 포함하는 절연 구조체이고, 상기 산소 스캐빈저층은 상기 베이스 기판의 산소가 상기 기록 물질층으로 이동되는 것을 차단하도록 구비된 베리어일 수 있다.
일 예에서, 상기 게이트 절연층 상에 복수의 상기 게이트 전극은 제1 방향으로 정렬되고, 사이사이에 분리층이 배치되어 서로 절연될 수 있다.
일 예에서, 상기 베이스 기판은 상기 제1 방향에 평행한 원통형이고, 상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층 및 상기 게이트 절연층은 상기 베이스 기판을 둘러싸도록 상기 베이스 기판의 원통형 표면에 순차적으로 적층될 수 있다.
일 예에서, 상기 베이스 기판, 상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층, 상기 게이트 절연층, 상기 게이트 전극 및 상기 분리층은 도핑영역을 포함하는 기판 상에 구비되고, 상기 베이스 기판, 상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층, 상기 게이트 절연층 및 상기 채널층로 이루어지는 적층물은 상기 기판의 표면에 수직하면서 그 일단이 상기 도핑영역에 접촉되도록 구비되고, 상기 게이트 전극과 상기 분리층은 상기 적층물을 둘러싸면서 상기 기판에 평행하게 구비될 수 있다. 일 예에서, 상기 적층물의 상기 일단의 맞은 편에 있는 상기 적층물의 타단은 드레인 영역이 접촉되고, 상기 드레인 영역에 비트라인이 연결될 수 있다.
일 예에서, 상기 기록 물질층은 저항변화물질과 상변화 물질 중 하나를 포함할 수 있다.
예시적인 일 실시예에 의한 전자장치는 상술한 예시적인 일 실시예에 의한 메모리 소자를 포함할 수 있다.
예시적인 일 실시예에 의한 메모리 소자의 제조방법은 기판 상에 희생층과 분리층을 교대로 반복 증착하여 적층 구조물을 형성하는 과정과, 상기 적층 구조물을 관통하는 채널 홀을 형성하는 과정과, 상기 채널 홀의 내측면에 게이트 절연층, 채널층, 기록 물질층 및 산소 스캐빈저층을 순차적으로 형성하는 과정과, 상기 산소 스캐빈저층이 형성된 후 남은 상기 채널 홀의 내부를 매립 물질로 채우는 과정과, 상기 희생층을 제거하여 게이트 홀을 형성하는 과정과, 상기 게이트 홀에 전극 물질을 증착하는 과정을 포함하고, 상기 산소 스캐빈저층은 상기 기록 물질층에 산소 빈자리를 생성하는 원소를 포함하고 산소는 포함하지 않는다.
일 예에서, 상기 채널 홀의 내측면에 상기 게이트 절연층과 상기 채널층을 형성한 후, 상기 기록 물질층을 형성하기 전에 상기 채널 홀의 바닥면에 증착된 절연 물질 및 채널 물질을 제거하는 과정을 더 포함할 수 있다.
일 예에서, 상기 산소 스캐빈저층과 상기 매립 물질은 서로 동일한 물질로 형성되고, 하나의 층이 될 수 있다.
일 예에서, 상기 산소 스캐빈저층을 형성하는 과정은 상기 기록 물질층의 내면에 제1 서브 물질층을 형성하는 과정과 상기 제1 서브 물질층의 내면에 제2 서브 물질층을 형성하는 과정을 포함할 수 있다.
일 예에서, 상기 산소 스캐빈저층은 반도체층을 포함할 수 있다.
일 예에서, 상기 산소 스캐빈저층은 금속층을 포함하고, 상기 기판에 수직한 방향의 그 양단에 절연층을 형성할 수 있다.
일 예에서, 상기 반도체층은 도펀트가 도핑된 실리콘층 또는 무도핑 실리콘층이고, 상기 반도체층이 상기 도핑된 실리콘층일 때, 상기 기판에 수직한 방향의 그 양단에 절연층을 형성할 수 있다.
일 예에서, 상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 금속층일 수 있다. 일 예에서, 상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 질화물층일 수 있다. 일 예에서, 상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 도핑된 실리콘층이고, 나머지는 무도핑 실리콘층일 수 있다.
일 예에서, 상기 산소 스캐빈저층은 PEALD 방법으로 형성할 수 있다.
일 예에서, 상기 채널층과 상기 산소 스캐빈저층은 동일한 조건에서 동일한 재료로 형성될 수 있다.
일 실시예에 의한 메모리 소자에서 기록 물질층(예, 가변저항산화물)과 절연 구조체(예, SiO2) 사이에 산소 스캐빈저층이 구비된다. 상기 산소 스캐빈저층은 비산화물로써, 반도체층(예, Si), 질화물층(예, SiN) 및/또는 금속층을 포함할 수 있다. 기록 물질층과 절연 구조체 사이에 상기 산소 스캐빈저층이 구비되면서 기록 물질층의 산소가 산소 스캐빈저층으로 이동될 수 있는 바, 기록 물질층에 산소 빈자리(공공)가 생성될 수 있다. 또한, 산소 스캐빈저층이 구비됨으로써, 절연 구조체의 산소가 기록 물질층으로 이동되는 것이 방지되어 기록 물질층의 산소 빈자리가 감소되는 것을 방지할 수 있다.
상기 기록 물질층의 저항변화특성은 산소 빈자리에 영향을 받을 수 있는데, 상기 기록 물질층과 상기 절연 구조체 사이에 산소 스캐빈저층이 구비됨으로써, 상기 기록 물질층의 저항변화특성이 약화됨이 없이 정상적으로 유지될 수 있다. 곧 주어진 동작 조건에서 상기 기록 물질층의 저항변화가 원활하게 이루어질 수 있다. 이에 따라 집적도가 높아지는 환경에서도 메모리 소자의 동작이 안정화될 수 있고, 기록된 정보에 대한 신뢰성도 높아질 수 있다.
도 1 내지 도 4는 예시적인 실시예에 의한 메모리 소자의 개략적인 구조를 보이는 단면도들이다.
도 5는 예시적인 일 실시예에 의한 메모리 소자에 포함된 기록 물질층의 접촉 물질에 따른 산소 빈자리(공공) 형성 특성을 나타낸 그래프이다.
도 6은 도 1 내지 도 4의 메모리 소자에 대한 등가회로를 보인다.
도 7 내지 도 9는 도 1의 메모리 소자에서의 쓰기, 읽기, 지우기의 동작을 설명하는 도면이다.
도 10 내지 도 14는 예시적인 다른 실시예에 의한 메모리 소자의 개략적인 구성을 보이는 단면도들이다.
도 15는 도 10의 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 나타낸 사시도이다.
도 16은 도 10 내지 도 14의 메모리 소자에 대한 등가회로도이다.
도 17 내지 도 25b는 예시적인 일 실시예에 의한 메모리 소자의 제조방법을 설명하는 도면들이다.
도 26은 예시적인 일 실시예에 의한 메모리 시스템에 대한 블록도이다.
도 27은 예시적인 일 실시예에 의한 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
이하, 예시적인 실시예들에 의한 수직적층구조를 포함하는 메모리 소자 및 그 제조방법과 메모리 소자를 포함하는 전자장치를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 예시적인 일 실시예에 의한 제1 메모리 소자(100)를 보여준다.
도 1을 참조하면, 제1 메모리 소자(100)는 절연 구조체(210), 절연 구조체(210) 상에 순차 형성된 제1 산소 스캐빈저층(oxygen scavenger layer)(220), 기록물질층(230), 채널층(240), 게이트 절연층(250) 및 게이트 절연층(250) 상에 형성된 게이트 전극(260)을 포함하고, 인접한 두 게이트 전극(260)사이에 게이트 절연층(250) 상에 구비된 분리층(270)을 포함한다. 일 예에서, 분리층(270)은 게이트 전극(260) 사이의 게이트 절연층(250) 전체를 덮도록 구비될 수 있다. 제1 산소 스캐빈저층(220), 기록물질층(230), 채널층(240) 및 게이트 절연층(250)은 제1 방향(D1)으로 순차적으로 적층되고, 제2 방향(D2)에 평행할 수 있다. 제1 방향(D1)은 절연 구조체(210)의 길이 방향에 수직한 방향이거나 실질적으로 수직한 방향일 수 있다. 절연 구조체(210)의 길이 방향은 제2 방향(D2)과 평행할 수 있다. 제1 및 제2 방향(D1, D2)은 서로 수직할 수 있다. 일 예에서, 기록 물질층(230)과 채널층(240) 사이에 자연 산화막(235)이 존재할 수 있다. 자연 산화막(235)은 제1 메모리 소자(100)의 제조 과정에서 채널층(240)이 형성된 후, 실리콘을 함유하는 채널층(240) 표면에 형성되는 자연적으로 형성되는 실리콘 산화물일 수 있다. 자연 산화막(235)은 채널층(240)이 형성된 후 수행되는 기록물질층(230)의 증착공정에 사용되는 산화제에 의해 형성될 수도 있다. 자연 산화막(235)의 두께는 다른 물질층에 비해 매우 얇다. 따라서 첨부된 도면들에 자연 산화막(235)은 도시되지 않을 수도 있다.
제1 산소 스캐빈저층(220)은 절연 구조체(210)의 일 면 상에 존재하고, 상기 일 면 전체를 덮을 수 있다. 절연 구조체(210)의 상기 일 면은 제2 방향(D2)에 평행한 면일 수 있다. 도 1의 관점에서 절연 구조체(210)의 상기 일 면은 절연 구조체(210)의 상부면으로 표현될 수 있다. 그러나 다른 관점에서 절연 구조체(210)의 상기 일 면은 상부면이 아니라 측면 또는 밑면 등이 표현될 수도 있다. 절연 구조체(210)는 간단히 절연층이나 절연 구조물, 베이스층, 베이스 기판 등으로 표현될 수도 있다. 일 예에서, 절연 구조체(210)는 절연 산화물이거나 절연 산화물을 포함할 수 있다. 일 예에서, 상기 절연 산화물은 실리콘 산화물을 포함할 수 있다. 일 예에서, 상기 실리콘 산화물은 SiO2층을 포함할 수 있다. 일 예에서, 제1 산소 스캐빈저층(220)은 반도체층이거나 반도체층을 포함할 수 있다. 일 예에서, 상기 반도체층은 한 성분의 반도체를 포함하는 층일 수도 있다. 일 예에서, 상기 반도체층은 p형 또는 n형 도펀트가 도핑된 층이거나 무도핑층일 수도 있다. 일 예로, 상기 반도체층은 도핑된 혹은 무도핑의 실리콘(Si)층이거나 이러한 실리콘층을 포함할 수 있다. 일 예에서, 제1 산소 스캐빈저층(220)은 산소를 포함하지 않으면서 산소에 대한 반응도는 상대적으로 높아 기록 물질층(230)에 산소 빈자리를 생성할 수 있는 성분(원소)(예, Si)을 포함할 수 있다. 일 예에서, 제1 산소 스캐빈저층(220)은 상기 성분을 포함하는 절연층으로 형성할 수 있다. 예를 들면, 제1 산소 스캐빈저층(220)은 실리콘 질화물층(예, SiN)이거나 실리콘 질화물층을 포함할 수 있다. 일 예에서, 제1 산소 스캐빈저층(220)은 금속 산화물층이거나 금속 산화물층을 포함할 수도 있다. 일 예로, 상기 금속 산화물층은 Al2O3층 또는 La2O3층을 포함할 수 있다. 일 예에서, 제1 산소 스캐빈저층(220)이 도 1에 도시한 바와 같이 기록물질층(230)과 절연구조체(210) 사이에 구비되는 경우, 제1 산소 스캐빈저층(220)의 두께는 2nm~20nm 정도일 수 있으나, 이것으로 한정되지 않는다.
기록 물질층(230)은 절연 구조체(210)의 상기 일 면에 대응하는 제1 산소 스캐빈저층(220)의 일 면 전체를 덮을 수 있다. 기록물질층(230)과 제1 산소 스캐빈저층(220)의 대응하는 면(마주하는 면)은 서로 직접 접촉될 수 있다. 제1 메모리 소자(100)의 동작과정에서 이러한 접촉에 의해 기록 물질층(230)에 포함된 산소의 일부는 제1 산소 스캐빈저층(220)으로 이동될 수 있다. 이러한 산소 이동은 제1 산소 스캐빈저층(220)에 포함된 성분(예, Si)과 기록 물질층(230)의 산소의 결합에 기인할 수 있다.
결과적으로, 기록 물질층(230)과 제1 산소 스캐빈저층(220)이 서로 접촉되게 구비됨으로써, 기록 물질층(230)에서 산소 빈자리(oxygen vacancy)는 제1 산소 스캐빈저층(220)이 구비되지 않았을 때보다 쉽게 생성될 수 있다. 달리 말하면, 제1 산소 스캐빈저층(220)이 구비됨으로써, 제1 메모리 소자(100)의 동작과정에서 기록 물질층(230)의 정해진 영역에 전도성 필라멘트(conductive filament)가 쉽게 형성될 수 있다. 상기 산소 빈자리는 산소 공공으로 표현될 수도 있다.
기록 물질층(230)은 인가되는 전압 환경에 따라 저항이 변화되는 층 혹은 저항의 스위칭이 일어나는 층이다. 따라서 기록 물질층(230)은 저항변화(resistive change)층 혹은 저항 스위칭(resistive switching, RS)층으로 표현될 수도 있다.
제1 산소 스캐빈저층(220)의 상기 작용을 고려할 때, 제1 산소 스캐빈저층(220)은 산소 빈자리 생성층으로 표현될 수도 있다. 또한, 제1 산소 스캐빈저층(220)이 구비됨으로써, 결과적으로, 기록 물질층(230)의 산소 빈자리는 증가하게 되는 바, 제1 산소 스캐빈저층(220)은 산소 빈자리를 증가시키는 층(산소 빈자리 증가층) 또는 산소 빈자리 농도를 높이는 층(산소 빈자리 농도 증가층) 등으로 표현될 수도 있다.
기록 물질층(230)은 외부 전압 환경에 따라 주어진 영역에서 저항이 달라지는 저항변화특성을 갖는 바, 비트 데이터 1 또는 0이 기록되는 층으로 사용될 수 있는데, 상기 저항변화특성은 기록 물질층(230) 내의 산소 빈자리 생성과 관련이 있다. 곧, 기록 물질층(230)의 저항변화가 원활하게 이루어지기 위해서는 기록 물질층(230)에서 산소 빈자리가 쉽게 생성되어야 한다. 제1 산소 스캐빈저층(220)이 구비됨으로써, 기록 물질층(230)에서 산소 빈자리는 쉽게 생성되므로, 기록 물질층(230)의 저항변화는 원활하게 이루어질 수 있다. 이러한 점에서 제1 산소 스캐빈저층(220)는 기록 물질층(230)의 저항변화특성을 정상적으로 유지하는 역할을 수행하는 층으로 볼 수도 있고, 기록 물질층(230)이 비트 데이터를 기록하는 층이라는 점에서 제1 산소 스캐빈저층(220)이 구비됨으로써, 제1 메모리 소자(100)의 동작은 더욱 안정될 수 있고, 신뢰성도 더 높아질 수 있다.
기록 물질층(230)은 가변저항물질을 포함할 수 있다. 가변저항물질은 인가 전압에 따라 가변저항물질 내에서 일어나는 산소의 거동에 의해 산소 빈자리가 형성되고, 이 결과 전도성 필라멘트가 형성되는 물질이다. 전도성 필라멘트의 형성 여하에 따라 가변저항물질은 저저항 상태 또는 고저항 상태를 나타낼 수 있고, 이러한 저항 상태는 비트 데이터 '1' 또는 '0'의 기록을 나타낼 수 있다.
일 예에서, 상기 가변저항물질로, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 또한 상기 가변저항물질 중 2개 이상의 물질이 복수층으로 형성된 구조가 기록 물질층(230)으로 채용될 수도 있다.
일 예에서, 기록 물질층(230)은 상변화 물질(phase change material)을 포함할 수 있다. 상변화 물질은 비정질(amorphous) 상태에서 높은 저항을 나타내고, 결정질(crystal) 상태에서 낮은 저항을 나타내는 물질이다. 이러한 상변화는 전기적 펄스를 통한 줄 히팅(Joule heating)에 의해 일어날 수 있다. 상변화 물질은 상변화 물질에 나타나는 상(phase)에 따라 비트 데이터 '1' 또는 '0'을 나타낼 수 있다. 일 예에서, 상기 상변화 물질로, GST(Ge2Sb2Te5)가 사용될 수 있고, 또한 Ga2Sb2Te5, InSbTe, GeSeTe 등 여러 칼고게나이트 물질이 사용될 수 있다.
이하의 설명에서 기록 물질층(230)에 가변 저항 물질이 채용되는 것을 예시하여 설명하지만, 기록 물질층(230)이 이에 한정되는 것은 아니다.
기록 물질층(230)의 두께는 0.5nm~30nm의 범위일 수 있다. 일 예에서, 기록 물질층(230)의 두께는 0.5nm~20nm 정도일 수 있다.
일 예에서, 채널층(240)은 반도체 물질로 이루어질 수 있고 예를 들어 폴리 실리콘(poly-Si)을 포함할 수 있다. 채널층(240)은 소정 도펀트로 도핑될 수도 있는데, 예를 들면, p형으로 도핑될 수 있다. 다만, 이에 한정되지 않는다. 채널층(240)은 예를 들어, Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다. 채널층(240)의 양단에는 도 6에 도시한 바와 같은 소스 전극(S), 드레인 전극(D)이 연결될 수 있다.
계속해서, 복수의 분리층(270)과 게이트 전극(260)은 게이트 절연층(250) 상에서 제2 방향(D2)으로 교번되게 배치될 수 있다. 곧, 게이트 절연층(250) 상에 복수의 분리층(270)이 제2 방향(D2)으로 배치되어 있고, 복수의 분리층(270) 사이사이에 게이트 전극(260)이 위치한다. 일 예에서, 도시된 두 개의 게이트 전극(260)은 예시적인 것이다. 게이트 전극(260)의 단위로 하나의 메모리 셀이 형성되므로, 원하는 메모리 셀의 개수만큼 게이트 전극(260)이 구비될 수 있다. 일 예에서, 제2 방향(D2)으로 게이트 전극(260)은 5nm~30nm의 범위의 길이를 가질 수 있다. 일 예에서, 제2 방향(D2)으로 분리층(270)은 5nm~30nm의 범위의 길이를 가질 수 있다. 일 예에서, 게이트 절연층(250) 상에서 게이트 전극(260)의 높이와 분리층(270)의 높이는 서로 동일할 수 있다. 기록 물질층(230)에서 게이트 전극(260)과 마주하는 영역은 인가되는 전압 환경에 따라 저항이 변화될 수 있는 스위칭 영역일 수 있다.
일 예에서, 게이트 절연층(250)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연물질로 이루어질 수 있다. 일 예에서, 게이트 전극(260)에 채널층(240)을 온/오프하는 전압이 선택적으로 인가될 수 있다.
도 2는 예시적인 일 실시예에 의한 제2 메모리 소자(200)를 보여준다. 도 1과 다른 부분만 설명한다.
도 2를 참조하면, 제2 메모리 소자(200)는 분리층(270)과 게이트 전극(260) 아래에 구비된 적층물로 순차적으로 적층된 제1 산소 스캐빈저층(220), 기록 물질층(230), 채널층(240) 및 게이트 절연층(250)을 포함한다. 제2 메모리 소자(200)는 제1 메모리 소자(100)의 절연 구조체(210)을 포함하지 않는다. 제2 메모리 소자(200)에서 제1 산소 스캐빈저층(220)은 제1 메모리 소자(100)의 절연 구조체(210) 역할을 겸한다. 따라서 제2 메모리 소자(200)에서 제1 산소 스캐빈저층(220)의 두께는 제1 메모리 소자(100)의 제1 산소 스캐빈저층(220)보다 두꺼울 수 있다. 도 2의 경우, 제1 산소 스캐빈저층(220)의 두께는 50nm 정도 일 수 있으나, 이 값으로 한정되지 않으며, 필요시 두께는 증감될 수 있다.
도 3은 예시적인 일 실시예에 의한 제3 메모리 소자(300)를 보여준다. 도 1과 다른 부분만 설명한다.
도 3을 참조하면, 절연 구조체(210)와 기록 물질층(230) 사이에 제2 산소 스캐빈저층(320)이 구비되어 있다. 곧, 제3 메모리 소자(300)는 순차적으로 적층된 절연 구조체(210), 제2 산소 스캐빈저층(320), 기록 물질층(230), 자연 산화막(235), 채널층(240) 및 게이트 절연층(250)을 포함한다. 제3 메모리 소자(300)에서 제2 산소 스캐빈저층(320)과 나머지 물질층들(210, 230, 235, 240, 250)층의 배치 관계는 제1 메모리 소자(100)의 제1 산소 스캐빈저층(220)과 나머지 물질층(210, 230, 235, 240, 250)의 배치 관계와 동일할 수 있다. 다만, 제3 메모리 소자(300)에서 제2 방향(D2)으로 제2 산소 스캐빈저층(320)의 길이는 제1 메모리 소자(100)의 제1 산소 스캐빈저층(220)의 길이보다 짧을 수 있다. 제2 방향(D2)으로 제2 산소 스캐빈저층(320)의 양측에 절연층(325)이 구비되어 있다. 따라서 도 6의 등가 회로에 도시한 바와 같이 게이트 전극(G1, G2) 양쪽에 구비되는 소스 전극(S), 드레인 전극(D)이 제2 산소 스캐빈저층(320)과 직접 접촉되는 것은 방지될 수 있다. 일 예에서, 제2 산소 스캐빈저층(320)은 금속층이거나 금속층을 포함할 수 있다.
도 4는 예시적인 일 실시예에 의한 제4 메모리 소자(400)를 보여준다. 도 1과 다른 부분만 설명한다.
도 4를 참조하면, 제4 메모리 소자(400)는 절연 구조체(210)와 기록 물질층(230) 사이에 제3 산소 스캐빈저층(420)을 포함한다. 제3 산소 스캐빈저층(420)은 절연 구조체(210) 상에서 제1 방향(D1)으로 순차적으로 적층된 제1 및 제2 서브 물질층(420a, 420b)을 포함한다. 제3 산소 스캐빈저층(420)은 비산화물층이거나 비산화물층을 포함할 수 있다. 일 예에서, 제3 산소 스캐빈저층(420)은 반도체층이거나 반도체층을 포함할 수 있는데, 상기 반도체층은 순수 반도체층일 수도 있고, 도펀트가 도핑된 반도체층일 수도 있다. 일 예에서, 제1 및 제2 서브 물질층(420a, 420b) 중 하나는 도펀트가 도핑된 층일 수 있고, 나머지는 도펀트가 도핑되지 않은 무도핑층일 수 있다. 일 예에서, 제1 및 제2 서브 물질층(420a, 420b) 중 하나는 무도핑 실리콘층일 수 있고, 나머지는 p형 또는 n형 도펀트가 도핑된 실리콘층일 수 있으나, 이것으로 한정되지 않는다. 일 예에서, 제3 산소 스캐빈저층(420)은 산소를 포함하지 않으면서 산소에 대한 반응도는 상대적으로 높은 성분(예, Si)을 포함하는 절연층으로 형성할 수 있다. 예를 들면, 제3 산소 스캐빈저층(420)은 실리콘 질화물층(예, SiN)이거나 실리콘 질화물층을 포함할 수 있다. 일 예에서, 제1 및 제2 서브 물질층(420a, 420b) 중 하나는 도핑 또는 무도핑 실리콘층일 수 있고, 나머지는 실리콘 질화물층일 수 있다. 일 예에서, 제3 산소 스캐빈저층(420)은 금속 산화물층이거나 금속 산화물층을 포함할 수도 있다. 일 예로, 상기 금속 산화물층은 Al2O3층 또는 La2O3층을 포함할 수 있다. 일 예에서, 제1 및 제2 서브 물질층(420a, 420b) 중 하나는 도핑된 실리콘층, 무도핑 실리콘층, 실리콘 질화물층 및 금속 산화물층으로 이루어진 군 중에서 선택된 한 층이고, 나머지는 상기 군 중에서 선택된 다른 층일 수 있다.
제3 산소 스캐빈저층(420)은 2개의 서브 물질층(420a, 420b)을 포함하는 것으로 예시하였으나, 이것으로 한정되지 않는다.
제1 내지 제4 메모리 소자(100, 200, 300, 400)는 복수의 메모리 셀이 어레이된 구조를 가질 수 있고, 도 6의 등가 회로에 표시한 바와 같이, 트랜지스터와 가변 저항이 병렬로 연결된 형태가 될 수 있다. 각 가변 저항은 게이트 전극(G1, G2)에 인가되는 전압 및 소스 전극(S), 드레인 전극(D) 간의 전압에 의해 설정되며 1 또는 0의 정보에 대응하는 값이 될 수 있다.
도 5는 예시적인 일 실시예에 의한 메모리 소자에 기록 물질층(230)과 접촉되도록 산소 스캐빈저층(220, 320, 420)이 구비되었을 때, 기록 물질층에 산소 빈자리가 생성되는지를 검증하기 위해 실시한 X선 광전자 분광(X-ray Photoelectron Spectroscopy, XPS) 실험 결과를 보여준다.
도 5의 결과를 얻기 위한 실험에서 산소 스캐빈저층(220)으로 도핑된 실리콘층(p++ 실리콘 기판)을 사용하였고, 기록 물질층(230)으로 HfO2를 사용하였다.
상기 실험은 산소 스캐빈저층(220)이 기록 물질층(230)과 직접 접촉되는 제1 샘플(비교 메모리 소자)과 산소 스캐빈저층(220)과 기록 물질층(230) 사이에 실리콘 산화물(SiO2)을 구비하여 산소 스캐빈저층(220)과 실리콘 산화물이 직접 접촉되는 제2 샘플(대조 메모리 소자)을 대상으로 실시하였다. 상기 제2 샘플은 절연 구조체(SiO2)(210)와 기록 물질층(HfO2)(230)이 직접 접촉되는 기존의 메모리 소자에 해당될 수 있다.
도 5에서 가로축은 결합 에너지를, 세로축은 X선 조사에 의해 샘플로부터 방출되는 광전자 세기를 나타낸다.
도 5에서 제1 그래프(5G1)는 상기 제1 샘플에 대한 결과를 나타내고, 제2 그래프(5G2)는 상기 제2 샘플에 대한 결과를 나타낸다.
도 5의 제1 및 제2 그래프(5G1, 5G2)를 비교하면, 기록 물질층(HfO2)(230)이 도핑된 실리콘층(산소 스캐빈저층(220))에 접촉된 경우(5G1), Hf 4f 피크는 기록 물질층(HfO2)(230)이 실리콘 산화물(SiO2)과 접촉된 경우(5G2)에 비해 결합 에너지가 상대적으로 낮은 쪽으로 시프트된다.
이러한 결과는 산소 스캐빈저층(220)과 기록 물질층(230)이 직접 접촉됨으로써, 기록 물질층(230)에 산소 결함, 곧 산소 빈자리가 생성됨을 시사하고, 기록 물질층(230)에 접촉된 산소 스캐빈저층(220)은 말 그대로 기록 물질층(230)에 대한 산소 스캐빈저로 작용함을 시사한다.
또한, 제1 그래프(5G1)를 기준으로 할 때, 제2 그래프(5G2)의 Hf 4f 피크는 결합 에너지가 증가하는 쪽으로 이동된 것으로 볼 수 있는데, 이러한 결과는 기록 물질층(230)이 실리콘 산화물(SiO2)과 직접 접촉됨으로써, 실리콘 산화물(SiO2)에서 기록 물질층(HfO2)(230)으로 산소가 이동되어 기록 물질층(HfO2)(230)의 산소 빈자리가 감소함을 시사한다. 곧, 이러한 결과는 기록 물질층(HfO2)(230)에서 하프늄(Hf)의 산화수가 증가됨을 시사한다.
도 1, 도 3 및 도 4의 메모리 소자(100, 300, 400)에서 절연 구조체(210)의 일 예는 실리콘 산화물(SiO2)를 포함하는 바, 절연 구조체(210)와 기록 물질층(230) 사이에 배치되어 절연 구조체(210)와 기록 물질층(230)이 직접 접촉되는 것을 방지하는 산소 스캐빈저층(220)은 결과적으로 절연 구조체(210)에서 기록 물질층(230)으로 산소가 이동되는 것을 방지하는 배리어 역할을 한다.
도 7 내지 도 9는 도 1 내지 도 4의 제1 내지 제4 메모리 소자(100, 200, 300, 400)의 쓰기, 읽기, 지우기의 동작을 보여준다.
도 7은 왼쪽의 메모리 셀은 기록 셀로 선택되지 않고, 오른쪽 메모리 셀이 기록 셀로 선택된 경우이다. 이에 따라 왼쪽의 게이트 전극(260)에는 채널 온(ON)을 위한 게이트 전압(Von)이 인가되고, 오른쪽의 게이트 전극(260)에는 채널 오프(OFF)를 위한 게이트 전압(Voff)이 인가된다. 채널층(240)의 양단에 쓰기 전압(Vprogram)이 인가되면, 채널 온 상태의 메모리 셀(왼쪽)에서는 채널층(240)을 따라 전류(240e)가 흐르는 반면, 채널 오프 상태의 메모리 셀(오른쪽)에서는 채널층(240)을 따라 전류가 흐르지 못한다. 이 경우, 채널층(240)의 전류가 흐르지 못하는 영역 양단에는 전압이 강하게 걸리고, 이러한 전압에 의한 전기장(electric field) 영향으로 기록 물질층(230)의 저항 상태는 낮은 저항 상태(low resistive state, LRS)로 바뀐다. 이렇게 해서 쓰기 동작이 완료된다. 이러한 저항 상태 변화는 선택된 메모리 셀에 비트 데이터 1 또는 0이 기록된 것을 나타낸다. 달리 말하면, 채널층(240)의 전류가 흐르지 못하는 영역 양단에 걸리는 상기 전압에 의해 오른쪽의 게이트 전극(260)에 대응하는 기록 물질층(230)의 스위칭 영역(Asw)의 저항 상태가 스위칭되며, 정보가 기록된다.
결과적으로, 도 7의 경우, 선택된 메모리 셀(채널 오프 상태의 메모리 셀)에서는 채널층(240)으로 전류가 흐르지 않고 기록 물질층(230)을 통해 전류가 흐르게 된다.
도 8를 참조하면, 왼쪽 셀은 비선택 셀로 게이트 전극(260)에 채널 온(ON)을 위한 전압(Von)이 인가되고, 오른쪽 셀은 선택 셀로 게이트 전극(260)에 채널 오프(OFF)를 위한 전압(Voff)이 인가된다. 읽기 동작을 위해, 스위칭 영역(Asw)의 저항 상태가 바뀌지 않을 정도의 읽기 전압(Vread)를 채널층(240)의 양단에 인가한다. 채널 오프된 오른쪽 셀에서 전류가 채널층(240)으로 흐르지 않고 기록 물질층(230)을 통해 흐르며, 전류를 측정함으로써 해당 셀의 저항 상태를 읽을 수 있다. 곧, 기록된 비트 데이터를 읽을 수 있다.
도 9를 참조하면, 오른쪽 셀에 기록된 정보를 지우기 위해, 기록시와 반대 방향으로 전류가 흐르도록 지우기 전압(Verase)를 인가한다. 왼쪽 셀은 비선택 셀로 게이트 전극(260)에 채널 온(ON)을 위한 전압(Von)이 인가되고, 오른쪽 셀은 선택 셀로 게이트 전극(260)에 채널 오프(OFF)를 위한 전압(Voff)이 인가된다. 채널 오프된 오른쪽 셀에서 전류가 채널층(240)으로 흐르지 않고, 기록 물질층(230)으로 기록시와 반대 방향으로 흐르며 스위칭 영역(Asw)의 저항 상태가 스위칭된다. 곧, 지우기 전압(Verase)의 인가로 스위칭 영역(Asw)의 저항 상태는 정보를 기록하기 전의 원래 상태로 회복된다.
도 10 내지 도 14는 다른 실시예에 따른 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)의 개략적인 구조를 보여주고, 도 15는 도 10 내지 도 14의 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)에 구비되는 메모리 스트링의 개략적인 구조를 입체적으로 보여준다. 도 16은 도 10 내지 도 14의 메모리 소자(500, 600, 700, 800, 900)에 대한 등가회로도이다.
도 10 내지 도 14에 도시한 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)는 복수의 메모리 셀(MC)이 수직방향으로 어레이된 수직형 NAND(vertical NAND, VNAND) 메모리이다. 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)는 상변화 물질을 사용하는 Pc-VNAND 또는 가변 저항 물질을 사용하는 Re-VNAND가 될 수 있다.
제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)는 기록 물질층(530) 안쪽의 적층 구성만 상이하고, 나머지는 서로 동일할 수 있다.
구체적으로, 제5 메모리 소자(500)는 도 10에 도시한 바와 같이, 기록 물질층(530) 안쪽은 기판(520)에 평행한 방향(X축 방향)으로 순차적으로 적층된 절연 구조체(510)와 산소 스캐빈저층(515)을 포함한다. 제6 메모리 소자(600)는 도 11에 도시한 바와 같이, 기록 물질층(530) 안쪽은 산소 스캐빈저층(515)으로만 채워진다. 제6 메모리 소자(600)에서 산소 스캐빈저층(515)은 무도핑 반도체층(예, Si층)일 수 있다. 제7 메모리 소자(700)는 도 12에 도시한 바와 같이, 기록 물질층(530) 안쪽은 산소 스캐빈저층(615)과 절연층(620)으로 채워진다. 제7 메모리 소자(700)의 산소 스캐빈저층(615)은 도펀트가 도핑된 반도체층(예, Si층)일 수 있다. 절연층(620)은 기판(520)에 수직한 방향(Z축 방향)으로 기록 물질층(530)과 평행하게 형성된 산소 스캐빈저층(615)의 하단과 상단에 구비되어 있다. 절연층(620)은 산소 스캐빈저층(615)의 하단과 기판(520) 사이에 및 산소 스캐빈저층(615)의 상단과 드레인 영역(680) 사이에 구비되어 있다. 이에 따라 제7 메모리 소자(700)에서 도핑된 산소 스캐빈저층(615)이 기판(520) 및 드레인 영역(680)과 직접 접촉되는 것이 방지될 수 있다. 제8 메모리 소자(800)의 경우, 도 13에 도시한 바와 같이, 기록 물질층(530)과 절연 구조체(510) 사이에 배치된 산소 스캐빈저층(515)이 기판(520)에 평행한 방향(X축에 평행한 방향)으로 순차적으로 적층된 제1 및 제2 서브 물질층(515a, 515b)을 포함한다. 일 예에서, 제1 및 제2 서브 물질층(515a, 515b)의 역할과 재료는 도 4의 제4 메모리 소자(400)의 제1 및 제2 서브 물질층(420a, 420b)과 동일할 수 있다. 제9 메모리 소자(900)는 도 14에 도시한 바와 같이, 기록 물질층(530)과 절연 구조체(510) 사이에 기록 물질층(530)의 길이 방향으로 기록 물질층(530)과 평행하게 금속층으로 형성된 산소 스캐빈저층(815)를 포함한다. 산소 스캐빈저층(815)의 길이는 기록 물질층(530)보다 짧을 수 있다. 산소 스캐빈저층(815)의 상단과 드레인 영역(680) 사이 및 산소 스캐빈저층(8150의 하단과 기판(520) 사이에 절연층(820)이 존재한다. 따라서 금속층인 산소 스캐빈저층(815)이 기판(520) 및 드레인 영역(680)과 직접 접촉되는 것이 방지될 수 있다. 일 예에서, 절연층(820)는 산화물층 또는 질화물층일 수 있다. 상기 산화물층은 금속을 포함하지 않는 산화물층이거나 금속 산화물층일 수 있다.
도 10 내지 도 16을 함께 참조하여, 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)의 공통된 상세한 세부 구성을 살펴보면 다음과 같다.
기판(520) 상에 복수의 셀 스트링(CS)이 마련되어 있다.
기판(520)은 제1형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(520)은 p형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(520)은 p형 우물(well)(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(520)은 p형 실리콘인 것으로 가정한다. 그러나 기판(520)은 p형 실리콘으로 한정되지 않는다.
기판(520) 상에 소스 영역인 도핑 영역(525)이 제공된다. 도핑 영역(525)은 기판(520)과 상이한 n형 일 수 있다. 이하에서, 도핑 영역(525)은 n 형으로 가정한다. 그러나 도핑 영역(525)은 n형으로 한정되지 않는다. 이러한 도핑 영역(525)은 공통 소스 라인(CSL)에 연결될 수 있다.
셀 스트링(CS)은 도 16의 회로도에 표시한 것처럼 k*n개가 구비되어 매트릭스 형태로 배열될 수 있고, 각 행, 열 위치에 따라 CSij(1≤i≤k, 1≤j≤n)로 명명될 수 있다. 각 셀 스트링(CSij)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인(WL), 그리고 공통 소스 라인(CSL)에 연결된다.
각 셀 스트링(CSij)은 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CSij)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링(CS)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(520) 또는 스트링 선택 트랜지스터들(SST)로부터 동일한 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도시된 회로 구조는 예시적인 것이다. 예를 들어, 셀 스트링들(CS)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS)의 행들의 수가 변경됨에 따라, 셀 스트링(CS)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다. 셀 스트링(CS)들의 행들의 수가 변경됨에 따라, 셀 스트링들(CS)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링(CS)들의 열들의 수도 증가 또는 감소될 수 있다. 셀 스트링(CS)의 열들의 수가 변경됨에 따라, 셀 스트링들(CS)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다.
셀 스트링(CS)의 높이도 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링(CS)들의 행의 단위로 수행될 수 있다. 공통 소스 라인(CSL)에 의해 셀 스트링(CS)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인(SSL)들에 의해 셀 스트링(CS)들이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인(CSL)들은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSL)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
셀 스트링(CS)은 도 10 및 도 13 내지 도 15에 도시한 바와 같이, 절연 구조체(510), 산소 스캐빈저층(515, 815), 기록 물질층(530), 자연 산화막(535), 채널층(540) 및 게이트 절연층(550)을 포함하는 제1 구조물 또는 도 11 및 도 12에 도시한 바와 같이, 절연 구조체 역할을 겸하도록 구비된 산소 스캐빈저층(515, 615), 기록 물질층(530), 자연 산화막(535), 채널층(540) 및 게이트 절연층(550)을 포함하는 제2 구조물을 복수 개의 게이트 전극(560) 및 복수 개의 분리층(570)이 교대로 둘러싸는 형태를 가질 수 있다. 도 15에서 셀 스트링(CS)은 사각 기둥 형태로 도시되고 있으나 이는 예시적이며 이에 한정되지 않는다. 셀 스트링(CS)은 예를 들어, 원통 형상으로 형성될 수도 있다. 도시의 편의상, 도 15에는 자연 산화막(535)을 도시하지 않았다.
절연 구조체(510), 산소 스캐빈저층(515, 815), 기록 물질층(530), 자연 산화막(535), 채널층(540), 게이트 절연층(550)을 포함하는 제1 구조물의 형상을 살펴보기로 한다.
일 예로, 도 10을 참조하면, 절연 구조체(510)는 길이 방향이 Z축 방향인 원통 형태이고, 원통의 평평한 표면 상에 반경 방향으로 산소 스캐빈저층(515, 815), 기록 물질층(530), 자연 산화막(535), 채널층(540) 및 게이트 절연층(550)이 순차적으로 적층되어 있다.
절연 구조체 역할을 겸하는 산소 스캐빈저층(615), 기록 물질층(530), 자연 산화막(535), 채널층(540) 및 게이트 절연층(550)을 포함하는 제2 구조물의 형상을 살펴보기로 한다.
일 예로, 도 11을 참조하면, 절연 구조체 역할을 겸하는 산소 스캐빈저층(515)은 길이 방향이 Z축 방향인 원통 형태이고, 원통의 평평한 표면 상에 반경 방향으로 기록 물질층(530), 자연 산화막(535), 채널층(540) 및 게이트 절연층(550)이 순차적으로 적층되어 있다.
도 11의 경우, 기록 물질층(530) 안쪽은 산소 스캐빈저층(515)으로 채워진 형태이고, 산소 스캐빈저층(515)은 무도핑 반도체층(예, Si층)일 수 있다. 이 경우, 기록 물질층(530)은 산소 스캐빈저층(515)과 기판(520) 사이로 확장되어 산소 스캐빈저층(515)이 기판(520)에 접촉되는 것을 방지할 수 있다.
일 예에서, 기록 물질층(530)은 가변저항물질 또는 상변화 물질을 포함한다. 가변저항물질로, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 상변화 물질로 GST(Ge2Sb2Te5)가 사용될 수 있다.
일 예에서, 채널층(540)은 제 1 타입으로 도핑된 반도체 물질을 포함할 수 있다. 채널층(540)은 기판(520)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(520)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 채널층(540) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 채널층(540)은 Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다.
게이트 절연층(550)은 채널층(540) 표면을 소정의 두께로 둘러싼다. 게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연 물질로 이루어질 수 있다.
복수의 게이트 전극(560)과 복수의 분리층(570)은 상기 구조물의 외면을 둘러싼다. 곧, 복수의 게이트 전극(560)과 복수의 분리층(570)은 게이트 절연층(550)의 외면 상에 구비되고, 게이트 절연층(550)의 상기 외면을 둘러싸도록 배치된다. 복수의 분리층(570)은 복수의 게이트 전극(560) 사이를 분리하기 위한 것으로, 복수의 게이트 전극(560)과 복수의 분리층(570)은 기판(520)에 수직한 방향(Z 방향)으로 서로 교차하며 적층될 수 있다.
게이트 전극(560)은 금속 물질 또는 고농도로 도핑된 실리콘 물질로 이루어질 수 있다. 각 게이트 전극(560)은 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다. 분리층(570)은 실리콘 산화물, 실리콘 질화물 등 다양한 절연 물질로 이루어질 수 있다.
상기 설명한 셀 스트링(CS)의 제조 과정은 외부 구조물에서 내부 구조물의 순서로 진행될 수 있다. 즉, 외경과 내경이 같은 실린더 쉘 형상의 게이트 전극(560)과 분리층(570)이 교차 적층된 구조물을 먼저 형성하고, 이 내면에 게이트 절연층(550), 채널층(540), 기록 물질층(530), 산소 스캐빈저층(515, 615, 815)이 순차적으로 증착될 수 있다. 자연 산화막(535)은 채널층(540)이 형성된 후, 채널층(540) 내면에 자연적으로 형성될 수 있고, 기록 물질층(530)의 증착 과정도 자연 산화막(535) 형성에 영향을 줄 수 있다. 상기 물질층들의 증착에 대해서는 제조방법의 설명에서 후술할 것이다.
채널층(540) 및 기록 물질층(530)의 일단은 도핑 영역(525), 즉 공통 소스 영역과 접할 수 있다. 채널층(540) 및 기록 물질층(530)의 다른 일단에 드레인 영역(680)이 제공될 수 있다. 드레인 영역(680)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인 영역(680)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 드레인 영역(680) 상에, 비트 라인(590)이 제공될 수 있다. 드레인 영역(680) 및 비트 라인(590)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다.
각각의 게이트 전극(560) 및 이와 마주하는 위치의 게이트 절연층(550), 채널층(540), 기록 물질층(530) 및 산소 스캐빈저층(515, 615, 815)의 영역은 메모리 셀(MC)을 구성할 수 있다. 즉, 메모리 셀(MC)은 게이트 전극(560), 게이트 절연층(550) 및 채널층(540)을 포함하는 트랜지스터와 기록 물질층(530)과 산소 스캐빈저층(515, 615, 815)에 의한 가변저항이 병렬 연결된 회로 구조를 갖는다. 이러한 병렬 연결 구조는 수직 방향(Z 방향)으로 연속적으로 배열되어 셀 스트링(CS)을 구성한다. 그리고, 셀 스트링(CS)의 양단은 도 16의 회로도에 나타난 바와 같이, 공통 소스 라인(CSL)과 비트 라인(BL)이 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL)에 동작 전압이 인가됨으로써 복수 개의 메모리 셀(MC)에 여러 동작들, 예컨대, 프로그램(쓰기), 읽기, 지우기 동작이 이루어질 수 있다.
예를 들어, 기록할 메모리 셀(MC)이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다. 이에 따라 공통 소스 라인(CSL)과 비트 라인(BL)에 인가된 전압에 의한 전류 경로는 선택된 메모리 셀(MC)의 기록 물질층(530) 영역을 지나게 되며, 이 때 인가 전압을 Vset 또는 Vreset 값으로 하여 저저항 상태 또는 고저항 상태를 만들 수 있고, 선택된 메모리 셀(MC)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC)은 채널 오프, 선택되지 않은 메모리 셀들은 채널 온 상태가 되도록 각 게이트 전극(560)에 인가되는 게이트 전압이 조절된 후, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 인가 전압(Vread)에 의해 해당 셀(MC)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
이러한 VNAND 구조에서, 셀 스트링(CS)의 높이에 따른 패키징(packaging) 한계에 의해, 셀 스트링(CS)에 포함되는 게이트 전극(560)의 수를 증가시키는 것은 한계가 있다. 특히 인접하는 셀 간의 간섭(interference)에 의해 인접하는 게이트 전극(560) 간의 거리를 줄이는데 한계가 있다. 이에 따라 수직 방향(Z방향)으로 인접하는 게이트 전극(560)과 분리층(570)의 수직 방향 길이의 합을 줄일 수 있는 한계 값에 의해 메모리 용량에 한계를 나타내게 된다.
상술한 바와 같이, 실시예에 따른 제5 내지 제9 메모리 소자(500, 600, 700, 800, 900)는 기록 물질층(530)의 내면에 기록 물질층(530)과 직접 접촉되는 산소 스캐빈저층(515, 615, 815)을 구비한다. 따라서 메모리 소자의 동작과정에서 기록 물질층(530)에 산소 빈자리 생성이 용이해질 수 있고, 기록 물질층(530) 안쪽으로부터 기록 물질층(530)의 산소 빈자리를 감소시키는 요소(예, 산소)가 유입되는 것을 방지할 수 있다. 이에 따라 기록 물질층(530)의 저항변화동작이 정상적이면서 안정적으로 이루어질 수 있다. 이러한 결과는 메모리 소자의 집적도와 신뢰도 향상에 도움이 될 수 있다.
도 17 내지 25b는 예시적인 일 실시예에 따른 메모리 소자의 제조방법을 단계적으로 보여준다. 일부 도면은 a와 b로 구분되는데, a는 단면도를, b는 평면도를 나타낸다.
먼저, 도 17을 참조하면, 기판(520) 상에 분리층(570)과 희생층(580)을 교대로 반복 적층한 적층 구조물을 형성한다. 일 예에서, 기판(520)은 실리콘 기판일 수 있는데, 예를 들어 소정 불순물로 도핑된 실리콘 기판일 수 있다. 기판(520)은 p형 실리콘 기판일 수 있으며, 다만, 이에 한정되는 것은 아니다.
분리층(570)은 절연 물질로 이루어지며, 예를 들어, SiO2를 포함할 수 있다. 희생층(580)은 구부러진 경로의 채널층, 기록물질층 형성을 위해 리세스 구조물을 형성하기 위한 층으로, 분리층(570)의 재질과 식각비가 다른 재질로 이루어진다. 분리층(570)은 예를 들어, SiNx를 포함할 수 있다. 분리층(570)의 두께와 희생층(580)의 두께는 각각 제조될 메모리 소자의 세부 구조에 따라 정해질 수 있다. 분리층(570)의 두께, 희생층(580)의 두께는 각각 제조될 메모리 소자의 게이트 전극 간의 간격, 게이트 전극의 길이에 대응할 수 있다. 일 예에서, 희생층(580)의 두께는 5nm~30nm의 범위을 가질 수 있다. 일 예에서, 분리층(570)의 두께는 5nm~30nm의 범위로 형성할 수 있다. 희생층(580) 위치에 게이트 전극이 형성되게 되며, 즉, 희생층(580)의 개수는 제조될 메모리 소자의 단위 셀의 개수에 대응한다.
분리층(570), 희생층(580)의 형성을 위해, atomic layer deposition (ALD), metal organic atomic layer deposition (MOALD), chemical vapor deposition (CVD), metal organic chemical vapor deposition (MOCVD), physical vapor deposition (PVD) 등의 증착 방법이 사용될 수 있다. 상기 방법들은 기판(520)을 챔버내에 위치시키고, 챔버를 소정 온도로 가열하며 소스를 공급하는 과정을 포함하며, 원하는 두께에 따라 온도, 시간의 공정 조건이 조절된다.
다음, 도 18a 및 도 18b에 도시한 바와 같이, 도 17의 적층 구조물에 채널 홀(HO_CH)을 형성한다. 채널 홀(HO_CH)은 게이트 절연물질, 채널 물질, 기록 물질, 산소 스캐빈저 물질 등을 도포하기 위한 홀이다. 채널 홀(HO_ch)의 형성을 위해 포토 리소그라피 및 식각 공정을 사용할 수 있다. 채널 홀(HO_ch)의 개수는 두 개로 도시되었으나 이는 예시적인 것이다. 예를 들어, 도 10 내지 도 16에서 설명한 셀 스트링(CS)의 개수만큼, 채널 홀(HO_ch)을 형성할 수 있다.
다음, 도 19에 도시한 바와 같이, 채널 홀(HO_ch)의 내측면에 게이트 절연층(550), 채널층(540), 기록 물질층(530) 및 산소 스캐빈저층(515)을 순차적으로 형성한다. 이때, 채널층(540)의 내면에는 자연적으로 산화막(SiO2)(535)이 형성될 수 있다. 또한, 기록 물질층(530)을 형성할 때, 사용되는 산화제(예, O3, H2O 등)에 의해서도 채널층(540)의 내면에 자연 산화막이 더해질 수 있다. 일 예에서, 기록 물질층(430)을 형성하기 전에 자연 산화막(535)을 제거하거나 감소시키는 공정을 수행할 수도 있다. 게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연물질로 이루어질 수 있다. 채널층(540)은 반도체 물질로 이루어질 수 있고 예를 들어 poly-Si를 포함할 수 있다. 채널층(540)은 소정 도펀트로 도핑될 수 있고, 기판(520)과 동일하게 p형으로 도핑될 수 있다. 다만, 이에 한정되지 않는다. 채널층(540)은 예를 들어, Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다. 기록 물질층(530)은 가변저항물질 또는 상변화물질을 포함할 수 있다. 가변저항물질로 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 상변화 물질로 GST(Ge2Sb2Te5)가 사용될 수 있다.
산소 스캐빈저층(515)은 반도체층이거나 반도체층을 포함할 수 있다. 일 예에서, 상기 반도체층을 형성할 때, 도펀트를 도핑할 수도 있고, 도핑하지 않을 수도 있다. 상기 도펀트는 p형 또는 n형일 수 있다. 상기 반도체층은 실리콘을 포함할 수 있다. 일 예에서, 산소 스캐빈저층(515)은 한 성분의 금속 또는 두 성분 이상의 금속을 포함하는 금속층이거나 이러한 금속층을 포함할 수도 있다. 일 예에서, 산소 스캐빈저층(515)은 도 13에 도시한 바와 같이 복수의 층(515a, 515b)으로 형성할 수도 있다. 일 예에서, 산소 스캐빈저층(515)은 산소를 포함하지 않으면서 산소에 대한 반응도는 상대적으로 높은 성분(예, Si)을 포함하는 절연층으로 형성할 수 있다. 예를 들면, 산소 스캐빈저층(515)은 실리콘 질화물층(예, SiN)이거나 실리콘 질화물층을 포함할 수 있다. 일 예에서, 산소 스캐빈저층(515)은 금속 산화물층이거나 금속 산화물층을 포함할 수도 있다. 일 예로, 상기 금속 산화물층은 Al2O3층 또는 La2O3층을 포함할 수 있다.
산소 스캐빈저층(515)이 도핑된 반도체층 또는 금속층으로 형성되거나 전도성의 금속 산화물층으로 형성되어 전도성을 갖는 경우, 산소 스캐빈저층(515)의 상단 및 하단은 절연화되거나 상기 상단 및 하단 상에 절연층을 더 형성할 수 있다. 이렇게 해서 산소 스캐빈저층(515)과 기판(520)이 직접 접촉되는 것을 방지할 수 있고, 후속 공정에서 형성되는 드레인 영역(680)과 산소 스캐빈저층(515)이 직접 접촉되는 것도 방지할 수도 있다.
산소 스캐빈저층(515)이 채널층(540)과 동일한 물질(예, Si)로 형성되는 경우, 채널층(540)의 형성 조건을 그대로 산소 스캐빈저층(515)의 형성에 적용할 수 있는 바, 메모리 소자의 제조 공정이 단순해 질 수도 있다.
상기 물질층들(550, 540, 530, 515)의 형성을 위해, ALD, MOALD, CVD, MOCVD, PVD, Plasma Enhanced ALD (PEALD) 등의 증착 방법이 사용될 수 있다. 상기 방법들은 채널 홀(HO_ch)이 형성된 적층 구조물을 챔버내에 위치시키고, 챔버를 소정 온도로 가열하며 소스를 공급하는 과정을 포함하며, 각 층마다 원하는 두께에 따라 온도, 시간의 공정 조건이 조절된다.
한편, PEALD 방법을 이용하는 경우, 플라즈마 손상(plasma damage)이 발생될 수도 있고, 이러한 플라즈마 손상은 기록 물질층(530)에 산소 빈자리를 생성을 유발할 수 있다. 따라서 산소 스캐빈저층(515)을 PEALD 방법으로 형성하는 경우, 기록 물질층(530)에 대한 산소 빈자리 생성을 보다 용이할 수 있고, 상대적으로 많은 산소 빈자리를 생성할 수 있다.
채널 홀(HO_ch)의 내측면에 게이트 절연층(550), 채널층(540)을 형성하고, 기록 물질층(530)을 형성하기 전에, 채널 홀(HO_ch)의 바닥면에 증착된 절연 물질 및 채널 물질을 제거하는 과정을 수행할 수 있다.
다음, 채널 홀(HO_ch) 내부의 남은 공간에 도 20a, 도 20b에 도시한 바와 같이 절연 구조체(510)을 형성한다. 채널 홀(HO_ch) 내부의 상기 남은 공간은 절연 구조체(510)로 완전히 채워질 수 있다. 채널 홀(HO_ch) 내부의 상기 남은 공간이 절연 구조체(510)로 채워지고, 산소 스캐빈저층(515)이 도 20a와 같이 절연 구조체(510)와 기록 물질층(530) 사이에 형성되는 경우, 산소 스캐빈저층(515)의 두께는 2nm~20nm 정도일 수 있다.
일 예에서, 채널 홀(HO_ch) 내부의 상기 남은 공간은 절연 구조체(510)로 채워지는 대신, 산소 스캐빈저층(515)으로 채워질 수도 있다. 이 경우, 기록 물질층(530)은 도 22에 도시한 바와 같이 기판(520)과 산소 스캐빈저층(515) 사이로 확장되게 형성될 수 있다. 이렇게 해서 채널 홀(HO_ch) 내부의 상기 남은 공간이 절연 구조체(510) 대신, 산소 스캐빈저층(515)으로 채워지는 경우에 산소 스캐빈저층(515)과 기판(520)이 직접 접촉되는 것이 방지될 수 있다. 이와 같이, 산소 채널 홀(HO_ch) 내부의 상기 남은 공간이 절연 구조체(510)로 채워지는 대신, 산소 스캐빈저층(515)으로 채워지는 경우(도 11 참조), 산소 스캐빈저층(515)의 X축에 평행한 방향의 두께, 곧 산소 스캐빈저층(515)의 직경은 50nm 정도일 수 있으나, 이것으로 한정되지 않는다.
채널 홀(HO_ch) 내부의 상기 남은 공간을 채울 수 있는 예시적인 물질들을 통칭해서 매립 물질로 표현할 수도 있다.
다음, 도 21에 도시한 바와 같이, 도 20a에 도시한 구조물을 식각하여 커팅한다.
다음, 남아있는 희생층(580)을 제거하여, 도 22에 도시한 바와 같이, 게이트 홀(HO_ga)을 형성하고, 게이트 홀(HO_ga)에 전극 물질을 증착하여, 도 23에 도시한 바와 같이, 게이트 전극(560)을 형성한다. 이렇게 해서 기판(520) 상에 두 개의 스트링 셀(CS)이 형성된다.
다음, 도 24a 및 도 24b에 도시한 바와 같이, 기판(520)에 공통 소스 영역(525)을 형성한다. 기판(510) 상의 소정 영역에 도펀트를 주입하여 고농도 영역으로 만드는 과정이며, 공통 소스 영역(525)은 두 스트링 셀(CS)의 일단의 채널층(240), 기록 물질층(230) 및 산소 스캐빈저층(515)과 접하게 형성된다.
기록 물질층(230)을 형성하는 과정에서 기록 물질층(230)이 채널 홀(HO_ch)의 바닥면을 덮도록 형성되는 경우, 기록 물질층(230)이 형성된 후 형성되는 산소 스캐빈저층(515)의 하단은 기판(520)과 접촉되지 않을 수 있다. 따라서 이 경우에는 공통 소스 영역(525)은 두 스트링 셀(CS)의 일단의 채널층(240) 및 기록 물질층(230)과 접촉되게 형성될 수 있다.
다음, 도 25a 및 도 25b에 도시한 바와 같이, 두 스트링 셀(CS)의 다른 일단, 즉, 공통 소스 영역(525)과 접하는 채널층(240), 기록 물질층(230) 및 산소 스캐빈저층(515)의 일단(예, 하단)의 맞은 편에 있는 채널층(240), 기록 물질층(230) 및 산소 스캐빈저층(515)의 타단(예, 상단)에 연결되는 드레인 영역(680)을 형성하고, 드레인 영역(680)을 연결하는 비트 라인(590)을 형성한다.
본 개시에 따른 각 메모리 소자(100, 200...900)는 다양한 전자 장치의 메모리 스템으로 채용될 수 있다. 각 메모리 소자(100, 200...900)는 칩 형태의 메모리 블록으로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있고, 또는 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
도 26은 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 26을 참조하면, 메모리 시스템 (1600)은 메모리 컨트롤러 (1601) 및 메모리 장치(1602)를 포함할 수 있다. 메모리 컨트롤러(1601)는 메모리 장치 (1602)에 대한 제어 동작을 수행하고, 예를 들어, 메모리 컨트롤러(1601)는 메모리 장치(1602)에 어드레스(ADD) 및 메모리 장치(1602)에 대해 프로그래밍 (또는 기록), 판독 및/또는 소거 동작을 수행하기 위한 커맨드(CMD)를 제공한다. 또한, 프로그래밍 동작 및 판독 데이터를 위한 데이터는 메모리 컨트롤러(1601)와 메모리 장치(1602) 사이에서 전송될 수 있다.
메모리 장치(1602)는 메모리 셀 어레이(1610) 및 전압 발생기(1620)를 포함할 수 있다. 메모리 셀 어레이(1610)는 복수의 워드 라인과 복수의 비트 라인이 서로 교차하는 영역에 배열된 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(1610)는 도 1 내지 도 4 및 도 10 내지 도 14의 실시예에 기초한 메모리 소자들 중 하나를 포함한다.
메모리 컨트롤러(1601)는 논리 회로를 포함하는 하드웨어와 같은 처리 회로; 프로세서 실행 소프트웨어와 같은 하드웨어/소프트웨어 조합; 또는 이들의 조합을 포함할 수 있다. 예를 들어, 처리 회로는 보다 구체적으로 중앙 처리 장치 (CPU), 산술 논리 장치 (ALU), 디지털 신호 프로세서, 마이크로 컴퓨터, FPGA (Field Programmable Gate Array), SoC (System-on-Chip), 프로그래머블 로직 유닛, 마이크로 프로세서, ASIC (application-specific integrated circuit) 등이며, 다만, 이에 한정되지는 않는다. 메모리 컨트롤러(1601)는 호스트(미도시)로부터의 요청에 응답하여 동작할 수 있고 메모리 장치(1602)에 액세스하고 위에서 논의된 제어 동작(예를 들어, 기록/판독 동작)을 제어함으로써, 메모리 컨트롤러(1601)를 특수 목적 제어기로 변환하도록 구성될 수 있다. 메모리 컨트롤러(1601)는 메모리 셀 어레이(1610)에 대한 프로그래밍/판독/소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 메모리 컨트롤러(1601)로부터의 명령에 응답하여, 전압 발생기(1620)(예를 들어, 전력 회로)는 메모리 셀 어레이(1610)에 데이터 프로그래밍 또는 데이터 판독을 위해 워드 라인의 전압 레벨을 제어하기 위한 전압 제어 신호를 생성할 수 있다.
또한, 메모리 컨트롤러(1601)는 비 휘발성 메모리 장치(1602)로부터 판독 된 데이터에 대한 결정 동작을 수행할 수 있다. 예를 들어, 메모리 셀로부터 판독 된 데이터로부터, 온-셀 수 및/또는 오프-셀 수가 결정될 수 있다. 메모리 장치 (1602)는 판독 데이터에 대한 판독 결과에 따라 메모리 컨트롤러(1601)에 통과(pass)/실패(fail) 신호 (P/F)를 제공할 수 있다. 메모리 컨트롤러(1601)는 통과/실패 신호 (P / F)를 참조하여 메모리 셀 어레이(1610)의 쓰기 및 읽기 동작을 제어할 수 있다.
도 27은 예시적인 일 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
도 27을 참조하면, 뉴로모픽 장치(1700)는 처리 회로(1710) 및/또는 메모리(1720)를 포함할 수 있다. 뉴로모픽 장치(1700)는 도 1 내지 도 4 및 도 10 내지 도 14의 실시예에 기초한 메모리 소자들 중 하나를 포함할 수 있다.
일부 예시적인 실시예에서, 처리 회로(1710)는 뉴로모픽 장치(1700)를 구동하기 위한 기능을 제어하도록 구성 될 수 있다. 예를 들어, 처리 회로(1710)는 메모리(1720)의 메모리(1720)에 저장된 프로그램을 실행함으로써 뉴로모픽(1700)를 제어하도록 구성될 수 있다. 일부 예시적인 실시 예에서, 처리 회로는 논리 회로와 같은 하드웨어, 소프트웨어를 실행하는 프로세서와 같은 하드웨어/소프트웨어 조합, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 프로세서는 중앙 처리 장치 (CPU), 그래픽 처리 장치(GPU), 뉴로모픽 장치(1700)에 포함된 응용 프로세서 (AP), 산술 논리 장치(ALU), 디지털 신호 프로세서, 마이크로 컴퓨터, FPGA(Field Programmable Gate Array), SoC(System-on-Chip), 프로그래머블 로직 유닛, 마이크로 프로세서, ASIC(application-specific integrated circuit) 등을 포함할 수 있으나, 이에 제한되지는 않는다. 일부 예시적인 실시예에서, 처리 회로(1710)는 외부 장치(1730)에 대해 다양한 데이터를 판독/기록하고, 및/또는 판독/기록 된 데이터를 이용하여 뉴로모픽 장치(1700)를 실행하도록 구성될 수 있다. 일부 실시 예들에서, 외부 장치(1730)는 이미지 센서 (예를 들어, CMOS 이미지 센서 회로)를 갖는 외부 메모리 및/또는 센서 어레이를 포함할 수 있다.
일부 실시예에서, 도 27의 뉴포모픽 장치는 기계 학습(machine learning) 시스템에 적용될 수 있다. 기계 학습 시스템은 컨볼루션 뉴럴 네트워크 (CNN), 디콘볼루션 뉴럴 네트워크, 긴 단기 메모리(long short-term memory) (LSTM) 유닛 및/또는 GRU (Gated Recurrent Unit)을 선택적으로 포함하는 반복 뉴럴 네트워크 (RNN), SNN (Stacked Neural Network), SSDNN (State-space Dynamic Neural Network), DBN (Deep Faith Network), GAN (Generative Adversarial Network) 및/또는 제한된 Boltzmann 머신(RBM)과 같은, 다양한 인공 신경 네트워크 조직 및 처리 모델을 이용할 수 있다.
또는, 이러한 기계 학습 시스템은 다른 형태의 기계 학습 모델, 예컨대 선형 및/또는 로지스틱 회귀, 통계 클러스터링, 베이지안(Bayesian) 분류, 결정 트리, 주성분 분석과 같은 차원 축소, 전문가 시스템, 및/또는 랜덤 포레스트(random forests)와 같은 앙상블을 포함하는 이들의 조합을 포함할 수 있다. 이러한 기계 학습 모델은 다양한 서비스 및/또는 애플리케이션을 제공하는데 사용될 수 있고, 예를 들어 이미지 분류 서비스, 생체 정보 또는 생체 데이터에 기초한 사용자 인증 서비스, ADAS (Advanced Driver Assistance System) 서비스, 음성 어시스턴트 서비스, 자동 음성 인식 (ASR) 서비스 등이 전자 장치에 의해 실행될 수 있다.
전술한 메모리 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 200??900:제1 내지 제9 메모리 소자 210, 510:절연 구조체
220, 320, 420:제1 내지 제3 산소 스캐빈저층 230, 530:기록 물질층
235, 535:자연 산화막 240, 540:채널층
240e:전류 250, 550:게이트 절연층
260, 560:게이트 전극 270, 570:분리층
325, 620, 820:절연층 420a, 420b:제1 및 제2 서브 물질층
515, 615, 815:산소 스캐빈저층 515a, 515b:제1 및 제2 서브 물질층
520:기판 525:공통 소스 라인(CSL)
580:희생층 590, BL:비트라인
680:드레인 영역 1600:메모리 시스템
1700:뉴로모픽 장치 Asw:스위칭 영역
CS:셀 스트링 D1, D2:제1 및 제2 방향
G1, G2:제1 및 제2 게이트 전극 HO_ch:채널홀
HO_ga:게이트홀 MC:메모리 셀
WL:워드라인

Claims (35)

  1. 베이스 기판;
    상기 베이스 기판 상에 구비된 산소 스캐빈저층;
    상기 산소 스캐빈저층 상에 구비되고, 상기 산소 스캐빈저층에 직접 접촉되는 기록 물질층;
    상기 기록 물질층 상에 구비된 채널층;
    상기 채널층 상에 구비된 게이트 절연층; 및
    상기 게이트 절연층 상에 구비된 게이트 전극;을 포함하고,
    상기 산소 스캐빈저층은 상기 기록 물질층에 산소 빈자리를 생성하는 원소를 포함하고 산소는 포함하지 않는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 베이스 기판과 상기 산소 스캐빈저층은 동일한 물질이고, 하나의 층을 이루는 메모리 소자.
  3. 제 2 항에 있어서,
    상기 베이스 기판과 상기 산소 스캐빈저층은 반도체층인 메모리 소자.
  4. 제 3 항에 있어서,
    상기 반도체층은 무도핑 반도체층인 메모리 소자.
  5. 제 3 항에 있어서,
    상기 반도체층은 도펀트가 도핑된 반도체층이고, 상기 도핑된 반도체층 양단에 절연층이 구비된 메모리 소자.
  6. 제 2 항에 있어서,
    상기 베이스 기판과 상기 산소 스캐빈저층은 금속층이고, 상기 금속층 양단에 절연층이 구비된 메모리 소자.
  7. 제 1 항에 있어서,
    상기 산소 스캐빈저층은 도펀트가 도핑된 반도체층이고, 그 양단에 절연층이 구비된 메모리 소자.
  8. 제 1 항에 있어서,
    상기 산소 스캐빈저층은 금속층을 포함하고, 그 양단에 절연층이 구비된 메모리 소자.
  9. 제 1 항에 있어서,
    상기 원소는 반도체 원소인 메모리 소자.
  10. 제 9 항에 있어서,
    상기 산소 스캐빈저층은 질소(N)를 더 포함하는 메모리 소자.
  11. 제 1 항에 있어서,
    상기 산소 스캐빈저층은,
    상기 베이스 기판 상에 형성된 제1 서브 물질층; 및
    상기 제1 서브 물질층 상에 형성되고, 상기 기록 물질층과 직접 접촉된 제2 서브 물질층;을 포함하는 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 서브 물질층 중 하나는 반도체 성분을 포함하는 층이고, 나머지는 금속층인 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제1 및 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 질화물층인 메모리 소자.
  14. 제 11 항에 있어서,
    상기 제1 및 제2 서브 물질층 중 하나는 도펀트가 도핑된 반도체층이고, 나머지는 무도핑 반도체층인 메모리 소자.
  15. 제 12 항에 있어서,
    상기 반도체 성분을 포함하는 층은 질소를 더 포함하는 메모리 소자.
  16. 제 13 항에 있어서,
    상기 반도체층은 도펀트가 도핑된 실리콘층 또는 무도핑 실리콘층인 메모리 소자.
  17. 제 1 항에 있어서,
    상기 베이스 기판은 산소를 포함하는 절연 구조체이고, 상기 산소 스캐빈저층은 상기 베이스 기판의 산소가 상기 기록 물질층으로 이동되는 것을 차단하도록 구비된 베리어인 메모리 소자.
  18. 제 1 항에 있어서,
    상기 게이트 절연층 상에 복수의 상기 게이트 전극은 제1 방향으로 정렬되고, 사이사이에 분리층이 배치되어 서로 절연된 메모리 소자.
  19. 제 18 항에 있어서,
    상기 베이스 기판은 상기 제1 방향에 평행한 원통형이고,
    상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층 및 상기 게이트 절연층은 상기 베이스 기판을 둘러싸도록 상기 베이스 기판의 원통형 표면에 순차적으로 적층된 메모리 소자.
  20. 제 19 항에 있어서,
    상기 베이스 기판, 상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층, 상기 게이트 절연층, 상기 게이트 전극 및 상기 분리층은 도핑영역을 포함하는 기판 상에 구비되고,
    상기 베이스 기판, 상기 산소 스캐빈저층, 상기 기록 물질층, 상기 채널층, 상기 게이트 절연층 및 상기 채널층로 이루어지는 적층물은 상기 기판의 표면에 수직하면서 그 일단이 상기 도핑영역에 접촉되도록 구비되고,
    상기 게이트 전극과 상기 분리층은 상기 적층물을 둘러싸면서 상기 기판에 평행하게 구비된 메모리 소자.
  21. 제 20 항에 있어서,
    상기 적층물의 상기 일단의 맞은 편에 있는 상기 적층물의 타단은 드레인 영역이 접촉되고, 상기 드레인 영역에 비트라인이 연결된 메모리 소자.
  22. 제 1 항에 있어서,
    상기 기록 물질층은 저항변화물질과 상변화 물질 중 하나를 포함하는 메모리 소자.
  23. 제 1 항 내지 제 22 항 중 어느 한 항의 메모리 소자를 포함하는 전자 장치.
  24. 기판 상에 희생층과 분리층을 교대로 반복 증착하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하는 채널 홀을 형성하는 단계;
    상기 채널 홀의 내측면에 게이트 절연층, 채널층, 기록 물질층 및 산소 스캐빈저층을 순차적으로 형성하는 단계;
    상기 산소 스캐빈저층이 형성된 후 남은 상기 채널 홀의 내부를 매립 물질로 채우는 단계;
    상기 희생층을 제거하여 게이트 홀을 형성하는 단계; 및
    상기 게이트 홀에 전극 물질을 증착하는 단계;를 포함하고,
    상기 산소 스캐빈저층은 상기 기록 물질층에 산소 빈자리를 생성하는 원소를 포함하고 산소는 포함하지 않는 메모리 소자 제조방법.
  25. 제 24 항에 있어서,
    상기 채널 홀의 내측면에 상기 게이트 절연층과 상기 채널층을 형성한 후, 상기 기록 물질층을 형성하기 전에 상기 채널 홀의 바닥면에 증착된 절연 물질 및 채널 물질을 제거하는 단계를 더 포함하는 메모리 소자 제조방법.
  26. 제 24 항에 있어서,
    상기 산소 스캐빈저층과 상기 매립 물질은 서로 동일한 물질로 형성되고, 하나의 층이 되는 메모리 소자의 제조방법.
  27. 제 24 항에 있어서,
    상기 산소 스캐빈저층을 형성하는 단계는,
    상기 기록 물질층의 내면에 제1 서브 물질층을 형성하는 단계; 및
    상기 제1 서브 물질층의 내면에 제2 서브 물질층을 형성하는 단계;를 포함하는 메모리 소자.
  28. 제 24 항 또는 제 26 항에 있어서,
    상기 산소 스캐빈저층은 반도체층을 포함하는 메모리 소자의 제조방법.
  29. 제 24 항 또는 제 26 항에 있어서,
    상기 산소 스캐빈저층은 금속층을 포함하고, 상기 기판에 수직한 방향의 그 양단에 절연층을 형성하는 메모리 소자의 제조방법.
  30. 제 28 항에 있어서,
    상기 반도체층은 도펀트가 도핑된 실리콘층 또는 무도핑 실리콘층이고, 상기 반도체층이 상기 도핑된 실리콘층일 때, 상기 기판에 수직한 방향의 그 양단에 절연층을 형성하는 메모리 소자의 제조방법.
  31. 제 27 항에 있어서,
    상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 금속층인 메모리 소자의 제조방법.
  32. 제 27 항에 있어서,
    상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 반도체층이고, 나머지는 질화물층인 메모리 소자의 제조방법.
  33. 제 27 항에 있어서,
    상기 제1 서브 물질층과 상기 제2 서브 물질층 중 하나는 도핑된 실리콘층이고, 나머지는 무도핑 실리콘층인 메모리 소자의 제조방법.
  34. 제 24 항에 있어서,
    상기 산소 스캐빈저층은 PEALD 방법으로 형성하는 메모리 소자의 제조방법.
  35. 제 24 항에 있어서,
    상기 채널층과 상기 산소 스캐빈저층은 동일한 조건에서 동일한 재료로 형성되는 메모리 소자의 제조방법.
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