KR20230031708A - 비휘발성 메모리 소자 및 이를 포함한 장치 - Google Patents

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KR20230031708A
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허진성
남승걸
문태환
이윤성
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Abstract

비휘발성 메모리 소자를 개시한다. 본 비휘발성 메모리 소자는, 금속 필러(metal pillar), 금속 필러의 측면을 감싸면서 금속 필러와 이격 배치된 채널층, 채널층의 일단에 배치된 소스, 채널층의 타단에 배치된 드레인, 채널층의 측면을 감싸는 게이트 절연층 및 게이트 절연층의 측면을 감싸면서 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극을 포함한다.

Description

비휘발성 메모리 소자 및 이를 포함한 장치{NONV0LATILE MEMORY DEVICE AND APPARATUS COMPRISING THE SAME}
개시된 실시예들은 비휘발성 메모리 소자 및 이를 포함한 장치에 관한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
비휘발성 메모리 장치는 금속, 유전체층 및 반도체층 들이 집적되어 있기 때문에 장시간 동안 메모리 장치가 동작할 때 발열 문제(Self-Heating Effect)가 심각할 수 있다.
일 실시예에 따른 금속 필러를 포함하는 비휘발성 메모리 소자를 제공한다.
일 유형에 따른 비휘발성 메모리 소자는, 금속 필러(metal pillar); 상기 금속 필러의 측면을 감싸면서 상기 금속 필러와 이격 배치된 채널층; 상기 채널층의 일단에 배치된 소스; 상기 채널층의 타단에 배치된 드레인; 상기 채널층의 측면을 감싸는 게이트 절연층; 및 상기 게이트 절연층의 측면을 감싸면서 상기 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극;을 포함한다.
그리고, 상기 채널층, 상기 게이트 절연층 및 상기 게이트 전극 중 적어도 하나는, 상기 금속 필러를 중심으로 대칭적인 구조를 가질 수 있다.
또한, 상기 금속 필러와 상기 채널층 사이의 공간을 채우는 절연 물질;을 더 포함할 수 있다.
그리고, 상기 절연 물질은, 실리콘 산화물 및 열전도성 세라믹 중 적어도 하나를 포함할 수 있다.
또한, 상기 금속 필러와 접하고 상기 채널층을 관통하여 채널층의 외부로 노출된 전도성 라인;을 더 포함할 수 있다.
그리고, 상기 금속 필러에는, 상기 전도성 라인을 통해 기준 전압이 인가될 수 있다.
또한, 상기 기준 전압은, 상기 복수 개의 게이트 전극에 인가되는 전압에 무관하게 일정할 수 있다.
그리고, 상기 기준 전압은, 상기 복수 개의 게이트 전극에 인가되는 전압 범위내에 포함될 수 있다.
또한, 상기 금속 필러는, 접지될 수 있다.
그리고, 상기 게이트 절연층은, SiO, AlO, SiON, SiN 중 적어도 하나를 포함할 수 있다.
그리고, 상기 게이트 절연층의 측면을 감싸면서 상기 복수 개의 게이트 전극 사이에 배치되는 강유전체층;을 더 포함할 수 있다.
또한, 상기 강유전체층은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함할 수 있다.
그리고, 상기 강유전체층은, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다.
또한, 상기 게이트 절연층은, 전하의 터널링이 이루어지는 전하 터널링층; 유입된 전하를 저장하는 전하 트랩층; 및 전하 트랩층과 게이트 전극 간의 전하 이동을 저지하는 전하 블로킹층;을 포함할 수 있다.
그리고, 상기 금속 필러와 상기 채널층 사이에서 상기 채널층과 접하는 가변 저항층;을 더 포함할 수 있다.
또한, 상기 드레인과 전기적으로 연결되며, 상기 비휘발성 메모리 소자에 프로그램, 독출 및 소거 중 어느 하나의 동작을 수행하기 위한 전압을 인가되는 비트 라인;을 더 포함할 수 있다.
상술한 비휘발성 메모리 소자는 금속 필러를 포함하기 때문에 금속 필러를 통해 메모리 셀에서 발생된 열을 외부로 효과적으로 방출할 수 있다.
금속 필러에 일정한 전압이 인가되어 각 메모리 셀에 인가되는 전압 범위를 고정시킬 수 있어, 각 메모리 셀의 스위칭 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 비휘발성 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 비휘발성 메모리 소자를 A-A' 방향으로 자른 단면을 도시한 도면이다.
도 3은 도 1의 비휘발성 메모리 소자를 B-B' 방향으로 자른 단면을 도시한 도면이다.
도 4는 복수 개의 비휘발성 메모리 소자의 등가회로도이다.
도 5는 다른 실시예에 따른 금속 필러를 포함하는 비휘발성 메모리 소자를 도시한 도면이다.
도 6은 또 다른 실시예에 따른 금속 필러 포함하는 비휘발성 메모리 소자를 도시한 도면이다.
도 7은 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 8은 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 9는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽 장치를 개략적으로 도시한 도면이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1는 일 실시예에 따른 비휘발성 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 2는 도 1의 비휘발성 메모리 소자를 A-A' 방향으로 자른 단면을 도시한 도면이며, 도 3은 도 1의 비휘발성 메모리 소자를 B-B' 방향으로 자른 단면을 도시한 도면이다. 도 4는 복수 개의 비휘발성 메모리 소자에 대한 등가회로도이다.
본 실시예의 비휘발성 메모리 소자(100)는 복수의 메모리 셀(MC)이 수직방향으로 어레이된 수직형 NAND(vertical NAND, VNAND) 메모리이다.
도 1 내지 도 4를 함께 참조하여, 비휘발성 메모리 소자(100)의 상세한 세부 구성을 살펴보면 다음과 같다. 먼저, 도 1을 참조하면, 비휘발성 메모리 소자(100)는 기판(101) 및 기판(101)상에 배치된 셀 스트링을 포함할 수 있다. 도면에는 하나의 셀 스트링이 도시되어 있으나, 비휘발성 메모리 소자는 복수 개의 셀 스트링을 포함한다. 복수 개의 셀 스트링은 k*n개가 구비되어 매트릭스 형태로 배열될 수 있고, 각 행, 열 위치에 따라 CSij(1≤i≤k, 1≤j≤n)로 명명될 수 있다.
기판(101)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(101)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(101)은 p 타입 웰(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(101)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(101)은 p 타입 실리콘으로 한정되지 않는다.
기판(101) 상에 도핑 영역(102)이 제공된다. 예를 들면, 도핑 영역(102)은 기판(101)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 도핑 영역(102)은 n-타입을 가질 수 있다. 이하에서, 도핑 영역(102)은 n-타입인 것으로 가정한다. 그러나 도핑 영역(102)은 n-타입인 것으로 한정되지 않는다. 이러한 도핑 영역(102)은 공통 소스 라인(CSL)에 연결될 수 있다.
각 셀 스트링(CSij)은 도 4의 회로도에 표시한 것처럼 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 공통 소스 라인(CSL)에 연결된다.
셀 스트링(CSij)은 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CSij)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링(CS)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL)(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(101) 또는 스트링 선택 트랜지스터들(SST)으로부터 동일한 높이에 위치한 메모리 셀(MC)들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도시된 회로 구조는 예시적인 것이다. 예를 들어, 셀 스트링들(CS)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS)의 행들의 수가 변경됨에 따라, 셀 스트링(CS)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인(BL)에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다. 셀 스트링(CS)들의 행들의 수가 변경됨에 따라, 셀 스트링들(CS)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링(CS)들의 열들의 수도 증가 또는 감소될 수 있다. 셀 스트링(CS)의 열들의 수가 변경됨에 따라, 셀 스트링들(CS)의 열들에 연결되는 비트 라인(BL)들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다.
셀 스트링(CS)의 높이도 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 셀 스트링(CS)들의 행의 단위로 수행될 수 있다. 공통 소스 라인(CSL)에 의해 셀 스트링(CS)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인(SSL)들에 의해 셀 스트링(CS)들이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인(CSL)들은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSL)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀(MC)들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀(MC)들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
셀 스트링(CS)은, 도 1에 도시된 바와 같이, 기판(101)에는 수평방향을 따라 연장되는 복수 개의 게이트 전극(110) 및 복수 개의 절연 소자(120)가 교번적으로 배열될 수 있다. 즉, 복수 개의 게이트 전극(110) 및 복수 개의 절연 소자(120)는 수평방향과 수직인 수직방향을 따라 서로 교차하며 적층될 수 있다.
게이트 전극(110)는 금속 물질 또는 고농도로 도핑된 실리콘 물질로 이루어질 수 있다. 게이트 전극(110)은 금속, 금속 질화물, 금속 카바이드, 폴리실리콘 및 이들의 조합으로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 또는 탄탈 질화막(TaN film)을 포함할 수 있고, 금속 카바이드는 알루미늄 또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다.
게이트 전극(110)은 복수개의 물질이 적층된 구조를 가질 수도 있다. 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(110)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
복수 개의 절연 소자(120)는 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다. 게절연 소자(120)은 도전층들 사이의 절연을 위한 스페이서 역할을 할 수 있다.
각 게이트 전극(110)은 워드 라인(WL), 스트링 선택 라인(SSL) 중 어느 하나와 연결될 수 있다.
교번적으로 배열된 복수 개의 게이트 전극(110) 및 복수 개의 절연 소자(120)을 수직방향으로 관통하는 채널 홀(CH)이 제공된다.
채널 홀(CH)은 복수 개의 층으로 구성될 수 있다. 일 실시예에서, 채널 홀(CH)에는 금속 필러(130), 금속 필러(130)의 측면을 감싸면서 금속 필러(130)와 이격 배치된 채널층(140), 채널층(140)의 측면을 감싸는 게이트 절연층(150), 게이트 절연층(150)의 측면을 감싸는 강유전체층(160)에 배치될 수 있다. 그리고, 채널 홀(CH)은 금속 필러(130)와 채널층(140) 사이의 공간을 채우는 절연 물질(170)을 더 포함할 수 있다.
채널 홀(CH)의 최외각층은 강유전체층(160)일 수 있다. 강유전체층(160)는 특정 동작 영역에서 네거티브 커패시턴스(negative capacitance)를 가질 수 있어, 게이트 전극(110) 스택에 적용될 경우 서브문턱 스윙 값을 낮출 수 있다.
강유전체층(160)는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 또는 2종 이상 선택되는 물질을 포함할 수 있다. 이러한 금속 산화물은 수nm 수준의 매우 얇은 박막에서도 강유전성을 나타낼 수 있으며, 기존 실리콘 기반의 반도체 소자 공정에 적용 가능하여 양산성이 높다.
강유전체층(160)는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물(HfxZr1-xO2, 단 0<x<1) 및 이들의 조합으로 이루어진 군에서 1 종 또는 2종 이상 선택되는 물질을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 또는 2종 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다. 도펀트 물질 함량은 모재의 금속 원소 대비 0at% 초과, 0.2at% 이상, 0.5at% 이상, 1at% 이상, 2at% 이상, 3 at% 이상 10at% 이하, 8at% 이하, 7at% 이하, 또는 6at% 이하일 수 있다.
또한, 강유전체층(160)는 사방정계(orthorhombic) 결정상을 포함할 수 있다. 예를 들어, 강유전체층(160)는 사방정계 결정상, 정방정계 결정상 등 여러 결정상을 포함할 수 있으나, 사방정계 결정상을 지배적(dominemnt)으로 또는 모든 결정상 중 가장 큰 비율로 포함할 수 있다.
강유전체층(160)는 잔류 분극의 유무/크기, 금속 산화물의 조성, 도핑 원소의 종류와 비율, 결정상 등에 따라 고유전체 등과 구분될 수 있다. 각 원소의 종류 및 함량은 당업계에 알려진 방법에 따라 측정될 수 있으며, 예를 들어, XPS(X-ray photoelectron spectroscopy), AES(Auger electron spectroscopy), ICP(Inductively coupled plasma) 등이 사용될 수 있다. 또한, 결정상 분포는 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, TEM (Transmission electron microscopy), GIXRD(Grazing Incidence X-ray Diffraction) 등이 사용될 수 있다.
강유전체층(160)의 내측면상에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다. 게이트 절연층(150)의 내측면상에는 채널층(140)이 콘포말하게 형성될 수 있다. 채널층(140)은 제 1 타입으로 도핑된 반도체 물질을 포함할 수 있다. 채널층(140)은 기판(101)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(101)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 채널층(140) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 채널층(140)은 Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다.
채널층(140)의 내부에는 금속 필러(130)가 배치될 수 있다. 금속 필러(130)는 열전도성 및 전기적 전도성이 우수한 금속 물질로 이루어질 수 있다. 상기한 금속 필러(130)는 비휘발성 메모리 소자에서 발생된 열을 외부로 방출할 수도 있고, 외부에서 인가된 전압으로 일정한 전위을 유지할 수도 있다.
금속 필러(130)와 채널층(140) 사이에는 절연 물질(170)이 충진될 수 있다. 절연 물질(170)은, 예를 들면 실리콘 산화물을 포함하지만 이에 한정되지는 않는다. 절연 물질(170)은 금속 필러(130)와 메모리 셀(MC)을 전기적으로 절연시킴과 동시에 메모리 셀(MC)에서 발생된 열을 금속 필러(130)로 전달할 수 있다. 예를 들어, 절연층은 열전도성 세라믹과 같은 열전도성 절연체로 구성될 수도 있다.
채널층(140)은 도핑 영역(102) 즉 공통 소스 영역과 접할 수 있다.
채널홀(CH) 상에 드레인(103)이 제공될 수 있다. 드레인(103)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인(103)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인(103) 상에, 비트 라인(BL)이 제공될 수 있다. 드레인(103) 및 비트 라인(BL)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다.
각각의 게이트 전극(110) 및 이와 수평 방향(X 방향)으로 마주하는 위치의 강유전체층(160), 게이트 절연층(150) 및 채널층(140)은 메모리 셀(MC)을 구성한다.
이러한 메모리 셀(MC)는 수직 방향(Z 방향)으로 연속적으로 배열되어 셀 스트링(CS)을 구성한다. 그리고, 셀 스트링(CS)의 양단은 도 3의 회로도에 나타난 바와 같이, 공통 소스 라인(CSL)과 비트 라인(BL)이 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL)에 전압을 인가됨으로써 복수 개의 메모리 셀(MC)에 프로그램, 독출, 소거 과정이 이루어질 수 있다.
예를 들어, 기록할 메모리 셀(MC)이 선택되면, 선택된 메모리 셀(MC)에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 메모리 셀(MC)의 게이트 전극(110) 전압값이 조절되고, 선택되지 않은 메모리 셀(MC)들은 채널 온 되도록 선택되지 않은 메모리 셀(MC)들의 게이트 전극(110)의 전압값이 조절된다.
읽기 동작에서도, 이와 유사하게, 선택된 메모리 셀(MC)에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC)은 채널 오프, 선택되지 않은 메모리 셀(MC)들은 채널 온 상태가 되도록 각 게이트 전극(110)에 인가되는 게이트 전극(110) 전압이 조절된 후, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 인가 전압(Vread)에 의해 해당 메모리 셀(MC)에 흐르는 전류를 측정함으로써 메모리 셀(MC) 상태(1 또는 0)를 확인할 수 있다.
특히, 강유전체층(160)은 일정 전압을 걸어준 후 전압을 다시 0V로 가져가도 물질 내에 분극값(polarization)이 반영구적으로 남아 있는 물질이며, 이러한 잔류 분극의 극성(방향)은 외부에서 인가되는 전압의 극성(방향)에 의존할 수 있다. 이러한 특성을 이용하여, 비휘발성 메모리 특성을 갖는 반도체 소자가 구현될 수 있다. 구체적으로, 강유전체층(160)에 인가되는 외부 전계의 방향을 180도로 바꾸면서 강유전체층(160)의 잔류 분극 방향을 바꿀 수 있다. 다시 말해, 메모리 소자는 양의 전압 또는 음의 전압을 게이트 전극(110)에 인가하면서, 강유전체층(160)이 낮은 논리값(정보 "0") 또는 높은 논리값(정보 "1")에 대응하는 잔류 분극을 가지도록 할 수 있다. 또한, 강유전체층(160)의 이러한 분극 방향에 의해, 소스와 드레인(103) 사이에 도전성(conductance) 차이가 발생할 수 있고, 이를 통해 정보 "0" 혹은 정보 "1"을 기입하거나 확인할 수 있다. 정보 "0"과 정보 "1"은 프로그래밍과 지우기에 대응될 수 있다.
비휘발성 메모리 소자(100)의 메모리 셀(MC)들은 수직형으로 연결되어 있는 구조로서 메모리 셀(MC)들이 집적되어 있다. 따라서, 비휘발성 메모리 소자가 장시간 동작시 발생하는 발열 문제가 심각할 수 있다. 일 실시예에 따른 금속 필러(130)는 금속 필러(130)는 채널층(140)을 관통하여 외부와 연결된 전도성 라인(131)과 접할 수 있다.
각 메모리 셀(MC)이 동작할 때 발생하는 열은 금속 필러(130) 및 전도성 라인(131)을 통해 채널층(140)의 외부로 효과적으로 방출할 수 있다. 그리하여, self-heating effect를 효과적으로 줄일 수 있다.
또한, 금속 필러(130)에는 전도성 라인을 통해 기준 전압이 인가될 수 있다. 기준 전압은 복수 개의 게이트 전극(110)에 인가되는 전압에 무관하게 일정할 수 있다. 예를 들어, 게이트 전극(110) 각각에는 -6V 내지 +6V 인가될 수 있고, 금속 필러(130)는 접지될 수 있다. 그러나, 이에 한정되지 않는다. 금속 필러(130)에는 -6V 내지 +6V 내의 특정 전압이 기준 전압으로 인가될 수 있음도 물론이다. 그리하여 상기한 금속 필러(130)는 바디 라인이 될 수 있다.
상기와 같이, 일 실시예에 따른 비휘발성 메모리 소자에는 채널 홀(CH)에 열전도성이 높은 금속 필러(130)가 배치되기 때문에 메모리 셀(MC)에서 발생되는 열을 채널층(140)의 외부로 방출할 수 있다. 그리고, 금속 필러(130)는 전기적 전도성도 높기 때문에 기준 전압을 인가시켜 각 메모리 셀(MC)에 인가되는 전압 범위를 고정할 수 있는 바, 강유전체층(160)의 분극 스위칭 특성을 향상시킬 수 있다.
지금까지 강유전체층(160)을 포함하는 비휘발성 메모리 소자에 대해 설명하였다. 그러나, 이에 한정되지 않는다. 다른 형태의 수직형 비휘발성 메모리 소자도 금속 필러(130)를 포함할 수 있다.
도 5는 다른 실시예에 따른 금속 필러(130)를 포함하는 비휘발성 메모리 소자를 도시한 도면이다. 도 1과 도 5를 참조하면, 도 5의 비휘발성 메모리 소자는 강유전체층(160)을 포함하지 않을 수 있다. 그리고, 게이트 절연층(210)은 채널층(140)에서 게이트 전극(110) 방향으로 순차적으로 배열된 전하 터널링층(211), 전하 트랩층(212) 및 전하 블로킹층(213)을 포함할 수 있다.
전하 터널링층(211), 전하 트랩층(212) 및 전하 블로킹층(213) 모두 메모리 셀(MC) 별로 구분없이 서로 연결되어 있는 것으로 도시되어 있다. 그러나, 이에 한정되지 않는다. 전하 트랩층(212) 및 전하 블로킥층(130)은 절연 소자(120)에 의해 분리되어 메모리 셀(MC)들간 서로 연결되지 않고, 전하 터널링층(211)은 메모리 셀(MC)들간 서로 연결되면서 채널층(140)을 감쌀 수도 있다.
전하 터널링층(211)은 전하의 터널링이 이루어지는 층으로, 예를 들면 실리콘 산화물 또는 금속 산화물을 포함할 수 있지만 이에 한정되는 것은 아니다.
전하 트랩층(212)은 유입된 전하들을 저장할 수 있다. 채널층(140)에 존재하는 전하(예를 들어, 전자)들은, 터널링 효과 등에 의해, 전하 트랩층(212)으로 유입될 수 있다. 전하 트랩층(212)으로 유입된 전하들은 전하 트랩층(212)에 고정될 수 있다. 전하 트랩층(212)은 전하 트랩이 가능한 실리콘 질화물을 포함할 수 있다.
전하 블로킹층(213)은 전하 트랩층(212)과 게이트 전극(110) 간의 전하 이동을 저지하는 배리어 기능을 수행할 수 있다. 전하 블로킹층(213)의 내측면은 전하 트랩층(212)과 접하고, 전하 블로킹층(213)의 외측면은 게이트 전극(110)과 접할 수 있다. 전하 블로킹층(213)은 예를 들면, 실리콘 산화물 또는 금속 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 5의 비휘발성 메모리 소자도 장기간 동작시 열이 발생하는 바, 금속 필러(130)는 각 메모리 셀(MC)에서 발생된 열을 외부로 방출시키는 방열 기능을 수행할 수 있다.
도 6은 또 다른 실시예에 따른 금속 필러(130)를 포함하는 비휘발성 메모리 소자를 도시한 도면이다. 도 1과 도 6을 참조하면, 도 6의 비휘발성 메모리 소자는 강유전층 대신에 채널층(140)의 내부면을 따라 배치되는 가변 저항층(220)을 포함할 수 있다. 가변 저항층(220)은 채널층(140)과 접하게 배치될 수 있고, 채널층(140)에 콘포말하게 증착될 수 있다.
가변 저항층(220)의 산화물층으로 구성될 수 있다. 구체적으로, 가변 저항층(220)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 예를 들어, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO 중 어느 하나가 사용될 수 있다.
가변 저항층(220)을 포함하는 비휘발성 메모리 소자는 채널 홀(CH)의 중심축에 금속 필러(130)를 포함하고 있어, 각 메모리 셀(MC)에서 발생된 열 방출시키는 히트 싱크 기능을 수행할 수 있다.
도 7은 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 전자 장치(300)를 도식적으로 설명한 블록도이다.
도 7을 참조하면, 일 실시에에 따른 전자 장치(300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(300)는 버스(310)를 통해서 서로 결합한 제어기(320), 키패드, 키보드, 화면(display) 같은 입출력 장치(330), 메모리(340), 무선 인터페이스(350)를 포함할 수 있다.
제어기(320)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(340)는 예를 들면 제어기(320)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다.
메모리(340)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(340)는 일 실시예에 따른 비휘발성 메모리 소자(100, 100a, 100b)들 중에서 적어도 하나를 포함할 수 있다.
전자 장치(300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(350)를 사용할 수 있다. 예를 들어 무선 인터페이스(350)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8은 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템(400)을 도식적으로 설명한 블록도이다.
도 8을 참조하면, 일 실시예에 따른 비휘발성 메모리 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(400)은 대용량의 데이터를 저장하기 위한 메모리(410) 및 메모리 컨트롤러(420)를 포함할 수 있다. 메모리 컨트롤러(420)는 호스트(430)의 읽기/쓰기 요청에 응답하여 메모리 (410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리(410)를 제어한다. 메모리 컨트롤러(420)는 호스트(430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리(410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(410)는 본 발명의 실시예에 따른 반도체 메모리 소자(100, 100a, 100b)들 중에서 적어도 하나를 포함할 수 있다.
지금까지 설명한 실시예에 따른 메모리 소자는 칩 형태로 구현되어 뉴로모픽 컴퓨팅 플랫폼으로 사용될 수 있다. 예를 들어, 도 9는 실시예에 따른 메모리 장치를 포함하는 뉴로모픽 장치를 개략적으로 보인다. 도 9를 참조하면, 뉴로모픽 장치(500)는 프로세싱 회로(510) 및/또는 메모리(520)를 포함할 수 있다. 뉴로모픽 장치(500)의 메모리(520)는 실시예에 따른 메모리 시스템(10)을 포함할 수 있다.
프로세싱 회로(510)는 뉴로모픽 장치(500)를 구동시키기 위한 기능들을 제어하도록 구성될 수 있다. 예를 들어, 프로세싱 회로(510)는 뉴로모픽 장치(500)의 메모리(520)에 저장된 프로그램을 실행시킴으로써 뉴로모픽 장치(500)를 제어할 수 있다.
프로세싱 회로(510)는 논리 회로와 같은 하드웨어, 소프트웨어를 실행시키는 프로세서와 같은 하드웨어와 소프트웨어의 조합, 또는 이들의 결합을 포함할 수 있다. 예를 들어, 프로세서는 중앙처리 유닛(CPU, central processing unit), 그래픽 처리 유닛(GPU, graphics processing unit), 뉴로모픽 장치(500) 내의 응용 프로세서(AP, application processor), 산술 논리 유닛(ALU, arithmetic logic unit), 디지털 프로세서, 마이크로 컴퓨터, FPGA(field programmable gate array), SoC(System-on-Chip), 프로그램가능 논리 유닛(programmable logic unit), 마이크로 프로세서(microprocessor), 주문형 반도체(ASIC, application-specific integrated circuit) 등을 포함할 수 있다.
또한, 프로세싱 회로(510)는 외부 장치(1030)에서 다양한 데이터를 읽고 쓰며 그 데이터를 이용해 뉴로모픽 장치(500)를 실행시킬 수 있다. 외부 장치(1030)는 외부의 메모리 및/또는 이미지 센서(예컨대, CMOS 이미지 센서 회로)를 구비한 센서 어레이를 포함할 수 있다.
도 9에 도시된 뉴로모픽 장치(500)는 머신 러닝 시스템에 적용될 수 있다. 머신 러닝 시스템은, 예컨대, 합성곱 신경망(CNN, convolutional neural network), 역합성곱 신경망(deconvolutional neural network), 장단기 메모리(long short-term memory, LSTM) 및/또는 GRU(gated recurrent unit)를 선택적으로 포함하는 순환 신경망(RNN, recurrent neural network), SNN(stacked neural network), SSDNN(state-space dynamic neural network), DBN(deep belief network), GANs(generative adversarial networks), 및/또는 RBM(restricted Boltzmann machines) 등을 포함하는 다양한 인공 신경망 조직과 처리 모델을 활용할 수 있다.
이러한 머신 러닝 시스템은, 예컨대, 선형 회귀분석(linear regression) 및/또는 로지스틱 회귀분석(logistic regression), 통계적 군집화(statistical clustering), 베이즈 분류(Bayesian classification), 의사결정 나무(decision trees), 주성분 분석(principal component analysis)과 같은 차원 축소(dimensionality reduction), 및 전문가 시스템과 같은 다른 종류의 머신 러닝 모델, 및/또는 랜덤 포레스트(random forest)와 같은 앙상블 기법을 포함하는 이들의 조합을 포함할 수 있다. 이러한 머신 러닝 모델은, 예컨대, 영상 분류 서비스, 생체 정보 또는 생체 데이터에 기반한 사용자 인증 서비스, 첨단 운전자 지원 시스템(ADAS, advanced driver assistance system), 음성 인식 비서 서비스(voice assistant service), 자동 음성 인식(ASR, automatic speech recognition) 서비스 등과 같은 다양한 서비스를 제공하는 데 사용될 수 있으며, 다른 전자 장치에 장착되어 실행될 수 있다.
전술한 비휘발성 메모리 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 100a, 100b: 비휘발성 메모리 소자
110: 게이트 전극
120: 절연 소자
130: 금속 필러
140: 채널층
150: 게이트 절연층
160: 강유전체층
170: 절연 물질

Claims (17)

  1. 금속 필러(metal pillar);
    상기 금속 필러의 측면을 감싸면서 상기 금속 필러와 이격 배치된 채널층;
    상기 채널층의 일단에 배치된 소스;
    상기 채널층의 타단에 배치된 드레인;
    상기 채널층의 측면을 감싸는 게이트 절연층; 및
    상기 게이트 절연층의 측면을 감싸면서 상기 게이트 절연층의 표면을 따라 교번적으로 배열된 복수 개의 절연 소자와 복수 개의 게이트 전극;을 포함하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 채널층, 상기 게이트 절연층 및 상기 게이트 전극 중 적어도 하나는,
    상기 금속 필러를 중심으로 대칭적인 구조를 갖는 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 금속 필러와 상기 채널층 사이의 공간을 채우는 절연 물질;을 더 포함하는 비휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 절연 물질은,
    실리콘 산화물 및 열전도성 세라믹 중 적어도 하나를 포함하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 금속 필러와 접하고 상기 채널층을 관통하여 채널층의 외부로 노출된 전도성 라인;을 더 포함하는 비휘발성 메모리 소자.
  6. 제 3항에 있어서,
    상기 금속 필러에는,
    상기 전도성 라인을 통해 기준 전압이 인가되는 비휘발성 메모리 소자.
  7. 제 6항에 있어서,
    상기 기준 전압은,
    상기 복수 개의 게이트 전극에 인가되는 전압에 무관하게 일정한 비휘발성 메모리 소자.
  8. 제 6항에 있어서,
    상기 기준 전압은,
    상기 복수 개의 게이트 전극에 인가되는 전압 범위내에 포함되는 비휘발성 메모리 소자.
  9. 제 6항에 있어서,
    상기 금속 필러는,
    접지된 비휘발성 메모리 소자.
  10. 제 1항에 있어서,
    상기 게이트 절연층은,
    SiO, AlO, SiON, SiN 중 적어도 하나를 포함하는 비휘발성 메모리 소자.
  11. 제 1항에 있어서,
    상기 게이트 절연층의 측면을 감싸면서 상기 복수 개의 게이트 전극 사이에 배치되는 강유전체층;을 더 포함하는 비휘발성 메모리 소자.
  12. 제 11항에 있어서,
    상기 강유전체층은
    MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함하는 비휘발성 메모리 소자.
  13. 제 11항에 있어서,
    상기 강유전체층은
    C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함하는 비휘발성 메모리 소자.
  14. 제 1항에 있어서,
    상기 게이트 절연층은,
    전하의 터널링이 이루어지는 전하 터널링층;
    유입된 전하를 저장하는 전하 트랩층; 및
    전하 트랩층과 게이트 전극 간의 전하 이동을 저지하는 전하 블로킹층;을 포함하는 비휘발성 메모리 소자.
  15. 제 1항에 있어서,
    상기 금속 필러와 상기 채널층 사이에서 상기 채널층과 접하는 가변 저항층;을 더 포함하는 비휘발성 메모리 소자.
  16. 제 1항에 있어서,
    상기 드레인과 전기적으로 연결되며, 상기 비휘발성 메모리 소자에 프로그램, 독출 및 소거 중 어느 하나의 동작을 수행하기 위한 전압을 인가되는 비트 라인;을 더 포함하는 비휘발성 메모리 소자.
  17. 제 1항 내지 제 16항 중 어느 한 항에 따른 메모리 소자를 포함하는 전자 장치.
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