KR101110512B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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요스께 고모리
히데아끼 아오찌
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Abstract

메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부, 및 상기 한쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과, 상기 기둥 형상부의 측면을 둘러싸도록 형성된 제1 절연층과, 상기 제1 절연층의 측면을 둘러싸도록 형성된 전하 축적층과, 상기 전하 축적층의 측면을 둘러싸도록 형성된 제2 절연층과, 상기 제2 절연층의 측면을 둘러싸도록 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하는 제1 도전층을 구비한다. 상기 선택 트랜지스터는, 상기 기둥 형상부의 상면으로부터 상방으로 연장되는 제2 반도체층과, 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제3 절연층과, 상기 제3 절연층의 측면을 둘러싸도록 형성된 제4 절연층과, 상기 제4 절연층의 측면을 둘러싸도록 형성되고, 상기 선택 트랜지스터의 제어 전극으로서 기능하는 제2 도전층을 구비한다. 상기 제1 반도체층은, 상기 제2 반도체층과 연속하여 일체로 형성되어 있다. 상기 제1 절연층은, 상기 제3 절연층과 연속하여 일체로 형성되어 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원>
본 출원은 2009년 2월 25일 출원된 일본 특허 출원 제2009-42786호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 상의 2차원 평면 내에 소자를 집적하여 LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 1소자의 치수를 작게 하는(미세화하는) 것이 일반적이지만, 최근 그 미세화도 비용적, 기술적으로 곤란해져 오고 있었다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요한데, 리소그래피 공정에 필요로 하는 비용은 증가 일로를 걷고 있다. 또한, 가령 미세화가 달성되었다고 하여도 구동 전압 등이 스케일링되지 않는 한, 소자간의 내압 등 물리적인 한계점을 맞을 것이 예상된다. 즉, 디바이스로서의 동작이 곤란해질 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위하여, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 제안되어 있다(특허 문헌 1: 일본 특허 공개 제2007-266143호 공보 참조).
메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치 중 하나로, 원기둥형 구조의 트랜지스터를 사용한 반도체 기억 장치가 있다(특허 문헌 1 참조). 원기둥형 구조의 트랜지스터를 사용한 반도체 기억 장치에 있어서는, 게이트 전극이 되는 다층의 도전층 및 필러 형상의 기둥 형상 반도체가 형성된다. 기둥 형상 반도체는 트랜지스터의 채널(보디)부로서 기능한다. 기둥 형상 반도체의 주위에는 메모리 게이트 절연층이 형성되어 있다. 이들 도전층, 기둥 형상 반도체, 메모리 게이트 절연층을 포함하는 구성은 메모리 스트링이라고 불린다.
상기 종래 기술을 이용하는 경우, 선택 트랜지스터(전하를 축적하지 않는 게이트 절연막을 이용함)를 형성하기 위해서는, 다른 공정에서, 상하에 위치하여 접하는 기둥 형상 반도체를 형성한다. 다른 공정에서 기둥 형상 반도체를 형성하고, 그것들을 접속하는 경우, 이들 기둥 형상 반도체의 사이에서 발생하는 콘택트 저항에 의해 반도체 기억 장치는 오작동을 일으킬 우려가 있다. 즉, 상기 종래 기술을 이용한 반도체 기억 장치는 상하의 기둥 형상 반도체와의 접속을 위해, 예를 들어 희불산을 포함하는 용액 중에서의 계면 처리 등이 필요해지는데, 메모리 게이트 절연층을 손상시킬 가능성이 있어, 충분히 높은 신뢰성을 확보하는 것이 곤란하였다.
[특허문헌1]일본특허공개제2007-266143호공보
본 발명은 상기 종래 기술을 감안하여 이루어진 것으로, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링, 및 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터를 갖는 불휘발성 반도체 기억 장치이며, 상기 메모리 스트링은 기판에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부, 및 상기 한쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과, 상기 기둥 형상부의 측면을 둘러싸도록 형성된 제1 절연층과, 상기 제1 절연층의 측면을 둘러싸도록 형성된 전하 축적층과, 상기 전하 축적층의 측면을 둘러싸도록 형성된 제2 절연층과, 상기 제2 절연층의 측면을 둘러싸도록 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하는 제1 도전층을 구비하고, 상기 선택 트랜지스터는 상기 기둥 형상부의 상면으로부터 상방으로 연장되는 제2 반도체층과, 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제3 절연층과, 상기 제3 절연층의 측면을 둘러싸도록 형성된 제4 절연층과, 상기 제4 절연층의 측면을 둘러싸도록 형성되고, 상기 선택 트랜지스터의 제어 전극으로서 기능하는 제2 도전층을 구비하고, 상기 제1 반도체층은 상기 제2 반도체층과 연속하여 일체로 형성되고, 상기 제1 절연층은 상기 제3 절연층과 연속하여 일체로 형성되어 있는 것을 특징으로 한다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링과, 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터와, 상기 메모리 스트링과 상기 선택 트랜지스터 사이에 형성된 더미 트랜지스터를 갖는 불휘발성 반도체 기억 장치이며, 상기 메모리 스트링은 기판에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부, 및 상기 한쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과, 상기 기둥 형상부의 측면을 둘러싸도록 형성된 제1 절연층과, 상기 제1 절연층의 측면을 둘러싸도록 형성된 전하 축적층과, 상기 전하 축적층의 측면을 둘러싸도록 형성된 제2 절연층과, 상기 제2 절연층의 측면을 둘러싸도록 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하는 제1 도전층을 구비하고, 상기 선택 트랜지스터는, 상기 기둥 형상부의 상면으로부터 상방으로 연장되는 제2 반도체층과, 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제3 절연층과, 상기 제3 절연층의 측면을 둘러싸도록 형성된 제4 절연층과, 상기 제4 절연층의 측면을 둘러싸도록 형성되고, 상기 선택 트랜지스터의 제어 전극으로서 기능하는 제2 도전층을 구비하고, 상기 더미 트랜지스터는, 상기 제1 반도체층과, 상기 제1 반도체층의 기둥 형상부의 측면을 둘러싸도록 형성된 절연층과, 상기 제1 도전층과 상기 제2 도전층 사이에서 상기 절연층의 측면을 둘러싸도록 형성되고, 상기 더미 트랜지스터의 제어 전극으로서 기능하는 제3 도전층을 구비하는 것을 특징으로 한다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링, 및 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터를 갖는 불휘발성 반도체 기억 장치의 제조 방법이며, 제1 층간 절연층에 끼워진 복수의 제1 도전층을 퇴적시키고, 상기 제1 도전층의 상층에 제2 층간 절연층에 끼워진 제2 도전층을 퇴적시키고, 상기 복수의 제1 도전층을, 기판과 평행한 방향으로부터 보아 U자 형상으로 관통하여 제1 홀을 형성하고, 상기 제2 도전층을 관통하여 제2 홀을 형성하고, 상기 제1 홀에 면하는 상기 제1 도전층의 측면 및 제2 홀에 면하는 상기 제2 도전층의 측면에 제1 절연층을 형성하고, 상기 제1 홀 및 상기 제2 홀에 면하는 상기 제1 절연층의 측면에 전하 축적층을 형성하고, 상기 제2 홀에 면하는 상기 전하 축적층을 선택적으로 제거하고, 상기 제1 홀에 면하는 상기 전하 축적층의 측면 및 상기 제2 홀에 면하는 상기 제1 절연층의 측면에 연속하여 일체로 제2 절연층을 형성하고, 상기 제1 홀 및 상기 제2 홀을 메우도록 연속하여 일체로 반도체층을 형성하는 것을 특징으로 한다.
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 구성 개략도.
도 2는, 제1 실시 형태에 관한 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 일부의 회로도.
도 4는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 단면도.
도 5는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 6은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 7은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 8은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 9는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 10은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 11은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 12는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 13은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 14는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 15는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 16은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 17은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 18은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 19는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 20은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 21은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도.
도 22는, 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 23은, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 24는, 본 발명의 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 25는, 본 발명의 제4 실시 형태에 관한 메모리 트랜지스터 영역의 일부 개략 사시도.
도 26은, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 일부의 회로도.
도 27은, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 불휘발성 반도체 기억 장치
12 : 메모리 트랜지스터 영역
13 : 워드선 구동 회로
14 : 소스측 선택 게이트선(SGS) 구동 회로
15 : 드레인측 선택 게이트선(SGD) 구동 회로
이하, 도면을 참조하여, 본 발명에 관한 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
[제1 실시 형태]
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 구성)
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 개략도를 도시한다. 도 1에 도시한 바와 같이, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는, 주로 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16), 소스선 구동 회로(17) 및 백 게이트 트랜지스터 구동 회로(18)를 갖는다. 메모리 트랜지스터 영역(12)은 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는 워드선 WL에 인가하는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 인가하는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15)는, 드레인측 선택 게이트선(SGD)에 인가하는 전압을 제어한다. 센스 앰프(16)는 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 소스선 구동 회로(17)는 소스선 SL에 인가하는 전압을 제어한다. 백 게이트 트랜지스터 구동 회로(18)는 백 게이트선 BG에 인가하는 전압을 제어한다. 또한, 상기 외에, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는, 비트선 BL에 인가하는 전압을 제어하는 비트선 구동 회로를 갖는다(도시 생략).
도 2는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 사시도이다. 제1 실시 형태에 있어서, 메모리 트랜지스터 영역(12)은 메모리 스트링 MS, 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr을 m×n개(m, n은 자연수) 갖고 있다. 도 2에 있어서는 m=6, n=2의 일례를 나타내고 있다.
제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에 있어서, 메모리 트랜지스터 영역(12)에는 복수의 메모리 스트링 MS가 형성되어 있다. 상세하게는 후술하겠지만, 메모리 스트링 MS는 전기적으로 재기입 가능한 복수의 메모리 트랜지스터 MTr이 직렬로 접속된 구성을 갖는다. 도 1 및 도 2에 도시한 바와 같이, 메모리 스트링 MS를 구성하는 메모리 트랜지스터 MTr은 반도체층을 복수 적층함으로써 형성되어 있다.
각 메모리 스트링 MS는 U자 형상 반도체 SC, 워드선 WL1 내지 WL8, 백 게이트선 BG를 갖는다.
U자 형상 반도체 SC는, 로우 방향으로부터 보아 U자 형상으로 형성되어 있다. U자 형상 반도체 SC는, 반도체 기판 Ba에 대하여 대략 수직 방향으로 연장되는 한쌍의 기둥 형상부 CL, 및 한쌍의 기둥 형상부 CL의 하단부를 연결시키도록 형성된 연결부 JP를 갖는다. 또한, 기둥 형상부 CL은 원기둥 형상이어도 되고, 각기둥 형상이어도 된다. 또한, 기둥 형상부 CL은 점점 형상을 갖는 기둥 형상이어도 된다. 여기에서, 로우 방향은 적층 방향에 직교하는 방향이며, 후술하는 칼럼 방향은 적층 방향 및 로우 방향에 직교하는 방향이다.
U자 형상 반도체 SC는, 한쌍의 기둥 형상부 CL의 중심축을 연결하는 직선이 칼럼 방향에 평행해지도록 배치되어 있다. 또한, U자 형상 반도체 SC는, 로우 방향 및 칼럼 방향으로 구성되는 면내에 매트릭스 형상으로 되도록 배치되어 있다.
각 층의 워드선 WL1 내지 WL8은, 로우 방향으로 평행하게 연장되는 형상을 갖고 있다. 각 층의 워드선 WL1 내지 WL8은, 칼럼 방향으로 소정 피치를 형성하여, 서로 절연 분리하여 라인 형상으로 반복해서 형성되어 있다. 워드선 WL1은 워드선 WL8과 동일 층에 형성되어 있다. 마찬가지로, 워드선 WL2는 워드선 WL7과 동일 층에 형성되고, 워드선 WL3은 워드선 WL6과 동일 층에 형성되고, 워드선 WL4는 워드선 WL5와 동일 층에 형성되어 있다.
칼럼 방향의 동일 위치에 형성되어 로우 방향으로 배열되는 메모리 트랜지스터 MTr1 내지 MTr8의 게이트는, 동일한 워드선 WL1 내지 WL8에 접속되어 있다. 각 워드선 WL1 내지 WL8의 로우 방향의 단부는 계단 형상으로 형성되어 있다. 각 워드선 WL1 내지 WL8은 로우 방향으로 복수 배열되는 기둥 형상부 CL을 둘러싸도록 형성되어 있다.
워드선 WL1 내지 WL8과 기둥 형상부 CL 사이에는, 메모리 게이트 절연층이 형성되어 있다. 메모리 게이트 절연층은, 기둥 형상부 CL에 접하는 터널 절연층, 터널 절연층에 접하는 전하 축적층, 및 전하 축적층에 접하는 블록 절연층을 갖는다. 전하 축적층은 전하를 축적하는 기능을 갖는다. 상기 구성을 환언하면, 메모리 게이트 절연층은 기둥 형상부 CL의 측면을 둘러싸도록 형성되어 있다. 각 워드선 WL1 내지 WL8은 메모리 게이트 절연층을 둘러싸도록 형성되어 있다. 상기 메모리 게이트 절연층에 관한 구성은, 후에 상세하게 설명한다.
드레인측 선택 트랜지스터 SDTr은, 기둥 형상 반도체 SCa 및 드레인측 선택 게이트선 SGD를 갖는다.
기둥 형상 반도체 SCa는, 한쪽의 기둥 형상부 CL의 상면으로부터 상방으로 연장되도록 형성되어 있다. 기둥 형상 반도체 SCa는, 기둥 형상부 CL과 연속하여 일체로 형성되어 있다.
드레인측 선택 게이트선 SGD는, 최상부의 워드선 WL1의 상부에 형성되어 있다. 드레인측 선택 게이트선 SGD는, 로우 방향으로 평행하게 연장되는 형상을 갖고 있다. 드레인측 선택 게이트선 SGD는, 칼럼 방향으로 소정 피치를 교대로 형성하여, 후술하는 소스측 선택 게이트선 SGS를 끼우도록, 라인 형상으로 반복해서 형성되어 있다. 드레인측 선택 게이트선 SGD는, 로우 방향으로 복수 배열되는 기둥 형상 반도체 SCa를 둘러싸도록 형성되어 있다. 드레인측 선택 게이트선 SGD와 기둥 형상 반도체 SCa 사이에는, 드레인측 게이트 절연층이 형성되어 있다. 상기 구성을 환언하면, 드레인측 게이트 절연층은 기둥 형상 반도체 SCa를 둘러싸도록 형성되어 있다. 각 드레인측 선택 게이트선 SGD는, 드레인측 게이트 절연층을 둘러싸도록 형성되어 있다. 상기 드레인측 게이트 절연층에 관한 구성은, 후에 상세하게 설명한다.
소스측 선택 트랜지스터 SSTr은, 기둥 형상 반도체 SCb 및 소스측 선택 게이트선 SGS를 갖는다.
기둥 형상 반도체 SCb는, 다른 쪽의 기둥 형상부 CL의 상면으로부터 상방으로 연장되도록 형성되어 있다. 기둥 형상 반도체 SCb는, 기둥 형상부 CL과 연속하여 일체로 형성되어 있다.
소스측 선택 게이트선 SGS는, 최상부의 워드선 WL8의 상부에 형성되어 있다. 소스측 선택 게이트선 SGS는, 로우 방향으로 평행하게 연장되는 형상을 갖고 있다. 소스측 선택 게이트선 SGS는, 칼럼 방향으로 소정 피치로 형성하여, 상술한 드레인측 선택 게이트선 SGD를 사이에 끼워 라인 형상으로 반복해서 형성되어 있다. 소스측 선택 게이트선 SGS는, 로우 방향으로 복수행 배열되는 기둥 형상 반도체 SCb를 둘러싸도록 형성되어 있다. 소스측 선택 게이트선 SGS와 기둥 형상 반도체 SCb 사이에는 소스측 게이트 절연층이 형성되어 있다. 상기 구성을 환언하면, 소스측 게이트 절연층은 기둥 형상 반도체 SCb를 둘러싸도록 형성되어 있다. 각 소스측 선택 게이트선 SGS는, 소스측 게이트 절연층을 둘러싸도록 형성되어 있다. 상기 소스측 게이트 절연층에 관한 구성은, 후에 상세하게 설명한다.
백 게이트선 BG는, 복수의 연결부 JP의 하부를 덮도록 로우 방향 및 칼럼 방향으로 2차원적으로 펼쳐져 형성되어 있다. 백 게이트선 BG와 연결부 JP 사이에는 상술한 메모리 게이트 절연층이 형성되어 있다.
소스측 선택 게이트선 SGS로 둘러싸여진 칼럼 방향에 인접하는 한쌍의 기둥 형상 반도체 SCb의 상단부에는 소스선 SL이 형성되어 있다.
드레인측 선택 게이트선 SGD로 둘러싸여진 기둥 형상 반도체 SCa의 상단부에는, 플러그선 PL을 개재하여 비트선 BL이 형성되어 있다. 각 비트선 BL은, 소스선 SL보다 상방에 위치하도록 형성되어 있다. 각 비트선 BL은, 로우 방향으로 소정 간격을 형성하여 칼럼 방향으로 연장되는 라인 형상으로 반복해서 형성되어 있다.
다음으로, 도 2 및 도 3을 참조하여, 제1 실시 형태에서의 메모리 스트링 MS, 드레인측 선택 트랜지스터 SDTr, 소스측 선택 트랜지스터 SSTr에 의해 구성되는 회로 구성을 설명한다. 도 3은, 제1 실시 형태에서의 하나의 메모리 스트링 MS, 드레인측 선택 트랜지스터 SDTr, 소스측 선택 트랜지스터 SSTr의 회로도이다.
도 2, 도 3에 도시한 바와 같이, 제1 실시 형태에 있어서, 각 메모리 스트링 MS는 전기적으로 재기입 가능한 8개의 메모리 트랜지스터 MTr1 내지 MTr8이 직렬로 접속된 것이다. 소스측 선택 트랜지스터 SSTr, 드레인측 선택 트랜지스터 SDTr은, 메모리 스트링 MS의 양단부에 접속되어 있다. 백 게이트 트랜지스터 BGTr은, 메모리 스트링 MS(메모리 트랜지스터 MTr4와 메모리 트랜지스터 MTr5의 사이)에 형성되어 있다.
각 메모리 트랜지스터 MTr은, 기둥 형상부 CL, 메모리 게이트 절연층(전하 축적층) 및 워드선 WL에 의해 구성되어 있다. 워드선 WL의 메모리 게이트 절연층에 접하는 단부는, 메모리 트랜지스터 MTr의 제어 게이트 전극으로서 기능한다.
드레인측 선택 트랜지스터 SDTr은, 기둥 형상 반도체 SCa, 드레인측 게이트 절연층 및 드레인측 선택 게이트선 SGD에 의해 구성되어 있다. 드레인측 선택 게이트선 SGD의 드레인측 게이트 절연층에 접하는 단부는, 드레인측 선택 트랜지스터 SDTr의 제어 게이트 전극으로서 기능한다.
소스측 선택 트랜지스터 SSTr은, 기둥 형상 반도체 SCb, 소스측 게이트 절연층 및 소스측 선택 게이트선 SGS에 의해 구성되어 있다. 소스측 선택 게이트선 SGS의 소스측 게이트 절연층에 접하는 단부는, 소스측 선택 트랜지스터 SSTr의 제어 게이트 전극으로서 기능한다.
백 게이트 트랜지스터 BGTr은, 연결부 JP, 메모리 게이트 절연층(전하 축적층) 및 백 게이트선 BG에 의해 구성되어 있다. 백 게이트선 BG의 메모리 게이트 절연층에 접하는 단부는, 백 게이트 트랜지스터 BGTr의 제어 게이트 전극으로서 기능한다.
(제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 구체적 구성)
다음으로, 도 4를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 구체적 구성에 대하여 설명한다. 도 4는, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 메모리 트랜지스터 영역(12)의 단면도이다.
도 4에 도시한 바와 같이, 메모리 트랜지스터 영역(12)은, 반도체 기판 Ba로부터 적층 방향으로, 순차적으로 백 게이트 트랜지스터층(20), 메모리 트랜지스터층(30), 선택 트랜지스터층(40) 및 배선층(50)을 갖는다. 백 게이트 트랜지스터층(20)은, 상술한 백 게이트 트랜지스터 BGTr로서 기능한다. 메모리 트랜지스터층(30)은, 상술한 메모리 스트링 MS(메모리 트랜지스터 MTr1 내지 MTr8)로서 기능한다. 선택 트랜지스터층(40)은, 상술한 소스측 선택 트랜지스터층 SSTr 및 드레인측 선택 트랜지스터 SDTr로서 기능한다.
백 게이트 트랜지스터층(20)은, 반도체 기판 Ba 상에 순차적으로 적층된 백 게이트 절연층(21) 및 백 게이트 도전층(22)을 갖는다. 이들 백 게이트 절연층(21) 및 백 게이트 도전층(22)은, 메모리 트랜지스터 영역(12)의 단부까지 로우 방향 및 칼럼 방향으로 넓혀져 형성되어 있다.
백 게이트 도전층(22)은, 후술하는 U자 형상 반도체층(35)의 연결부(35a)의 하면 및 측면을 덮고 또한 연결부(35a)의 상면과 동일한 높이까지 형성되어 있다. 백 게이트 절연층(21)은 산화실리콘(SiO2)으로 구성되어 있다. 백 게이트 도전층(22)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 백 게이트 트랜지스터층(20)은, 백 게이트 도전층(22)을 파 넣도록 형성된 백 게이트 홀(23)을 갖는다. 백 게이트 홀(23)은 로우 방향으로 폭, 칼럼 방향으로 길이를 갖는 개구로 구성되어 있다. 백 게이트 홀(23)은, 로우 방향 및 칼럼 방향으로 소정 간격마다 형성되어 있다. 환언하면, 백 게이트 홀(23)은 로우 방향 및 칼럼 방향을 포함하는 면내에서 매트릭스 형상으로 형성되어 있다.
메모리 트랜지스터층(30)은, 백 게이트 도전층(22) 상에 교대로 적층된 제1 내지 제5 워드선간 절연층(31a 내지 31e) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)을 갖는다.
제1 내지 제5 워드선간 절연층(31a 내지 31e), 제1 내지 제4 워드선 도전층(32a 내지 32d)은, 로우 방향으로 연장되도록 또한 칼럼 방향으로 소정 간격을 형성하여 반복해서 라인 형상으로 형성되어 있다. 제1 내지 제5 워드선간 절연층(31a 내지 31e), 제1 내지 제4 워드선 도전층(32a 내지 32d)은, 로우 방향의 단부에서 계단 형상으로 가공되어 있다. 제1 내지 제5 워드선간 절연층(31a 내지 31e)은, 산화실리콘(SiO2)으로 구성되어 있다. 제1 내지 제4 워드선 도전층(32a 내지 32d)은 폴리실리콘(Si)으로 구성되어 있다.
메모리 트랜지스터층(30)은, 제1 내지 제5 워드선간 절연층(31a 내지 31e), 제1 내지 제4 워드선 도전층(32a 내지 32d)을 관통하도록 형성된 메모리 홀(33)을 갖는다. 메모리 홀(33)은, 각 백 게이트 홀(23)의 칼럼 방향의 양단부 근방의 위치에 정합하도록 형성되어 있다.
또한, 상기 백 게이트 트랜지스터층(20) 및 메모리 트랜지스터층(30)은, 메모리 게이트 절연층(34) 및 U자 형상 반도체층(35)을 갖는다.
메모리 게이트 절연층(34)은, 메모리 홀(33) 및 백 게이트 홀(23)에 면하는 측면에 형성되어 있다. 메모리 게이트 절연층(34)은, 메모리 홀(33) 및 백 게이트 홀(23)에 면하는 측면측으로부터 순차적으로 적층된 블록 절연층(34a), 전하 축적층(34b), 터널 절연층(34c)으로 구성되어 있다. 블록 절연층(34a) 및 터널 절연층(34c)은 산화실리콘(SiO2)으로 구성되어 있다. 전하 축적층(34b)은 질화실리콘(SiN)으로 구성되어 있다. 블록 절연층(34a), 전하 축적층(34b) 및 터널 절연층(34c)은 각각 1.5nm의 두께를 갖는다.
U자 형상 반도체층(35)은, 로우 방향으로부터 보아 U자 형상으로 형성되어 있다. U자 형상 반도체층(35)은, 터널 절연층(34c)에 접하고 또한 백 게이트 홀(23) 및 메모리 홀(33)을 메우도록 형성되어 있다. U자 형상 반도체층(35)은, 로우 방향으로부터 보아 반도체 기판 Ba에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부(35a), 및 한쌍의 기둥 형상부(35a)의 하단부를 연결시키도록 형성된 연결부(35b)를 갖는다. U자 형상 반도체층(35)은 폴리실리콘(p-Si)으로 구성되어 있다.
상기 백 게이트 트랜지스터층(20) 및 메모리 트랜지스터층(30)의 구성에 있어서, 백 게이트 도전층(22)은 백 게이트 트랜지스터 BGTr의 제어 게이트 전극으로서 기능한다. 백 게이트 도전층(22)은 백 게이트선 BG로서 기능한다. 제1 내지 제4 워드선 도전층(32a 내지 32d)은, 메모리 트랜지스터 MTr1 내지 MTr8의 제어 게이트 전극으로서 기능한다. 제1 내지 제4 워드선 도전층(32a 내지 32d)은, 워드선 WL1 내지 WL8로서 기능한다.
상기 메모리 트랜지스터층(30)의 구성을 환언하면, 터널 절연층(34c)은 기둥 형상부(35a)의 측면을 둘러싸도록 형성되어 있다. 전하 축적층(34b)은 터널 절연층(34c)의 측면을 둘러싸도록 형성되어 있다. 블록 절연층(34a)은 전하 축적층(34b)의 측면을 둘러싸도록 형성되어 있다. 제1 내지 제4 워드선 도전층(32a 내지 32d)은 블록 절연층(34a)의 측면을 둘러싸도록 형성되어 있다.
선택 트랜지스터층(40)은, 메모리 트랜지스터층(30) 상에 퇴적된 층간 절연층(41), 드레인측 도전층(42a), 소스측 도전층(42b), 선택 트랜지스터간 층간 절연층(43) 및 층간 절연층(44)을 갖는다. 층간 절연층(41)은, 제1 내지 제5 워드선간 절연층(31a 내지 31e) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)의 측면에 접하도록 형성되어 있다. 드레인측 도전층(42a), 소스측 도전층(42b) 및 선택 트랜지스터간 층간 절연층(43)은, 로우 방향으로 연장되도록 또한 칼럼 방향으로 소정 간격을 형성하여 반복해서 라인 형상으로 형성되어 있다.
드레인측 도전층(42a)은, 칼럼 방향으로 소정 피치를 형성하여 로우 방향으로 연장되도록 형성되어 있다. 마찬가지로, 소스측 도전층(42b)은, 칼럼 방향으로 소정 피치로 형성하여 로우 방향으로 연장되도록 형성되어 있다. 한쌍의 드레인측 도전층(42a)과 한쌍의 소스측 도전층(42b)은, 칼럼 방향으로 교대로 형성되어 있다. 선택 트랜지스터간 층간 절연층(43)은, 상기와 같이 형성된 드레인측 도전층(42a) 및 소스측 도전층(42b)의 사이에 형성되어 있다. 층간 절연층(44)은 드레인측 도전층(42a), 소스측 도전층(42b) 및 선택 트랜지스터간 층간 절연층(43) 상에 형성되어 있다.
드레인측 도전층(42a) 및 소스측 도전층(42b)은, 폴리실리콘(p-Si)으로 구성되어 있다. 층간 절연층(41, 44) 및 선택 트랜지스터간 층간 절연층(43)은, 산화실리콘(SiO2)으로 구성되어 있다.
또한, 선택 트랜지스터층(40)은 드레인측 홀(45a), 소스측 홀(45b) 및 소스선 배선 홈(45c)을 갖는다.
드레인측 홀(45a)은, 층간 절연층(44), 드레인측 도전층(42a) 및 층간 절연층(41)을 관통하도록 형성되어 있다. 소스측 홀(45b)은 층간 절연층(44), 소스측 도전층(42b) 및 층간 절연층(41)을 관통하도록 형성되어 있다. 드레인측 홀(45a) 및 소스측 홀(45b)은, 메모리 홀(33)에 정합하는 위치에 형성되어 있다. 소스선 배선 홈(45c)은, 칼럼 방향에 인접하는 소스측 홀(45b)의 상부에서 층간 절연층(44)을 파 넣도록 형성되어 있다. 소스선 배선 홈(45c)은, 칼럼 방향에 인접하는 소스측 홀(45b)의 상부를 연결하고 또한 로우 방향으로 연장되도록 형성되어 있다.
또한, 선택 트랜지스터층(40)은, 드레인측 게이트 절연층(46A), 소스측 게이트 절연층(46B), 드레인측 기둥 형상 반도체층(47a), 소스측 기둥 형상 반도체층(47b), 플러그 도전층(48a) 및 소스 도전층(48b)을 갖는다.
드레인측 게이트 절연층(46A)은, 드레인측 홀(45a)에 면하는 측면에 형성되어 있다. 드레인측 게이트 절연층(46A)은, 드레인측 홀(45a)에 면하는 측면측으로부터 순차적으로 적층된 제1, 제2 드레인측 게이트 절연층(46a, 46b)으로 구성되어 있다. 제1, 제2 드레인측 게이트 절연층(46a, 46b)은, 산화실리콘(SiO2)으로 구성되어 있다. 제1, 제2 드레인측 게이트 절연층(46a, 46b)은 1.5 내지 6nm의 두께를 갖는다. 제1 드레인측 게이트 절연층(46a)은, 블록 절연층(34a)과 연속하여 일체로 형성되어 있다. 제2 드레인측 게이트 절연층(46b)은, 터널 절연층(34c)과 연속하여 일체로 형성되어 있다. 또한, 제1 드레인측 게이트 절연층(46a)은, 블록 절연층(34a)과 불연속으로 형성되어 있어도 된다.
소스측 게이트 절연층(46B)은, 소스측 홀(45b)에 면하는 측면에 형성되어 있다. 소스측 게이트 절연층(46B)은, 소스측 홀(45b)에 면하는 측면측으로부터 순차적으로 적층된 제1, 제2 소스측 게이트 절연층(46c, 46d)으로 구성되어 있다. 제1, 제2 소스측 게이트 절연층(46c, 46d)은, 산화실리콘(SiO2)으로 구성되어 있다. 제1, 제2 소스측 게이트 절연층(46c, 46d)은 1.5 내지 6nm의 두께를 갖는다. 제1 소스측 게이트 절연층(46c)은, 블록 절연층(34a)과 연속하여 일체로 형성되어 있다. 제2 소스측 게이트 절연층(46d)은, 터널 절연층(34c)과 연속하여 일체로 형성되어 있다. 또한, 제1 소스측 게이트 절연층(46c)은, 블록 절연층(34a)과 불연속으로 형성되어 있어도 된다.
드레인측 기둥 형상 반도체층(47a)은, 드레인측 홀(45a) 내의 소정 높이까지 드레인측 게이트 절연층(46A)에 접하도록 형성되어 있다. 드레인측 기둥 형상 반도체층(47a)은 폴리실리콘(p-Si)으로 구성되어 있다. 드레인측 기둥 형상 반도체층(47a)은, U자 형상 반도체층(35)과 연속하여 일체로 형성되어 있다.
소스측 기둥 형상 반도체층(47b)은, 소스측 홀(46b)의 소정 높이까지 소스측 게이트 절연층(46B)에 접하도록 형성되어 있다. 소스측 기둥 형상 반도체층(47b)은 폴리실리콘(p-Si)으로 구성되어 있다. 소스측 기둥 형상 반도체층(47b)은, U자 형상 반도체층(35)과 연속하여 일체로 형성되어 있다.
플러그 도전층(48a)은, 드레인측 홀(45a) 내의 소정 높이로부터 선택 트랜지스터층(40)의 상면까지 드레인측 홀(45a)을 메우도록 형성되어 있다. 소스 도전층(48b)은, 소스측 홀(45b) 내의 소정 높이로부터 선택 트랜지스터층(40)의 상면까지 소스측 홀(45b) 및 소스선 배선 홈(45c)을 메우도록 형성되어 있다. 플러그 도전층(48a) 및 소스 도전층(48b)은, 티타늄(Ti)-질화티타늄(TiN)-텅스텐(W)으로 구성되어 있다.
상기 선택 트랜지스터층(40)의 구성에 있어서, 드레인측 도전층(42a)은 드레인측 선택 트랜지스터층 SDTr의 제어 게이트 전극으로서 기능한다. 또한, 드레인측 도전층(42a)은 드레인측 선택선 SGD로서 기능한다. 소스측 도전층(42b)은 소스측 선택 트랜지스터 SSTr의 제어 게이트 전극으로서 기능한다. 또한, 소스측 도전층(42b)은 소스측 선택선 SGS로서 기능한다. 소스 도전층(48b)은 소스선 SL로서 기능한다.
상기 선택 트랜지스터층(40)의 구성을 환언하면, 제2 드레인측 게이트 절연층(46b)은 드레인측 기둥 형상 반도체층(47a)의 측면을 둘러싸도록 형성되어 있다. 제1 드레인측 게이트 절연층(46a)은, 제2 드레인측 게이트 절연층(46b)의 측면을 둘러싸도록 형성되어 있다. 드레인측 도전층(42a)은, 제1 드레인측 게이트 절연층(46a)의 측면을 둘러싸도록 형성되어 있다. 제2 소스측 게이트 절연층(46d)은, 소스측 기둥 형상 반도체층(47b)의 측면을 둘러싸도록 형성되어 있다. 제1 소스측 게이트 절연층(46c)은, 제2 소스측 게이트 절연층(46d)의 측면을 둘러싸도록 형성되어 있다. 소스측 도전층(42b)은, 제1 소스측 게이트 절연층(46c)의 측면을 둘러싸도록 형성되어 있다.
배선층(50)은 층간 절연층(51), 홀(51a), 플러그층(51b) 및 비트선층(52)을 갖는다. 층간 절연층(51)은 선택 트랜지스터층(40)의 상면에 형성되어 있다. 홀(51a)은 층간 절연층(51)을 관통하여 드레인측 홀(45a)에 정합하는 위치에 형성되어 있다. 플러그층(51b)은, 홀(51a)을 메우도록 층간 절연층(51)의 상면까지 형성되어 있다. 비트선층(52)은, 플러그층(51b)의 상면에 접하도록 로우 방향으로 소정 피치를 갖고, 칼럼 방향으로 연장되는 라인 형상으로 형성되어 있다. 층간 절연층(51)은 산화실리콘(SiO2)으로 구성되어 있다. 플러그층(51b), 비트선층(52)은 티타늄(Ti)-질화티타늄(TiN)-텅스텐(W)으로 구성되어 있다.
상기 배선층(50)의 구성에 있어서, 비트선층(52)은 비트선 BL로서 기능한다.
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 방법)
다음으로, 도 5 내지 도 21을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 방법을 설명한다. 도 5 내지 도 21은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정을 도시하는 단면도이다.
우선, 도 5에 도시한 바와 같이, 반도체 기판 Ba 상에 산화실리콘(SiO2) 및 폴리실리콘(p-Si)을 퇴적시키고, 백 게이트 절연층(21) 및 백 게이트 도전층(22)을 형성한다.
다음으로, 도 6에 도시한 바와 같이, 리소그래피법이나 RIE(Reactive Ion Etching)법을 이용하여, 백 게이트 도전층(22)을 새겨 넣고, 백 게이트 홀(23)을 형성한다.
계속해서, 도 7에 도시한 바와 같이, 백 게이트 홀(23)을 메우도록 질화실리콘(SiN)을 퇴적시키고, 희생층(61)을 형성한다.
다음으로, 도 8에 도시한 바와 같이, 백 게이트 도전층(22) 및 희생층(61) 상에 산화실리콘(SiO2) 및 폴리실리콘(Si)을 교대로 퇴적시키고, 제1 내지 제5 워드선간 절연층(31a 내지 31e) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)을 형성한다.
계속해서, 도 9에 도시한 바와 같이, 제1 내지 제5 워드선간 절연층(31a 내지 31e) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)을 관통시켜, 메모리 홀(33)을 형성한다. 메모리 홀(33)은, 희생층(61)의 칼럼 방향의 양단부 상면에 도달하도록 형성한다.
다음으로, 도 10에 도시한 바와 같이, 메모리 홀(33)을 메우도록 질화실리콘(SiN)을 퇴적시키고, 희생층(62)을 형성한다.
계속해서, 도 11에 도시한 바와 같이, 제1 내지 제5 워드선간 절연층(31a 내지 31e) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)을 관통시켜 홈(63)을 형성한다. 홈(63)은 칼럼 방향으로 배열되는 메모리 홀(33)의 사이에 형성한다. 홈(63)은 로우 방향으로 연장되도록 형성한다.
다음으로, 도 12에 도시한 바와 같이, 홈(63)을 메우도록 산화실리콘(SiO2)을 퇴적시키고, 층간 절연층(41)을 형성한다.
계속해서, 도 13에 도시한 바와 같이, 층간 절연층(41) 상에 폴리실리콘(p-Si)을 퇴적시키고, 리소그래피법 및 RIE법을 이용하여 가공한 후에 산화실리콘(SiO2)을 퇴적시키고, 드레인측 도전층(42a), 소스측 도전층(42b), 선택 트랜지스터간 층간 절연층(43) 및 층간 절연층(44)을 형성한다. 여기에서, 칼럼 방향으로 소정 피치를 형성하여 로우 방향으로 연장되도록, 드레인측 도전층(42a), 소스측 도전층(42b), 선택 트랜지스터간 층간 절연층(43)을 형성한다. 한쌍의 드레인측 도전층(42a)과 한쌍의 소스측 도전층(42b)은, 교대로 칼럼 방향으로 배열하도록 형성한다.
다음으로, 도 14에 도시한 바와 같이, 층간 절연층(44), 드레인측 도전층(42a) 및 층간 절연층(41)을 관통시켜 드레인측 홀(45a)을 형성한다. 또한, 층간 절연층(44), 소스측 도전층(42b) 및 층간 절연층(41)을 관통시켜 소스측 홀(45b)을 형성한다. 드레인측 홀(45a) 및 소스측 홀(45b)은, 메모리 홀(33)에 정합하는 위치에 형성한다.
계속해서, 도 15에 도시한 바와 같이, 열 인산 용액으로 희생층(61, 62)을 제거한다.
다음으로, 도 16에 도시한 바와 같이, 산화실리콘(SiO2), 질화실리콘(SiN) 및 폴리실리콘(p-Si)을 퇴적시킨다. 이 공정에 의해 블록 절연층(34a), 제1 드레인측 게이트 절연층(46a) 및 제1 소스측 게이트 절연층(46c)이 연속하여 일체로 형성된다. 또한, 이 공정에 의해 질화실리콘층(64) 및 희생층(65)이 형성된다. 질화실리콘층(64)은 블록 절연층(34a), 제1 드레인측 게이트 절연층(46a) 및 제1 소스측 게이트 절연층(46c)의 측면을 덮도록 형성된다. 희생층(65)은 백 게이트 홀(23), 메모리 홀(33), 드레인측 홀(45a) 및 소스측 홀(45b)을 메우도록 형성된다.
계속해서, 도 17에 도시한 바와 같이, 희생층(65)의 상면이 드레인측 도전층(42a)(소스측 도전층(42b))과 제5 워드선간 절연층(31e) 사이에 위치하도록 반응성 이온 에칭법(RIE법)에 의해 희생층(65)을 파 넣는다.
다음으로, 도 18에 도시한 바와 같이, 희생층(65)을 마스크로 하여, 열 인산 용액 중에서 선택적으로 질화실리콘층(64)을 제거한다. 즉, 희생층(65)에 덮혀져 있지 않은 질화실리콘층(64)을 제거한다. 이 공정에 의해, 질화실리콘층(64)은 전하 축적층(34b)으로 된다.
또한, 도 18에 도시하는 공정에서, 질화실리콘층(64)과 함께, 제1 드레인측 게이트 절연층(46a) 및 제1 소스측 게이트 절연층(46c)이 제거되는 경우가 있다. 이러한 경우, 드레인측 홀(45a)에 면하는 측면 및 소스측 홀(45b)에 면하는 측면에 산화실리콘(SiO2)을 퇴적시키거나 또는 열 산화에 의해 형성하고, 저부의 산화실리콘막을 제거함으로써, 다시 제1 드레인측 게이트 절연층(46a) 및 제1 소스측 게이트 절연층(46c)을 형성한다.
계속해서, 도 19에 도시한 바와 같이, 유기 알칼리 용액 중에서 희생층(65)을 제거한다.
다음으로, 도 20에 도시한 바와 같이, 백 게이트 홀(23), 메모리 홀(33), 드레인측 홀(45a) 및 소스측 홀(45b)을 메우도록 산화실리콘(SiO2), 폴리실리콘(p-Si)을 퇴적시킨다. 이 공정에 의해, 연속하여 일체로 터널 절연층(34c), 제2 드레인측 게이트 절연층(46b) 및 제2 소스측 게이트 절연층(46d)이 형성된다. 또한, 그들 상층에 폴리실리콘층(66)이 형성된다.
계속해서, 도 21에 도시한 바와 같이, RIE법에 의해 드레인측 홀(45a)(소스측 홀(45b))의 소정 깊이까지 폴리실리콘층(66)을 파 넣는다. 또한, 칼럼 방향에 인접하는 각 소스측 홀(45b)의 상부를 칼럼 방향으로 연결하도록 파 넣고, 소스선 배선 홈(45c)을 형성한다. 소스선 배선 홈(45c)은, 칼럼 방향으로 폭, 로우 방향으로 길이를 갖는 직사각형 형상의 개구를 갖도록 형성한다. 이들 공정에 의해, 폴리실리콘층(66)은 연속하여 일체로 형성된 U자 형상 반도체층(35), 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)으로 된다.
다음으로, 드레인측 홀(42a), 소스측 홀(42b) 및 소스선 배선 홈(45c)을 메우도록 티타늄(Ti)-질화티타늄(TiN)-텅스텐(W)을 퇴적시키고, 플러그층(48a) 및 소스선 도전층(48b)을 형성한다. 그리고, 배선층(50)을 형성하고, 도 4에 도시하는 불휘발성 반도체 기억 장치(100)를 형성한다.
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 효과)
다음으로, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 나타낸 바와 같이 고집적화가 가능하다.
또한, 제1 실시 형태에 있어서, U자 형상 반도체층(35)과 드레인측 기둥 형상 반도체층(47a)(소스측 기둥 형상 반도체층(47b))은, 연속하여 일체로 형성되어 있다. 이와 같은 구성에 의해, U자 형상 반도체층(35)과 드레인측 기둥 형상 반도체층(47a)(소스측 기둥 형상 반도체층(47b)) 사이의 콘택트 저항을 억제하면서, 드레인측 선택 트랜지스터 SDTr(소스측 선택 트랜지스터 SSTr)만의 전하 축적층을 박리하고, 임계값이 안정된 선택 트랜지스터의 특성을 실현할 수 있다.
또한, 터널 절연층(34c)과 제2 드레인측 게이트 절연층(46b)(제2 소스측 게이트 절연층(46d))은 연속하여 일체로 형성되어 있다. 이와 같은 구성에 의해, 터널 절연층(34c)과 제2 드레인측 게이트 절연층(46b)(제2 소스측 게이트 절연층(46d)) 사이에 가해지는 습식 처리 등에 기인하는 데미지를 해소할 수 있다.
따라서, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는, 트랜지스터 특성의 안정화 및 데이터 유지 특성 등의 특성을 향상시킬 수 있다. 즉, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 신뢰성을 향상시킬 수 있다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는, 상기와 같이 각 층을 연속하여 일체로 형성하므로, 제조 프로세스를 단축화할 수 있다. 즉, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 저렴하게 제조 가능하다.
[제2 실시 형태]
(제2 실시 형태에 관한 불휘발성 반도체 장치의 구체적 구성)
다음으로, 도 22를 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 구체적 구성에 대하여 설명한다. 도 22는, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 단면도이다. 또한, 제2 실시 형태에 있어서, 제1 실시 형태와 마찬가지의 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 22에 도시한 바와 같이, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 실시 형태와 다른 U자 형상 반도체층(35A), 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)을 갖는다.
U자 형상 반도체층(35A), 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)은, 그 내부에 중공(35c)을 갖는다.
(제2 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 방법)
다음으로, 도 23을 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 23은, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도이다.
우선, 제1 실시 형태의 도 19에 도시하는 공정까지를 실행한다. 계속해서, 도 23에 도시한 바와 같이, 백 게이트 홀(23), 메모리 홀(33), 드레인측 홀(45a) 및 소스측 홀(45b) 내에 산화실리콘(SiO2), 폴리실리콘(p-Si)을 퇴적시킨다. 또한, 이 때, 폴리실리콘(p-Si)은 백 게이트 홀(23), 메모리 홀(33), 드레인측 홀(45a) 및 소스측 홀(45b)을 완전히 메우는 일이 없도록 퇴적시키고, 폴리실리콘층(66a)을 형성시킨다. 그리고, 제1 실시 형태와 마찬가지의 제조 공정을 행하여, 도 22에 도시하는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치를 형성한다.
(제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과)
다음으로, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과에 대하여 설명한다. 제2 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 실시 형태와 대략 마찬가지의 구성을 갖는다. 따라서, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
또한, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서, U자 형상 반도체층(35A), 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)은 중공(35c)을 갖고 형성되어 있다. 이 구성에 의해, U자 형상 반도체층(35A), 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)은, 제1 실시 형태보다 채널 표면에서의 전계 강도를 강하게 할 수 있다. 따라서, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 실시 형태와 동일한 온 전압에서 보다 많은 캐리어를 유기할 수 있고, 셀 전류를 향상시켜 그 동작을 안정시킬 수 있다.
또한, 중공(35c)에 의해, 백 게이트 홀(23)의 직경 및 메모리 홀(33)의 직경에 의하지 않고, 일정한 두께를 갖는 U자 형상 반도체층(35A)을 형성하는 것이 가능하다. 또한, 중공(35c)에 의해, 드레인측 홀(45a)의 직경 및 소스측 홀(45b)의 직경에 의하지 않고, 일정한 두께를 갖는 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)을 형성하는 것이 가능하다. 즉, 제2 실시 형태에 관한 불휘발성 반도체 장치는, 제조시의 개구 직경의 불균일에 의하지 않고, 메모리 트랜지스터 MTr1 내지 MTr8, 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr의 특성을 유지하는 것이 가능하다.
[제3 실시 형태]
(제3 실시 형태에 관한 불휘발성 반도체 장치의 구체적 구성)
다음으로, 도 24를 참조하여, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 구체적 구성에 대하여 설명한다. 도 24는, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 단면도이다. 또한, 제3 실시 형태에 있어서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 24에 도시한 바와 같이, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 및 제2 실시 형태와 다른 U자 형상 반도체층(35B), 드레인측 기둥 형상 반도체층(47e) 및 소스측 기둥 형상 반도체층(47f)을 갖는다.
U자 형상 반도체층(35B), 드레인측 기둥 형상 반도체층(47e) 및 소스측 기둥 형상 반도체층(47f)은, 중공(35c)을 메우도록 내부 절연층(35d)을 갖는다. 내부 절연층(35d)은 산화실리콘(SiO2)으로 구성되어 있다.
제3 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제2 실시 형태에 관한 도 23에 도시하는 공정 후, 폴리실리콘층(66a)의 상층에 산화실리콘(SiO2)을 더 퇴적시킴으로써 형성된다.
(제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과)
다음으로, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과에 대하여 설명한다. 제3 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제2 실시 형태와 마찬가지의 효과를 발휘한다.
[제4 실시 형태]
(제4 실시 형태에 관한 불휘발성 반도체 장치의 구성)
다음으로, 도 25를 참조하여, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대하여 설명한다. 도 25는, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부의 개략 사시도이다. 또한, 제3 실시 형태에 있어서, 제1 내지 제3 실시 형태와 마찬가지의 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 도 25에 도시한 바와 같이 제1 내지 제3 실시 형태의 구성에 추가하여, 더미 트랜지스터 DTr1, DTr2를 갖는다.
더미 트랜지스터 DTr1, DTr2는, U자 형상 반도체 SC(기둥 형상부 CL) 및 더미 워드선 DWL1, DWL2를 갖는다.
더미 워드선 DWL1은, 워드선 WL1과 드레인측 선택 게이트선 SGD 사이에 형성되어 있다. 더미 워드선 DWL2는, 워드선 WL8과 소스측 선택 게이트선 SGS 사이에 형성되어 있다. 더미 워드선 DWL1, DWL2는, 기둥 형상부 CL을 둘러싸도록 형성되어 있다. 더미 워드선 DWL1, DWL2와 기둥 형상부 CL 사이에는, 메모리 게이트 절연층이 형성되어 있다.
다음으로, 도 25 및 도 26을 참조하여, 제4 실시 형태에서의 메모리 스트링 MS, 드레인측 선택 트랜지스터 SDTr, 소스측 선택 트랜지스터 SSTr에 의해 구성되는 회로 구성을 설명한다. 도 26은, 제4 실시 형태에서의 하나의 메모리 스트링 MS, 드레인측 선택 트랜지스터 SDTr, 소스측 선택 트랜지스터 SSTr 및 더미 트랜지스터 DTr의 회로도이다.
도 25, 도 26에 도시한 바와 같이, 제4 실시 형태에 있어서, 더미 트랜지스터 DTr1은, 메모리 트랜지스터 MTr1과 드레인측 선택 트랜지스터 SDTr 사이에 형성되어 있다. 더미 트랜지스터 DTr2는, 메모리 트랜지스터 MTr8과 소스측 선택 트랜지스터 SSTr 사이에 형성되어 있다.
더미 트랜지스터 DTr1, DTr2는, 기둥 형상부 CL, 메모리 게이트 절연층 및 더미 워드선 DWL1, DWL2에 의해 구성되어 있다. 더미 트랜지스터 DTr1, DTr2의 메모리 게이트 절연층에 접하는 단부는, 더미 트랜지스터 DTr1, DTr2의 제어 게이트 전극으로서 기능한다.
(제4 실시 형태에 관한 불휘발성 반도체 장치의 구체적 구성)
다음으로, 도 27을 참조하여, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 구체적 구성에 대하여 설명한다. 도 27은, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 단면도이다.
도 27에 도시한 바와 같이, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 및 제2 실시 형태의 구성에 추가하여, 더미 트랜지스터층(70)을 갖는다. 더미 트랜지스터층(70)은, 메모리 트랜지스터층(30)과 선택 트랜지스터층(40) 사이에 형성되어 있다. 더미 트랜지스터층(70)은, 더미 트랜지스터 DTr1, DTr2로서 기능한다.
더미 트랜지스터층(70)은, 제5 워드선간 절연층(31e) 상에 순차적으로 적층된, 더미 워드선 도전층(71) 및 더미 워드선간 절연층(72)을 갖는다. 더미 워드선 도전층(71) 및 더미 워드선간 절연층(72)은 로우 방향으로 연장되고, 칼럼 방향으로 소정 피치로 형성된 라인 형상으로 형성되어 있다. 더미 워드선 도전층(71) 및 더미 워드선간 절연층(72)은, U자 형상 반도체층(35)(기둥 형상부(35a)), 블록 절연층(34a) 및 터널 절연층(34c)을 둘러싸도록 형성되어 있다. 더미 워드선 도전층(71)은 폴리실리콘(p-Si)으로 구성되어 있다. 더미 워드선간 절연층(72)은 산화실리콘(SiO2)으로 구성되어 있다.
더미 워드선 도전층(71)의 상단부 부근에는, 블록 절연층(34a) 및 터널 절연층(34c)만이 형성되어 있다. 이에 대하여, 더미 워드선 도전층(71)의 하단부 부근에는, 블록 절연층(34a), 전하 축적층(34b) 및 터널 절연층(34c)이 형성되어 있다. 즉, 더미 워드선 도전층(71)의 상단부 부근의 메모리 게이트 절연층(34)의 두께는, 더미 워드선 도전층(71)의 하단부 부근의 메모리 게이트 절연층(34)의 두께보다 작다.
(제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과)
다음으로, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 효과에 대하여 설명한다. 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
여기에서, 제4 실시 형태에 관한 효과를 설명하기 위하여, 제1 실시 형태의 문제점을 설명한다. 제1 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제4 워드선 도전층(32d)과 드레인측 도전층(42a)(소스측 도전층(42b)) 사이에 소정 거리를 형성하고 있다. 이 소정 거리는, 도 18에 도시하는 공정에서, 제4 워드선 도전층(32d)의 측면까지 질화실리콘층(64)이 제거되지 않도록 하기 위하여 형성되어 있다. 그러나, 이와 같은 소정 거리를 형성함으로써, 드레인측 선택 트랜지스터 SDTr과 메모리 트랜지스터 MTr1(소스측 선택 트랜지스터 SSTr과 메모리 트랜지스터 MTr8) 사이의 기생 저항은 높아진다.
따라서, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 더미 트랜지스터 DTr1, DTr2를 갖는다. 이에 의해, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 상기 소정 거리를 유지하면서, 더미 트랜지스터 DTr1(DTr2)을 「온 상태」로 함으로써, 드레인측 선택 트랜지스터 SDTr과 메모리 트랜지스터 MTr1(소스측 선택 트랜지스터 SSTr과 메모리 트랜지스터 MTr8) 사이의 기생 저항을 저감시킬 수 있다. 즉, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는, 제4 워드선 도전층(32d)의 측면까지, 질화실리콘층(64)이 제거되지 않도록 함과 함께, 기생 저항에 의한 오작동을 억제시킬 수 있다.
[그 밖의 실시 형태]
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명해 왔지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 발명의 취지를 일탈하지 않는 범위 내에 있어서 다양한 변경, 추가, 치환 등이 가능하다.
예를 들어, 상기 제1 실시 형태에 있어서, U자 형상 반도체층(35)은 N형 반도체층으로 구성된 것이어도 된다. 또한, 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)은 P형 반도체층으로 구성된 것이어도 된다.
상기 구성을 형성하는 경우, 제1 실시 형태의 도 20에 도시하는 공정에서, in-situ에서, 예를 들어 인 이온(P)을 폴리실리콘층(66)에 주입한다. 이 공정에 의해, U자 형상 반도체층(35)은 N형 반도체층으로 구성된다. 또한, 제1 실시 형태의 도 21에 도시하는 공정에서, 가속 에너지 80keV 정도의 붕소(B)를 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)에 주입한다. 이 공정에 의해, 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)은 P형 반도체층으로 구성된다.
상기와 같이 U자 형상 반도체층(35)이 N형 반도체층으로 구성되고, 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)이 P형 반도체층으로 구성된 경우, 이하에 나타내는 효과가 얻어진다. 즉, 본 발명에 관한 불휘발성 반도체 기억 장치는, 또한 셀 전류를 크게 할 수 있고, 판독 동작을 고속화할 수 있다. 또한, 본 발명에 관한 불휘발성 반도체 기억 장치는, 임계값이 높고 컷 오프 특성이 우수한 선택 트랜지스터를 구성할 수 있다.
예를 들어, 상기 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 도 16에 도시하는 제조 공정에 있어서, 희생층(65)은 폴리실리콘(p-Si)으로 형성하는 것으로 설명하였다. 그러나, 희생층(65)은 레지스트로 형성하여도 된다. 이 경우, O2, CF4를 포함하는 분위기 중에서 케미컬 드라이 에칭(CDE)을 행한다. 이 공정에 의해, 희생층(65)(레지스트)이 제거됨과 함께, 선택적으로 질화실리콘층(64)이 제거된다. 즉, 도 16에 도시하는 상태로부터, 도 18에 도시하는 상태로 된다. 그리고, CF4를 포함하지 않는 분위기에서 희생층(65)(레지스트)을 제거하고, 도 19에 도시하는 상태로 한다.
상기 공정을 행하면, 도 17에 도시하는 공정을 생략할 수 있으므로, 본 발명에 관한 불휘발성 반도체 기억 장치는 보다 저렴하게 제조하는 것이 가능해진다.
예를 들어, 상기 제2 실시 형태에 있어서, U자 형상 반도체층(35A)은 N형 반도체층으로 구성된 것이어도 된다. 예를 들어, U자 형상 반도체층(35A)의 불순물 농도는 5e18cm-3이다. 또한, 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)은, P형 반도체층으로 구성된 것이어도 된다.
상기 구성을 형성하는 경우, 제2 실시 형태의 도 23에 도시하는 공정에서, in-situ에서, 예를 들어 인 이온(P)을 폴리실리콘층(66a)에 주입한다. 이 공정에 의해, U자 형상 반도체층(35A)은 N형 반도체층으로 구성된다. 또한, 제2 실시 형태의 도 23에 도시하는 공정에 계속해서, 1°내지 7°기울여 가속 에너지 5keV 정도로 붕소(B)를 폴리실리콘층(66a)에 주입한다. 이 공정에 의해, 드레인측 기둥 형상 반도체층(47c) 및 소스측 기둥 형상 반도체층(47d)은 P형 반도체층으로 구성된다.
상기와 같이, U자 형상 반도체층(35A), 드레인측 기둥 형상 반도체층(47a) 및 소스측 기둥 형상 반도체층(47b)이 구성된 경우, 본 발명에 관한 불휘발성 반도체 기억 장치는 상술한 효과를 발휘할 수 있다. 또한, U자 형상 반도체층(35A)이 중공(35c)을 갖고 있으므로, 주입 이온의 가속 에너지를 억제할 수 있다. 즉, 본 발명에 관한 불휘발성 반도체 기억 장치는 저렴하게 제조할 수 있다.

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링, 및 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부, 및 상기 한쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과,
    상기 기둥 형상부의 측면을 둘러싸도록 형성된 제1 절연층과,
    상기 제1 절연층의 측면을 둘러싸도록 형성된 전하 축적층과,
    상기 전하 축적층의 측면을 둘러싸도록 형성된 제2 절연층과,
    상기 제2 절연층의 측면을 둘러싸도록 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하는 제1 도전층을 구비하고,
    상기 선택 트랜지스터는,
    상기 기둥 형상부의 상면으로부터 상방으로 연장되는 제2 반도체층과,
    상기 제2 반도체층의 측면을 둘러싸도록 형성된 제3 절연층과,
    상기 제3 절연층의 측면을 둘러싸도록 형성된 제4 절연층과,
    상기 제4 절연층의 측면을 둘러싸도록 형성되고, 상기 선택 트랜지스터의 제어 전극으로서 기능하는 제2 도전층을 구비하고,
    상기 제1 반도체층은, 상기 제2 반도체층과 연속하여 일체로 형성되고,
    상기 제1 절연층은, 상기 제3 절연층과 연속하여 일체로 형성되고,
    상기 제1 반도체층 및 상기 제2 반도체층은 중공을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제2 절연층은, 상기 제4 절연층과 연속하여 일체로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 메모리 스트링과 상기 선택 트랜지스터 사이에 형성된 더미 트랜지스터를 구비하고,
    상기 더미 트랜지스터는,
    상기 제1 반도체층과,
    상기 제1 반도체층의 기둥 형상부의 측면을 둘러싸도록 형성된 절연층과,
    상기 제1 도전층과 상기 제2 도전층 사이에서, 상기 절연층의 측면을 둘러싸도록 형성되고, 상기 더미 트랜지스터의 제어 전극으로서 기능하는 제3 도전층을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 메모리 스트링 및 상기 선택 트랜지스터는, 상기 중공을 메우도록 형성된 내부 절연층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 내부 절연층은 산화실리콘으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 제1 반도체층은 제1 도전형으로 구성되고,
    상기 제2 반도체층은 제2 도전형으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제3항에 있어서, 상기 제3 도전층의 상단부 부근에서의 상기 절연층의 두께는, 상기 제3 도전층의 하단부 부근에서의 상기 절연층의 두께보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링과, 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터와, 상기 메모리 스트링과 상기 선택 트랜지스터 사이에 형성된 더미 트랜지스터를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 한쌍의 기둥 형상부, 및 상기 한쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과,
    상기 기둥 형상부의 측면을 둘러싸도록 형성된 제1 절연층과,
    상기 제1 절연층의 측면을 둘러싸도록 형성된 전하 축적층과,
    상기 전하 축적층의 측면을 둘러싸도록 형성된 제2 절연층과,
    상기 제2 절연층의 측면을 둘러싸도록 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하는 제1 도전층을 구비하고,
    상기 선택 트랜지스터는,
    상기 기둥 형상부의 상면으로부터 상방으로 연장되는 제2 반도체층과,
    상기 제2 반도체층의 측면을 둘러싸도록 형성된 제3 절연층과,
    상기 제3 절연층의 측면을 둘러싸도록 형성된 제4 절연층과,
    상기 제4 절연층의 측면을 둘러싸도록 형성되고, 상기 선택 트랜지스터의 제어 전극으로서 기능하는 제2 도전층을 구비하고,
    상기 더미 트랜지스터는,
    상기 제1 반도체층과,
    상기 제1 반도체층의 기둥 형상부의 측면을 둘러싸도록 형성된 절연층과,
    상기 제1 도전층과 상기 제2 도전층 사이에서, 상기 절연층의 측면을 둘러싸도록 형성되고, 상기 더미 트랜지스터의 제어 전극으로서 기능하는 제3 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층은 중공을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 메모리 스트링 및 상기 선택 트랜지스터는, 상기 중공을 메우도록 형성된 내부 절연층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 내부 절연층은 산화실리콘으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서, 상기 제1 반도체층은 제1 도전형으로 구성되고,
    상기 제2 반도체층은 제2 도전형으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서, 상기 제3 도전층의 상단부 부근에서의 상기 절연층의 두께는, 상기 제3 도전층의 하단부 부근에서의 상기 절연층의 두께보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링, 및 상기 메모리 스트링의 양단부에 접속된 선택 트랜지스터를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    제1 층간 절연층에 끼워진 복수의 제1 도전층을 퇴적시키고,
    상기 제1 도전층의 상층에 제2 층간 절연층에 끼워진 제2 도전층을 퇴적시키고,
    상기 복수의 제1 도전층을, 기판과 평행한 방향으로부터 보아 U자 형상으로 관통하여 제1 홀을 형성하고,
    상기 제2 도전층을 관통하여 제2 홀을 형성하고,
    상기 제1 홀에 면하는 상기 제1 도전층의 측면 및 제2 홀에 면하는 상기 제2 도전층의 측면에 제1 절연층을 형성하고,
    상기 제1 홀 및 상기 제2 홀에 면하는 상기 제1 절연층의 측면에 전하 축적층을 형성하고,
    상기 제2 홀에 면하는 상기 전하 축적층을 선택적으로 제거하고,
    상기 제1 홀에 면하는 상기 전하 축적층의 측면 및 상기 제2 홀에 면하는 상기 제1 절연층의 측면에 연속하여 일체로 제2 절연층을 형성하고,
    상기 제1 홀 및 상기 제2 홀을 메우도록 연속하여 일체로 중공을 갖는 반도체층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 절연층의 측면에 전하 축적층을 형성한 후, 상기 제1 홀 및 상기 제2 홀을 메우도록 희생층을 형성하고,
    상기 제2 홀 내의 상기 희생층을 선택적으로 제거하고,
    상기 희생층을 마스크로 하여, 상기 제2 홀에 면하는 상기 전하 축적층을 선택적으로 제거하고,
    상기 제1 홀 내의 상기 희생층을 제거하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 삭제
  18. 제15항에 있어서, 상기 중공을 메우도록 내부 절연층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제18항에 있어서, 상기 내부 절연층을 산화실리콘으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제15항에 있어서, 상기 반도체층의 하부를 제1 도전형으로 구성하고, 상기 반도체층의 상부를 제2 도전형으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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