TWI449131B - 柱狀裝置及其製造方法 - Google Patents

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Description

柱狀裝置及其製造方法
本發明大體而言係關於半導體裝置處理之領域，且具體言之係關於柱狀裝置及製造此等裝置之方法。
本申請案主張均於2008年1月15日申請的美國申請案第12/007,780號及第12/007,781號之優先權，該兩個申請案之全文係以引用的方式併入本文中。
Herner等人之以引用方式併入的在2004年9月29日申請之美國專利申請案第10/955,549號(該案對應於美國公開申請案2005/0052915 A1)描述一種三維記憶體陣列，其中記憶體單元之資料狀態以柱狀半導體接面二極體之多晶半導體材料的電阻狀態來儲存。使用一種相減法來製造該等柱狀二極體裝置。此方法包括沈積一或多個矽、鍺或其他半導體材料層。接著蝕刻該或該等沈積之半導體層以獲得半導體柱。可使用一SiO2 層作為一用於柱蝕刻之硬式遮罩且在蝕刻之後將其移除。接下來，在柱之間及在柱之上沈積SiO2 或其他間隙填充介電材料。接著進行化學機械研磨(CMP)或回蝕步驟以平坦化該間隙填充介電材料與柱之上部表面。
關於相減柱製造過程之額外描述，請參見Herner等人的於2004年12月17日申請之美國專利申請案第11/015,824號"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"及於2007年7月25日申請之美國專利申請案第11/819,078號。
然而，在相減法中，對於小直徑或寬度之柱型裝置，在蝕刻步驟期間必須注意避免於柱之基部底切該柱。底切之柱狀裝置可能容易在後續處理期間向前摔倒。此外，對較小之柱狀裝置，半導體柱之高度可能受用作蝕刻遮罩之薄且軟的光阻限制，當柱之間的開口之縱橫比增加時，氧化物間隙填充步驟提出一處理挑戰，且間隙填充層之CMP過程或回蝕可移除一顯著厚度的沈積之半導體材料。
本發明的一個實施例提供一種製造一半導體裝置之方法，該方法包括提供一含有複數個開口之絕緣層，及在該絕緣層中的該複數個開口中及在該絕緣層上方形成一第一半導體層。該方法亦包括移除該第一半導體層之一第一部分，以使得該第一半導體層之第一導電類型第二部分保持在該絕緣層中的該複數個開口之下部部分中且該絕緣層中的該複數個開口之上部部分保持未填充。該方法亦包括在該絕緣層中的該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層，及移除該第二半導體層之位於該絕緣層上方的一第一部分。該第二半導體層之該等第二導電類型第二部分保持在該絕緣層中的該複數個開口之上部部分中以在該複數個開口中形成複數個柱狀二極體。
另一實施例提供一種製造一半導體裝置之方法，其包含：形成複數個鎢電極；氮化該等鎢電極以在該複數個鎢電極上形成氮化鎢障壁；形成一包含複數個開口之絕緣層，以使得該等氮化鎢障壁於該絕緣層中的該複數個開口中暴露；及在該絕緣層中的該複數個開口中之該等氮化鎢障壁上形成複數個半導體裝置。
另一實施例提供一種製造一半導體裝置之方法，其包含：形成複數個鎢電極；在該等鎢電極之暴露的上部表面上選擇性地形成複數個導電障壁；形成一包含複數個開口之絕緣層，以使得該複數個導電障壁於該絕緣層中的該複數個開口中暴露；及於該複數個開口中在該等導電障壁上形成複數個半導體裝置。
另一實施例提供一種製造一半導體裝置之方法，其包含：在一基板上方形成複數個下部電極；形成一含有具有一第一寬度的複數個第一開口之絕緣層，以使得該等下部電極於該等第一開口中暴露；在該等第一開口中形成具一第一導電類型之第一半導體區域；在該複數個第一開口中於該等第一半導體區域上方形成一犧牲材料；在該絕緣層中形成複數個第二開口以暴露該犧牲材料，該等第二開口具有一大於該第一寬度之第二寬度；經由該等第二開口自該等第一開口移除該犧牲材料；在該等第一開口中形成具一第二導電類型之第二半導體區域，其中該等第一半導體區域及該等第二半導體區域在該等第一開口中形成柱狀二極體；及在該絕緣層中的該等第二開口中形成上部電極，以使得該等上部電極接觸該等第二半導體區域。
另一實施例提供一種製造一柱狀裝置之方法，其包括：提供一具有一開口之絕緣層；及將鍺或富含鍺的矽鍺半導體材料選擇性地沈積至該開口中以形成該柱狀裝置。
本發明之發明者認識到，對於具有至少兩個不同導電類型區域之半導體柱狀裝置(諸如，含有p型半導體區域及n型半導體區域兩者之二極體)，必須採取特殊步驟以避免當在一絕緣層中的一開口中形成該裝置時使此裝置短路。
舉例而言，若僅將導電障壁層沈積至該開口中且接著平坦化該層，則該導電障壁層將沿著該開口之側壁自該開口之底部延伸至頂部。若接著將一半導體二極體沈積至該開口中，則沿著該開口之該等側壁定位的該導電障壁層將使該二極體之p型區域與該二極體之n型區域短路。
此外，若該二極體之該等半導體層係藉由一諸如低壓化學氣相沈積(LPCVD)之方法形成，則該保形沈積自側面，但不排除自底部填充該開口。因此，若首先在該開口中沈積該n型半導體，則該n型半導體亦將沿著該開口之整個側壁定位或該n型半導體將填充整個開口。若該n型區域沿著該開口之該等側壁定位且該p型區域位於該開口的中間，則上部電極將接觸該p型區域及該n型區域兩者。若該n型區域填充整個開口，則將沒有地方用以在該開口中形成該p型區域以形成該二極體。
本發明之實施例提供用以克服此等問題之方法。在第一實施例中，選擇性地形成障壁層以避免使形成於該絕緣層中的該開口中之在該障壁之上的二極體短路。在第一實施例之一第一態樣中，可藉由在形成該絕緣層之前或之後氮化下伏鎢電極以形成一氮化鎢障壁層來形成該障壁層。若該氮化鎢障壁係在形成該絕緣層之後形成，則藉由氮化該鎢電極之暴露於該絕緣層中的該開口中之一部分來形成該障壁層。使用此經由該絕緣層中的該開口來氮化之步驟在該開口之底部上選擇性地形成一氮化鎢障壁層。在第一實施例之一替代態樣中，藉由在該絕緣層之形成之前在該電極上進行氮化作用來形成該障壁層。
在第二實施例中，藉由在該下伏電極上進行選擇性沈積來形成該障壁層。在第三實施例中，使用一可精確地控制之選擇性矽凹入蝕刻使一具一導電類型之矽層凹入於該開口中，之後在藉由該凹入蝕刻產生的開口中之空間中形成一具相反導電類型之矽層。
圖1及圖2說明根據第一實施例之替代態樣製造一氮化的障壁層之方法。圖1A及圖1B分別展示藉由一絕緣材料或層3而彼此分離的複數個導電電極1之側視橫截面圖及三維圖。該等電極可具有任何適合之厚度，諸如約200nm至約400nm。該等電極1可包含鎢或可氮化之另一導電材料。該絕緣材料可包含任何適合之絕緣材料，諸如氧化矽、氮化矽，諸如氧化鋁、五氧化二鉭之高介電常數絕緣材料，或一有機絕緣材料。該等電極可藉由以下步驟形成：在任何適合之基板上方沈積一鎢層；將該鎢層以光微影方式圖案化成電極1；在該等電極1上方及在該等電極1之間沈積一絕緣層；及藉由化學機械研磨(CMP)或回蝕平坦化該絕緣層以形成使該等電極1彼此隔離之絕緣材料區域3。或者，可藉由一鑲嵌方法形成該等電極1，在該鑲嵌方法中，在絕緣層3中形成凹槽，在該等凹槽中及在絕緣層3之上部表面上方形成一鎢層，繼而藉由CMP或回蝕來進行該鎢層之平坦化以在絕緣層3中的該等凹槽中留下該等電極1。如圖1B中所示，該等電極1可為軌條形狀之電極。亦可使用其他電極1形狀。
圖1C及圖1D說明於在該等電極1上沈積鑲嵌型絕緣層之前氮化該等鎢電極1以在該複數個鎢電極上形成氮化鎢障壁5之步驟。該等障壁5可具有任何適合之厚度，諸如約1nm至約30nm。可使用任何氮化方法。舉例而言，可使用一電漿氮化方法，在該電漿氮化方法中，提供一諸如氨或氮電漿之含氮電漿至共同暴露的鎢1及介電質3之表面。在以全文引用方式併入本文中的美國專利第5,780,908號中描述了用以形成氮化鎢的鎢之一例示性電漿氮化作用之詳細說明。應注意，使用美國專利第5,780,908號中之方法形成一氮化的鎢表面以在鎢與一在其之上的鋁層之間提供一障壁，以形成一金屬閘而非在一半導體裝置之下形成一障壁。
儘管將鎢描述為用作電極1材料，但亦可使用諸如鈦、矽化鎢或鋁之其他材料。舉例而言，在以全文引用方式併入本文中的美國專利第6,133,149號中描述了藉由一矽化鎢表面之氮化作用而形成的氮化鎢層之穩定性。
電漿氮化作用氮化電極1及絕緣層3之整個暴露表面。此過程留下一表面，其為部分氮化鎢障壁5及部分含氮絕緣材料7部分。舉例而言，若絕緣材料3為氧化矽，則其上部部分在氮化作用之後轉變為氮氧化矽7。當然，若原始絕緣材料3為氮化矽，則氮化作用可在絕緣材料3之上部部分或表面中形成一富含氮的氮化矽區域7。因此，使鄰近鎢電極1彼此分離的絕緣層或材料3之該等上部部分亦在該氮化步驟期間氮化。
如圖1E中所示，在氮化鎢障壁5上方及在氮化的絕緣材料7上方沈積一第二絕緣層9。較之至一未經氮化的鎢表面之黏著，絕緣層9可具有一至該氮化鎢表面之更好的黏著。絕緣層9可包含任何適合之絕緣材料，諸如氧化矽、氮化矽，諸如氧化鋁、五氧化二鉭之高介電常數絕緣材料，或一有機絕緣材料。層9之材料可與絕緣層3之材料相同或不同。
在絕緣層9中形成複數個開口11，以使得氮化鎢障壁5於該複數個開口11中暴露。可藉由光微影圖案化(諸如，藉由在絕緣層9上方形成一光阻層、暴露及顯影(亦即，圖案化)該光阻層、使用該光阻圖案作為一遮罩在層9中蝕刻開口11及移除該光阻圖案)來形成開口11。
因此，在圖1A至圖1D之方法中，該氮化以形成障壁5之步驟在該形成絕緣層9之步驟之前發生。在氮化鎢障壁5上形成絕緣層9，繼而在絕緣層9中形成該複數個開口11以暴露氮化鎢障壁5之上部表面。
接著於絕緣層9中的該複數個開口11中在氮化鎢障壁5上形成複數個半導體裝置。舉例而言，於開口11中在障壁5上沈積一矽層13，諸如一摻雜之多晶矽或非晶矽層。下文將關於第三至第五實施例更詳細地描述該等半導體裝置(諸如柱狀二極體)之形成。
圖2A至圖2C說明第一實施例之一替代方法，在該方法中，在形成障壁5之前，在該複數個鎢電極1上(及在絕緣材料或層3上)上形成絕緣層9。接著在絕緣層9中形成複數個開口11以暴露該複數個鎢電極1之上部表面，如圖2A中所示。如圖2B中所示，該氮化之步驟於該在絕緣層9中形成該複數個開口11之步驟之後發生，以使得經由該複數個開口11氮化該複數個鎢電極1之上部表面。舉例而言，如圖2B中所示，將含氮電漿15提供至開口11中以氮化鎢電極1。該氮化作用於開口11中在鎢電極1上形成鎢障壁5。
因此，於在絕緣層9中形成該複數個開口11之後執行該氮化步驟以形成該等氮化鎢障壁。視情況，該氮化步驟亦氮化絕緣層9中的該複數個開口11之至少一側壁12。若絕緣層9為氧化矽，則該等側壁12將轉變為氮氧化矽區域14。如本文中所使用，為方便起見，術語"側壁"將指代具有一圓形或卵形橫截面之開口的一個側壁或具有一多邊形橫截面之開口的複數個側壁兩者。因此，術語"側壁"之使用不應解譯為限於具有一多邊形橫截面之開口之側壁。若絕緣層9為一除氧化矽以外之材料，則其亦可經氮化。舉例而言，金屬氧化物亦可轉變為金屬氮氧化物，氮化矽可轉變為富含氮的氮化矽，而有機材料將含有一富含氮的區域14。
圖2C展示開口11中的矽層13之形成。下文將關於第三至第五實施例提供層13沈積之細節。
在電極1之平坦化之後執行氮化作用(如圖1C及圖1D中所示)之優點在於隨後的絕緣層9將不沈積至一鎢表面上。若該絕緣層為氧化矽，則其可能不提供至鎢之理想黏著。然而，氧化矽較好地黏著至一諸如氮化鎢障壁5之金屬氮化物障壁。
若電漿沈積反應器已垂直通入必要氣體，則無需添加任何過程步驟，即可在與絕緣層9沈積相同的腔室中執行電漿氮化作用。在此過程中，打開諸如氮或氨電漿之氮化電漿一段時間以氮化鎢電極1表面。接著，自沈積室抽吸含氮電漿，且藉由將所要前驅體(諸如含矽及含氧之前驅體(例如，與氧氣或氧化亞氮組合之矽烷)提供至沈積室以沈積層9來開始絕緣層9沈積過程。較佳地，層9為藉由PECVD沈積之氧化矽。
在形成開口11之後執行氮化作用之優點在於，若鎢電極側壁2於開口11過度蝕刻中暴露，則亦將氮化側壁2，如圖2B中所示。此可在絕緣層9開口11過度蝕刻亦移除可能位於鎢電極1之下的TiN黏著層的情況下發生。換言之，絕緣層9中的該複數個開口11可與該複數個鎢電極1部分地未對準，且該用以形成該複數個開口11之蝕刻步驟歸因於未對準及過度蝕刻而暴露鎢電極1之側壁2之至少部分，如圖2A中所示。接著，該氮化之步驟在電極1之上部表面上形成氮化鎢障壁5且在鎢電極1之側壁2之暴露部分上形成氮化鎢障壁6，如圖2B中所示。
在於開口11之形成期間發生未對準的狀況下，矽層13可延伸至開口11之過度蝕刻部分中。然而，矽層13僅接觸氮化鎢障壁5及6，但不直接接觸鎢電極1，如圖2C中所示。當諸如柱狀二極體的最後裝置完成時，該裝置與鎢電極1部分地未對準，且氮化鎢障壁5、6位於該鎢電極之一上部表面上及該鎢電極之一側壁的至少一部分上。氧化物絕緣層9將位於該二極體周圍，如下文將更詳細描述，以使得氧化物絕緣層9之鄰近於該柱狀二極體之至少一側壁定位的一部分經氮化。
若在層9沈積之前及於在層9中形成開口11之後執行氮化作用，則將達成上述氮化作用的兩個非限制優點(改良的至氮化鎢及電極1側壁障壁6形成之絕緣層9黏著)。因此，若需要，可在如圖1C及圖1D中所示的底部電極平坦化之後及在如圖2B中所示的開口11之形成之後執行電極1氮化作用。
在第二實施例中，藉由鎢電極1之暴露的上部表面上之選擇性沈積來形成導電障壁5。舉例而言，在第二實施例的一個態樣中，藉由該複數個鎢電極上之選擇性原子層沈積來形成金屬或金屬合金障壁5。障壁5金屬或金屬合金可包含鉭、鈮或其合金。在以全文引用方式併入本文中的美國公開專利申請案第2004/0137721號中描述諸如鉭或鈮之障壁金屬之選擇性原子層沈積。如圖1C及圖1D中所示，障壁5之原子層沈積較佳在絕緣層9之沈積之前進行。該選擇性沈積選擇性地在電極1上而非在鄰近絕緣層或材料3上形成障壁5。因此，防止自該等電極之障壁5至絕緣層9之頂部表面的金屬連接。
在第二實施例之一替代方法中，藉由一障壁金屬或金屬合金在該複數個鎢電極上之選擇性電鍍來形成該等導電障壁。該電鍍可包含無電極電鍍或有電極電鍍(electroplating)，其將障壁5選擇性地電鍍至電極1上而不電鍍在鄰近絕緣層3或9上。該等障壁金屬或金屬合金可包含任何導電障壁材料，該等障壁材料可自一電鍍液(諸如，鈷及鈷鎢合金(包括CoWP))選擇性地電鍍至該等電極上而非電鍍至該等絕緣層上。在全文以引用方式併入本文中的"Thermal Oxidation of Ni and Co Alloys Formed by Electroless Plating"(Jeff Gamindo及合作者，MRS文摘號F5.9,2006年4月17-21日，San Francisco)中描述藉由電鍍的諸如CoWP之障壁金屬合金之選擇性沈積。該選擇性電鍍可在絕緣層9之沈積之前及/或經由絕緣層9中的開口11而進行。換言之，該等導電障壁之電鍍可在該形成絕緣層9之步驟之前進行，以使得絕緣層9形成於該複數個導電障壁5上，繼而在絕緣層9中形成該複數個開口11以暴露該複數個導電障壁5之上部表面。或者，該等導電障壁之電鍍可於該在絕緣層9中形成該複數個開口11之步驟之後進行，以使得經由絕緣層9中的該複數個開口11在該複數個鎢電極1之該等上部表面上選擇性地形成該複數個導電障壁。
如上文關於圖2A至圖2C所描述，絕緣層9中之開口11可部分地與該複數個鎢電極1未對準，使得該形成該複數個開口11之步驟暴露鎢電極1之側壁2之至少部分。導電障壁5之選擇性沈積(諸如選擇性電鍍)形成上部表面上之導電障壁5及該複數個鎢電極1之側壁2之暴露部分上的導電障壁6。
如圖3A至圖3E中所示，一根據第三實施例之方法藉由一修改過程，在絕緣層9中的開口11中形成諸如一柱狀二極體的柱狀裝置。該等裝置可形成於第一或第二實施例之障壁層5、6上。或者，可省略障壁層5、6，或可藉由非選擇性層沈積、繼而光微影圖案化來形成障壁5，而不是藉由第一或第二實施例之方法來形成障壁5。
如圖3A中所示，在一基板上方提供含有複數個開口11之絕緣層9。該基板可為此項技術中已知的任何半導體基板，諸如單晶矽、諸如矽-鍺或矽-鍺-碳之IV-IV化合物、III-V化合物、II-VI化合物、此等基板上方之磊晶層，或任何其他半導體或非半導體材料(諸如玻璃、塑膠、金屬或陶瓷)基板。該基板可包括製造於其上之積體電路，諸如一記憶體裝置之驅動器電路。如上文關於第一及第二實施例所描述，作為製造一非揮發性記憶體陣列中之一第一步驟，在該基板上方形成下部電極(諸如，為障壁5所覆蓋之軌條形狀的鎢電極1)。亦可使用其他導電材料，諸如鋁、鉭、鈦、銅、鈷或其合金。在電極1之下可包括一諸如TiN黏著層之黏著層，以幫助該等電極黏著至絕緣層3，或電極1之下的其他材料。
絕緣層9可為任何電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽，或一有機或無機的高介電常數材料。若需要，絕緣層9可沈積作為兩個或兩個以上之分離子層。可藉由PECVD或任何其他適合之沈積方法來沈積層9。層9可具有任何適合之厚度，諸如約200nm至約500nm。
接著以光微影方式圖案化絕緣層9以形成延伸至且暴露電極1之障壁5的上部表面之開口11。開口11應具有與下面的電極1幾乎相同的間距及幾乎相同的寬度，以使得每一隨後形成之半導體柱係形成於個別電極1之上。如上所述，可容忍某一未對準。較佳地，絕緣層9中的開口11具有一45nm或45nm以下(諸如10nm至32nm)之半間距。可藉由以下步驟來形成具有小間距之開口11：在絕緣層9上方形成一正光阻；在使用一衰減相移遮罩時將該光阻暴露於諸如193nm輻射之輻射中；圖案化該暴露的光阻；及使用該經圖案化光阻作為一遮罩在絕緣層9中蝕刻開口11。接著移除該光阻圖案。亦可使用任何其他適合之微影術或圖案化方法。舉例而言，在具有或不具有該相移遮罩的情況下，可使用其他輻射波長，諸如248nm波長。舉例而言，可利用248nm微影術形成120至150nm(諸如約130nm)寬的開口，且可利用193nm微影術形成45至100nm(諸如約80nm)寬的開口。此外，在微影術中亦可使用各種硬式遮罩及抗反射層，諸如，用於248nm微影術之與絕緣硬式遮罩組合之BARC或DARC及用於193nm微影術之與雙W/絕緣硬式遮罩組合之BARC或DARC。
在絕緣層9中的該複數個開口11中及在絕緣層9上方形成一第一半導體層13。半導體層13可包含矽、鍺、矽-鍺或一複合半導體材料(諸如，III-V或II-VI材料)。半導體層13可為一非晶或多晶材料，諸如多晶矽。非晶半導體材料可在一後續步驟中結晶。層13較佳以一第一導電類型摻雜劑(諸如，p型或n型摻雜劑)重摻雜，諸如以一1018 至1021 cm-3 之摻雜劑濃度摻雜。為了說明，將假設層13為一保形沈積之n型摻雜多晶矽。可沈積且接著摻雜該多晶矽，但較佳藉由在該多晶矽層之LPCVD沈積期間流動一提供n型摻雜劑原子(例如，磷或砷)之含摻雜劑氣體(亦即，以添加至矽烷氣體之膦或胂氣體之形式)於原位摻雜。在圖3A中展示所得結構。
如圖3B中所示，移除半導體層13(諸如一多晶矽層)之一上部部分。多晶矽層13之下部n型部分17保持在絕緣層9中的開口11之下部部分中，同時絕緣層9中的該複數個開口11之上部部分19保持未填充。n型部分17厚度可在約5nm與約80nm之間，諸如約10nm至約50nm厚。可替代使用其他適合之厚度。
任何適合之方法可用以自開口11之上部部分19移除層13。舉例而言，可使用一兩步驟過程。首先，平坦化多晶矽層13與絕緣層9之一上部表面。可藉由CMP或回蝕(諸如，各向同性蝕刻)及光學終點偵測來執行該平坦化。一旦平坦化多晶矽層13與絕緣層9之上部表面(亦即，以使得多晶矽層13填充開口11但不位於絕緣層9之頂部表面上方)，即可執行一第二凹入蝕刻步驟以使層13凹入於開口11中，以使得僅層13之部分17保持在開口11中。可使用選擇性地或優先蝕刻在層9之絕緣材料(諸如氧化矽)上方保持在開口11之上部部分中的多晶矽之任何選擇性蝕刻步驟，諸如濕式或乾式、各向同性或各向異性蝕刻步驟。較佳地，使用一提供一可控蝕刻終點之乾式蝕刻步驟。
舉例而言，如圖3F中之顯微圖中所示，該凹入蝕刻步驟為一選擇性乾式蝕刻各向異性蝕刻步驟。在此步驟中，藉由一水平蝕刻前端(level etch front)蝕刻保持在該複數個開口11之上部部分中的第一半導體層13以使第一半導體層13凹入。該水平蝕刻前端規定，第一半導體層13之保持在該複數個開口11中之部分17具有一大體上平坦之上部表面，如圖3F中所示。此允許一"凍糕(parfait)"形狀之二極體之形成，其中不同導電類型區域之間的邊界為大體上平坦的。
或者，如圖3G中之顯微圖所示，可使用一選擇性各向同性蝕刻以使層13凹入。在此狀況下，第一半導體層13之保持在該複數個開口11中之該等部分具有一於中間具有一凹槽的之環形(亦即，中空環)形狀，如圖3G中所示。
如圖3C中所示，接著在絕緣層9中的該複數個開口11之上部部分19中及在絕緣層9上方形成一第二半導體層21。第二半導體層21可包含與第一半導體層13相同或不同之半導體材料。舉例而言，層21亦可包含多晶矽。如Herner及Walker之題為"Junction diode comprising varying semiconductor compositions"且以全文引用方式併入本文中的美國專利第7,224,013號中所描述，沈積一具有與層13之組份相比不同的半導體組份之層21可為有利的。舉例而言，層13可包含矽或具有相對較低百分比鍺之矽-鍺合金，而層21可包含鍺或具有比層13高的百分比鍺之矽-鍺合金，或反之亦然。若將在開口11中形成一p-n型二極體，則層21可以與層13之導電類型相反的導電類型摻雜劑(諸如p型摻雜劑)重摻雜。若需要，第二半導體層21具有與第一層13相同之導電類型，但摻雜濃度比層13低。
若將在開口11中形成一p-i-n型二極體，則第二半導體層21可為一純質半導體材料，諸如純質多晶矽。在此論述中，將半導體材料之之一未經故意摻雜的區域描述為一純質區域。然而，熟習此項技術者將理解，純質區域實際上可包括一低濃度之p型或n型摻雜劑。摻雜劑可自鄰近區域擴散至純質區域中，或可歸因於來自較早沈積之污染物而在沈積期間存在於沈積腔室中。將進一步理解，所沈積的純質半導體材料(諸如矽)可包括使其表現為經輕微n摻雜之瑕疵。使用術語"純質"描述矽、鍺、矽-鍺合金或某一其他半導體材料不意謂著暗示此區域不含有任何摻雜劑，亦不意謂著一區域較佳為電中性的。接著使用化學機械研磨至少平坦化第二半導體層21與絕緣層9之一上部表面以移除第二半導體層21之位於絕緣層9上方的第一部分，同時在開口11之上部部分19中留下層21之部分23。或者，亦可使用回蝕。純質區域或部分23厚度可在約110nm與約330nm之間(諸如約200nm厚)。在圖3D中展示所得裝置。
接著，將具與區域17之導電類型相反的導電類型之摻雜劑植入至第二半導體層21之第二部分23之上部區中以形成p-i-n柱狀二極體。舉例而言，將p型摻雜劑植入至純質部分23之上部區中以形成p型區域25。P型摻雜劑較佳為作為硼或BF2 離子而植入之硼。或者，可在區域23上選擇性地沈積區域25(在區域23凹入於開口11中之後)且接著平坦化區域25而非將其植入至區域23中。舉例而言，可藉由藉由CVD沈積一原位p型摻雜半導體層、繼而平坦化此層來形成區域25。區域25可為例如約10nm至約50nm厚。位於開口11中的柱狀p-i-n二極體27包含n型區域17、純質區域23及p型區域25，如圖3E中所示。一般而言，柱狀二極體27較佳具有一大體上圓柱形形狀，其具有一具有一250nm或250nm以下之直徑的圓形或大致圓形之橫截面。或者，亦可藉由形成具多邊形橫截面形狀而不是圓形或卵形橫截面形狀之開口11來形成具多邊形橫截面形狀(諸如，矩形或正方形形狀)之柱狀二極體。
視情況，可藉由在以全文引用方式併入本文中的題為"Deposited semiconductor structure to minimize N-type dopant diffusion and method of making"之美國公開申請案第2006/0087005號中所描述之方法在後續純質矽沈積期間防止n+摻雜劑擴散。在此方法中，n型半導體層(諸如，n型多晶矽或非晶矽層)為一具有至少10原子百分比鍺的矽-鍺頂蓋層所封蓋。該頂蓋層可為約10至約20nm厚，較佳不超過約50nm厚，且含有很少或不含n型摻雜劑(亦即，該頂蓋層較佳為一薄的純質矽-鍺層)。在該頂蓋層上沈積二極體之純質層，諸如一矽層或具有小於10原子百分比鍺的矽-鍺層。或者，在每一二極體27之n型區域17與純質區域23之間形成一可選的富含矽之氧化物(SRO)層。該SRO區域形成一障壁，其防止或減少自二極體之底部n型區域17至未摻雜區域23之磷擴散。
在說明性實例中，二極體27之底部區域17為N+ (重摻雜n型)，且頂部區域25為P+ 。然而，垂直柱亦可包含其他結構。舉例而言，底部區域17可為P+ 而頂部區域25為N+ 。另外，可故意輕微摻雜中間區域，或其可為純質的，或故意未摻雜的。未摻雜區域絕非較佳為電中性的，且將始終具有使該區域表現為輕微n摻雜或p摻雜之瑕疵或污染物。可認為該二極體為一p-i-n二極體。因此，可形成一P+ /N- /N+ 、P+ /P- /N+ 、N+ /N- /P+ 或N+ /P- /P+ 二極體。
轉至圖4，可以與底部電極1相同的方式(例如，藉由沈積一黏著層(較佳為氮化鈦)及一導電層(較佳為鎢))形成上部電極29。接著使用任何適合之遮罩及蝕刻技術來圖案化及蝕刻導電層及黏著層以形成大體上平行、大體上共平面之導體軌條29，其垂直於導體軌條1延伸。在一較佳實施例中，一光阻經沈積、藉由光微影術圖案化，蝕刻該等導電層，且接著使用標準處理技術移除該光阻。或者，可在重摻雜區域25上形成一可選絕緣氧化物、氮化物或氮氧化物層，且藉由一鑲嵌製程形成導體29，如在Radigan等人之於2006年5月31日申請之題為"Conductive Hard Mask to Protect Patterned Features During Trench Etch"的美國專利申請案第11/444,936號中所描述，該案之全文係以引用方式併入。軌條29可為約200nm至約400nm厚。
接下來，在導體軌條29上方及在導體軌條29之間沈積另一絕緣層(為清楚起見未展示)。該絕緣材料可為任何已知之電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在一較佳實施例中，使用氧化矽作為此絕緣材料。可藉由CMP或回蝕來平坦化此絕緣層與導體軌條29之上部表面。在圖4中展示所得裝置之三維圖。
諸如二極體裝置之柱狀裝置可包含一一次可程式化(OTP)或可重寫非揮發性記憶體裝置。舉例而言，每一二極體柱27可充當一記憶體單元之一引導元件(steering element)，充當電阻切換材料(亦即，其儲存資料)之另一材料或層31與二極體27串聯地提供於電極1與29之間，如圖4中所示。具體言之，圖4展示一個非揮發性記憶體單元，其包含與電阻切換材料31串聯之柱狀二極體27，電阻切換材料31諸如反熔絲(亦即，反熔絲介電質)、熔絲、多晶矽記憶效應材料、金屬氧化物(諸如，氧化鎳、鈣鈦礦材料等)、奈米碳管、相變材料、可切換錯合金屬氧化物、導電橋式元件或可切換聚合物。可在二極體柱27上方沈積電阻切換材料31(諸如，一薄的氧化矽反熔絲介電層)，繼而在該反熔絲介電層上沈積上部電極39。亦可藉由氧化二極體27之一上部表面以形成一1至10nm厚之氧化矽層來形成反熔絲介電質31。或者，電阻切換材料31可位於二極體柱27之下，諸如在障壁5與另一導電層(諸如TiN層)之間。在此實施例中，電阻切換材料31之電阻率回應於提供於電極1與29之間的一正向及/或反向偏壓而增加或減小。
在另一實施例中，柱狀二極體27本身可用作為資料儲存裝置。在此實施例中，藉由提供於電極1與29之間的一正向及/或反向偏壓之施加來改變該柱狀二極體之電阻率，如2004年9月29日申請之美國專利申請案第10/955,549號(該案對應於美國公開申請案2005/0052915 A1)及2007年3月30日申請之美國專利申請案第11/693,845號(該案對應於美國公開申請案2007/0164309 A1)中所描述，該兩個申請案之全文係以引用方式併入。在此實施例中，若需要，則可以省略電阻切換材料31。儘管已描述了非揮發性記憶體裝置，但亦可藉由上述方法形成其他裝置，諸如，其他揮發性或非揮發性記憶體裝置、邏輯裝置、顯示裝置、發光裝置、偵測器等。此外，儘管將柱狀裝置描述為二極體，但亦可形成其他類似的柱狀裝置，諸如電晶體。
已描述了第一記憶體層級之形成。可在此第一記憶體層級之上形成額外記憶體層級以形成單片三維記憶體陣列。在一些實施例中，記憶體層級之間可共用導體；亦即頂部導體29可充當下一個記憶體層級之底部導體。在其他實施例中，在該第一記憶體層級之上形成一層間介電質(未圖示)，平坦化其表面，且在此經平坦化之層間介電質上開始一第二記憶體層級之建構，並且不共用導體。
單片三維記憶體陣列為在一諸如晶圓之單一基板之上形成多個記憶體層級而無介入基板的記憶體陣列。直接在一現有層級或多個現有層級上方沈積或生長形成一個記憶體層級之層。相較而言，已藉由在分離基板上形成記憶體層級及將該等記憶體層級彼此於頂部黏附來建構堆疊記憶體，如在Leedy之美國專利第5,915,167號"Three dimensional structure memory"中所述。可在黏結之前使該等基板變薄或將其自該等記憶體層級移除，但由於該等記憶體層級最初形成於分離基板上，故該等記憶體並非真正的單片三維記憶體陣列。
形成於一基板之上的單片三維記憶體陣列至少包含於一第一高度處在該基板之上形成的一第一記憶體層級及於一不同於該第一高度之第二高度處形成的一第二記憶體層級。在此多級陣列中，可在該基板之上形成三個、四個、八個或實際上任何數目個記憶體層級。
在本發明之第四實施例中，使用替代之蝕刻及摻雜步驟形成諸如二極體27的柱狀裝置。在此實施例中，在凹入蝕刻步驟中使用各種導電類型之多晶矽的蝕刻選擇性以提供終點偵測。具體言之，磷摻雜多晶矽具有一比未摻雜矽快之蝕刻速率(關於展示不同摻雜之多晶矽具有不同蝕刻速率的資料，參見http：//www.clarvcon.com/Resources/Slide3t.jpg及http：//www.clarycon.com/Resources/Slide5i.jpg)。在圖5A中展示來自上述網站的針對磷摻雜、硼摻雜及經摻雜多晶矽之蝕刻速率。
高蝕刻速率n型摻雜層之深度可根據植入劑量及能量來定製。一種光學蝕刻終點偵測方法涉及監視為蝕刻反應中的特定反應物或產物之特徵的一波長之強度之變化。當達成蝕刻終點時，電漿中將存在一較低密度之蝕刻反應產物，因此可觸發終點，從而終止蝕刻。另一蝕刻終點偵測使用一質譜儀監視來自乾式蝕刻反應的排氣流中之特定物質，將此稱為殘餘氣體分析(RGA，residual gas analysis)。質譜儀可位於蝕刻反應室之排氣管道附近或其中。在此狀況下，RGA監視排氣流中之含磷物質，且以信號中之下降提供一終點符號或觸發。
在第四實施例之方法中，無摻雜地(亦即，純質)沈積第一多晶矽層13，如圖5B中所示。接著在平坦化層13與絕緣層9之上部表面之前或之後將磷植入層13中至一預定深度以形成一植入區域101，如圖5C中所示。選擇植入之深度以使得磷植入區域101之底部103將位於圖3中所展示的區域17之上部表面或其附近。第一半導體層13之純質部分105保持在該複數個開口11之下部部分中。
接著(諸如)藉由使用各向異性電漿蝕刻(使用例如SF6 、CF4 、HBr/Cl2 或HBr/O2 電漿)來選擇性地蝕刻第一多晶矽層13以使層13凹入於開口11中。蝕刻第一多晶矽層13之磷摻雜區域101，直至達到該第一多晶矽層之純質部分105為止，如圖5D中所示。換言之，如光學地或藉由RGA所偵測，一旦在蝕刻步驟期間達到磷植入區域101之底部103(且因此，在蝕刻步驟期間達到第一多晶矽層13之純質部分105)，即終止蝕刻。具體言之，當達到磷摻雜區域101之底部103時，磷特徵波長之強度在光學終點偵測中將減小，或藉由RGA偵測的含磷物質之量將減少。接著用n型摻雜劑重新摻雜開口11中的層13之剩餘純質部分105，諸如藉由將磷或砷植入至部分105中以形成n型部分17，如圖5E中所示。接著將諸如純質半導體層21之第二半導體層沈積至部分17上(如圖3C中所示)，且該過程如第三實施例中一樣繼續。為了形成一具有一p型底部區域之二極體27，在該凹入蝕刻之後將硼或BF2 植入部分105。此外，除將磷植入區域用於終點偵測以外，可使用硼或BF2 植入區域，且替代地監視一特徵硼波長或RGA特性。
此外，光學終點偵測可用以判定何時平坦化層13與絕緣層9之上部表面。一旦層13經平坦化，絕緣層9之上部表面即暴露。因此，該表面之光學特性將自一多晶矽特性變至一特徵為存在多晶矽及絕緣體(諸如氧化矽)兩者之特性。
在本發明之第五實施例中，使用一犧牲層來形成該柱狀裝置。圖6A至圖6G說明第五實施例之方法中的步驟。
首先，如上文關於先前實施例所描述，在一基板上方形成複數個下部電極1。舉例而言，可提供第一或第二實施例之具障壁5的鎢電極1(為清楚起見，自圖6A省略電極1及障壁5且在圖6G中所描繪之最後裝置中展示電極1及障壁5)。接著，在電極1及障壁5上方提供含有具有一第一寬度之複數個開口11之絕緣層9(為清楚起見，在圖6A中展示一個開口11)。亦可在絕緣層9上方形成一可選硬式遮罩層33。接著，在該等下部電極上形成具一第一導電類型之第一半導體區域(諸如，n型多晶矽區域)17。舉例而言，第三或第四實施例之方法可用以形成區域17。接著，在該複數個第一開口11中形成一犧牲材料35。該犧牲材料可為任何適合之可溶有機材料，其經由第一方法用於雙鑲嵌中。舉例而言，可使用Brewer Science,Inc.提供之濕間隙填充(WGF)200材料作為犧牲材料35。在圖6A中展示處於該過程中之此階段的裝置。
接著，如圖6B中所示，在絕緣層9上方及在可選硬式遮罩33上方形成一可選抗反射層37，諸如一BARC層37m。接著在BARC層37上方暴露並圖案化一光阻層39。在圖6B中展示處於該過程中之此階段的裝置。
如圖6C中所示，接著使用該圖案化光阻作為一遮罩在絕緣層9中蝕刻複數個第二開口41(為清楚起見，在圖6C中展示一個開口41)以暴露開口11中之犧牲材料35。第二開口41比第一開口11寬。可在該等第二開口之形成期間蝕刻犧牲材料35之一部分。第二開口41包含溝槽形狀之開口，其中該犧牲材料於該溝槽之底部之一部分中暴露。
如圖6D中所示，經由第二開口41自第一開口11移除該犧牲材料。任何適合之液體蝕刻材料或顯影劑可用以自開口11移除材料35以暴露開口11中之n型多晶矽區域17。
接著，如圖6E中所示，在第一開口11中形成具一第二導電類型之第二半導體區域。舉例而言，可在開口11及41中及在絕緣層9上方形成純質多晶矽層21。
接著使用第三實施例中所描述之方法來平坦化多晶矽層21及使多晶矽層21凹入。較佳地，使多晶矽層21之剩餘部分23凹入以使得其上部表面與開口11之頂部齊平(亦即，部分23之頂部與溝槽41之底部齊平)。接著將p型區域25植入至純質區域23中，如上文第三實施例中所描述。在圖6F中展示處於此階段之裝置。區域17、23及25在第一開口11中形成柱狀二極體27。
接著，如圖6G中所示，藉由一鑲嵌製程在絕緣層9中的溝槽41中形成上部電極，以使得該等上部電極接觸二極體27之p型半導體區域25。該等上部電極可包含一TiN黏著層43及鎢導體29。接著藉由CMP或回蝕來平坦化該等上部電極與絕緣層9之上部表面。若需要，亦可在下部電極1之下形成一下部TiN黏著層45。該溝槽可為約200nm至約400nm深，且二極體27可為約200nm至約400nm高，諸如約250nm高。
可使用上文關於第一至第五實施例中之任何一或多者所描述的任何一或多個步驟來製造該等柱狀裝置。視所使用的過程步驟而定，完成裝置可具有圖7A及圖7B中所示的以下特徵中之一或多者。
舉例而言，如圖7A中所示，二極體27之n型區域17可含有一第一垂直縫47，而二極體27之p型區域25(以及純質區域23)可含有一第二垂直縫49。若多晶矽層13及21之沈積在該等分離沈積步驟期間不完全填充開口11，則可形成縫47、49。第一垂直縫47與第二垂直縫49彼此不接觸。因為多晶矽層13及21係在如圖3A至圖3E中所示之分離步驟中沈積，所以該等縫彼此不接觸。具體言之，不希望受特定理論束縛，咸信層21之接觸區域17的底部部分應不形成縫，因為層21之底部部分可完全填充開口11。然而，視多晶矽層13及21之沈積過程而定，可省略該等縫。
此外，如圖7A中亦展示，該第一導電類型區域(諸如n型區域17)之側壁51可具有一不同於該二極體之該第二導電類型區域(諸如p型區域25及/或純質區域23)之側壁53的錐角。不連續性55位於二極體27之一側壁中，不同錐度之側壁51、53於該側壁相交。具體言之，第一導電類型區域17具有一比第二導電類型區域25窄的錐角，且不連續性55為該二極體之該側壁中在該純質半導體區域與該第一導電類型區域之間的台階。不希望受特定理論束縛，咸信可形成不同錐度及不連續性，因為圖3B中所示之層13的凹入回蝕比圖3A中所示之在絕緣層9中蝕刻開口11的步驟更為各向同性。因此，在層13之回蝕期間，亦蝕刻開口11之上部部分19，且使其相比於開口11之下部部分變寬。因此，分別填充開口11之下部部分及上部部分的層13及21呈現該等開口之個別部分的不同錐度。若在不使該等開口之上部部分19變寬的情況下進行層13之凹入蝕刻步驟，則可避免不同錐度及不連續性。
若經由絕緣層9中之開口11氮化電極1來形成障壁5，如圖2B中所示，則絕緣層9之鄰近於柱狀二極體27之至少一側壁定位的部分被氮化。舉例而言，如圖2B及圖7A中所示，若層9為氧化矽，則在二極體27周圍之開口11之側壁12中形成氮化的氧化物(諸如，氮氧化矽或含氮的氧化矽區域14)。此外，若絕緣層9鄰近於該二極體之p型區域25的上部部分含有一硼梯度，則該梯度指示，除了將硼植入至區域23之上部部分中以形成區域25以外，將硼植入至絕緣層9中，如圖3E及圖7A中所示。
圖7B展示圖7A中之一在障壁5、6周圍的插入部分。若柱狀二極體與鎢電極部分地未對準，如圖2A、2B及7B中所示，則氮化鎢障壁5將位於鎢電極1之一上部表面上且氮化鎢障壁6將位於鎢電極1之一側壁之至少一部分上，如圖7B中所示。此外，若障壁5係藉由在形成絕緣層9之前氮化鎢電極1而形成，如圖1C及圖1D中所示，則在下部絕緣層或材料3之上形成一薄的富含氮之區域，諸如一1至10nm厚的富含氮之區域7。舉例而言，若層3包含諸如氧化矽之氧化物，則層3之頂部部分7經氮化以形成氮氧化矽或含氮之氧化矽。
本發明之另一實施例提供一種製造一柱狀裝置之方法，其藉由將一鍺或富含鍺的矽鍺柱選擇性地沈積至一絕緣層中之先前形成的開口中以克服先前技術中所使用的相減法之限制。該選擇性沈積方法較佳包括提供一於絕緣層中之開口中暴露的導電材料，諸如氮化鈦、鎢或另一導體。接著在該氮化鈦上沈積一矽晶種層。接著於該開口中在該矽晶種層上選擇性地沈積鍺或富含鍺的矽鍺(亦即，含有50原子百分比Ge以上的SiGe)，而不在該絕緣層之上部表面上沈積鍺或富含鍺的矽鍺。此消除相減法中所使用的氧化物CMP或回蝕步驟。較佳地，藉由在一低溫(諸如，一低於440℃之溫度)下進行化學氣相沈積來沈積該矽晶種層及該鍺或富含鍺的矽鍺柱。
可藉由任何適合之方法於該開口中提供諸如氮化鈦之導電材料。舉例而言，在一個實施例中，在一基板上方形成一氮化鈦層且接著以光微影方式將其圖案化為一圖案。或者，可使用諸如鈦鎢或氮化鎢之其他材料來替代氮化鈦。該圖案可包含一電極，諸如一軌條形狀之電極。接著在該氮化鈦圖案上(諸如，在該氮化鈦電極上)形成一絕緣層。接著，藉由蝕刻在該絕緣層中形成開口以暴露該氮化鈦圖案。在一替代實施例中，在一絕緣層中之一開口中選擇性地形成該導電之氮化物圖案。舉例而言，可藉由氮化一於一絕緣層中之開口之底部暴露的鈦或鎢層而在該開口中選擇性地形成一氮化鈦或氮化鎢圖案。
該柱狀裝置可包含任何適合之半導體裝置(諸如，二極體、電晶體等)之一部分。較佳地，該柱狀裝置包含二極體，諸如一p-i-n二極體。在此實施例中，該將鍺或富含鍺的矽鍺半導體材料選擇性地沈積至開口中之步驟包含選擇性地沈積第一導電類型(諸如n型)半導體材料、繼而選擇性地沈積純質鍺或富含鍺的矽鍺半導體材料、繼而選擇性地沈積第二導電類型(諸如p型)鍺或富含鍺的矽鍺半導體材料至開口中以形成p-i-n二極體。因此，一p-i-n二極體之所有三個區域係選擇性地沈積至開口中。或者，在一次較佳實施例中，並非選擇性地沈積第二導電類型半導體材料，藉由將第二導電類型摻雜劑(諸如p型摻雜劑)植入至純質鍺或富含鍺的矽鍺半導體材料中以形成p-i-n二極體來完成二極體。當然，若需要，可顛倒p型區域與n型區域之位置。為形成一p-n型二極體，將第一導電類型(諸如n型)鍺或富含鍺的矽鍺半導體材料選擇性地沈積至開口中、繼而在第一導電類型半導體材料上方選擇性地沈積第二導電類型(諸如p型)鍺或富含鍺的矽鍺半導體材料來形成該二極體。
圖8A至圖8D展示使用選擇性沈積形成柱狀裝置之較佳方法。
參看圖8A，在一基板100上方形成該裝置。基板100可為此項技術中已知的任何半導體基板，諸如單晶矽、諸如矽-鍺或矽-鍺-碳之IV-IV化合物、III-V化合物、II-VI化合物、此等基板上方之磊晶層，或任何其他半導體或非半導體材料(諸如玻璃、塑膠、金屬或陶瓷)基板。該基板可包括製造於其上之積體電路，諸如一記憶體裝置之驅動器電路。較佳在基板100上方形成一絕緣層102。絕緣層102可為氧化矽、氮化矽、高介電常數膜、Si-C-O-H膜，或任何其他適合之絕緣材料。
在基板100及絕緣層102上方形成一第一導電層200。導電層200可包含此項技術中已知之任何導電材料，諸如鎢及/或其他材料，包括鋁、鉭、鈦、銅、鈷或其合金。絕緣層102與導電層之間可包括一黏著層以幫助導電層黏附至絕緣層102。
在第一導電層200之上沈積一障壁層202，諸如一TiN層。若第一導電層200之上部表面為鎢，則可藉由氮化該鎢之上部表面而在導電層200之上形成氮化鎢來替代TiN。舉例而言，可使用以下導電層組合：Ti(底部)/Al/TiN(頂部)，或Ti/TiN/Al/TiN，或Ti/Al/TiW，或此等層之任何組合。如下文將描述，底部Ti或Ti/TiN層可充當黏著層，Al層可充當導電層200，且頂部上之TiN或TiW層可充當障壁層202，以及一用於圖案化電極204之抗反射塗層、一用於絕緣層108之後續CMP的可選研磨終止材料(若層108係在兩個步驟中沈積)及一選擇性矽晶種沈積基板。
最後，使用任何適合之遮罩及蝕刻製程圖案化導電層200及障壁層202。在一個實施例中，在障壁層202上方沈積一光阻層、藉由光微影術圖案化該光阻層，且使用該光阻層作為一遮罩來蝕刻層200及202。接著使用標準處理技術移除該光阻層。在圖8A中展示所得結構。可將導電層200及障壁層202圖案化成記憶體裝置之軌條形狀之底部電極204。或者，可藉由一鑲嵌方法替代地形成電極204，其中藉由沈積及後續平坦化在一絕緣層中之凹槽中至少形成導電層200。
接下來，轉至圖8B，在電極204上方及在電極204之間沈積一絕緣層108。絕緣層108可為任何電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。可在一個步驟中沈積絕緣層108且接著藉由CMP將其平坦化一所要時間量以獲得一平坦表面。或者，可將絕緣層108沈積為兩個分離子層，其中在電極204之間形成一第一子層且在該第一子層上方及在電極204上方沈積一第二子層。一第一CMP步驟可用以使用障壁202作為研磨終止(polish stop)來平坦化該第一子層。一第二CMP步驟可用以將該第二子層平坦化一所要時間量以獲得一平坦表面。
接著以光微影方式圖案化絕緣層108以形成延伸至且暴露電極204之障壁202的上部表面之開口110。開口110應具有與下面的電極204幾乎相同的間距及幾乎相同的寬度，以使得圖8C中所示之每一半導體柱300形成於個別電極204之上。可容忍某一未對準。在圖8B中展示所得結構。
參看圖8C，於開口110中在TiN障壁202之上選擇性地形成垂直半導體柱300。該等柱之半導體材料可為鍺或富含鍺的矽鍺。為簡單起見，此描述將半導體材料稱為鍺，但將理解，熟練之從業者可選擇其他適合之材料來替代。
如圖8C中所示，可藉由在一位於TiN障壁上方的薄Si晶種層上選擇性地進行低壓化學氣相沈積(LPCVD)來選擇性地沈積鍺柱300。舉例而言，以引用方式併入本文中的於2005年6月22日申請之美國專利申請案第11/159,031號(其公開為美國公開申請案2006/0292301 A1)中所描述之方法可用以沈積Ge柱。較佳地，選擇性地沈積整個柱300。然而，在一次較佳實施例中，僅沈積在晶種層/TiN障壁上的柱300之約最初20nm必須具有對二氧化矽之高選擇性以防止二極體之側壁短路，而可非選擇性地沈積柱之剩餘部分。
舉例而言，如圖9A中所示，藉由在380℃及1托之壓力下流動500sccm之SiH4 達60分鐘而在TiN上形成一薄的Si晶種層。接著暫停矽烷流，且在相同溫度及壓力下流動100sccm之GeH4 以沈積Ge。可在一低於380℃之溫度(諸如’340℃)下沈積Ge。圖9A中之SEM影像展示，在10分鐘沈積之後，在位於一TiN層上之Si晶種層上選擇性地沈積了約40nm之鍺。如圖9B中所示，當省略TiN層時，未觀測到SiO2 表面上之鍺沈積。藉由使用一兩步驟沈積(其中兩個步驟均在一380℃或380℃以下之溫度下進行)，可在TiN上而非在鄰近SiO2 表面上選擇性地沈積Ge。一平坦Ge膜之兩步驟沈積之一實例描述於以引用方式併入本文中的S. B. Herner,Electrochemical and Solid-State Letters ,9(5)G161-G163(2006)中。較佳地，在一低於440℃之溫度下沈積該矽晶種層，且在一低於400℃之溫度下沈積鍺柱。
在較佳實施例中，柱包含一半導體接面二極體。術語"接面二極體"在本文中用以指代具有非歐姆導電之性質、具有兩個端電極且由半導體材料製成之半導體裝置，其在一個電極處為p型且在另一電極處為n型。實例包括具有相接觸之p型半導體材料及n型半導體材料的p-n二極體及n-p二極體(諸如，齊納二極體)，及p-i-n二極體，在p-i-n二極體中，純質(未摻雜)半導體材料插入於p型半導體材料與n型半導體材料之間。
可藉由選擇性沈積及摻雜來形成二極體300之底部重摻雜區域112。可沈積且接著摻雜鍺，但較佳藉由在鍺之選擇性CVD期間流動一提供n型摻雜劑原子(例如，磷)的含摻雜劑氣體(亦即，以添加至鍺烷氣體之膦氣體之形式)於原位摻雜鍺。重摻雜區域112厚度較佳在約10nm與約80nm之間。
可接著藉由選擇性CVD方法形成純質二極體區域114。純質區域114沈積可在一分離CVD步驟期間或藉由在與區域112之沈積相同的CVD步驟期間關閉摻雜劑氣體(諸如膦)之流來進行。純質區域114厚度可在約110nm與約330nm之間，較佳約200nm厚。可接著進行一可選CMP製程以移除在絕緣層108之上的任何橋式純質鍺且平坦化該表面以為隨後之微影步驟做準備。可接著藉由選擇性CVD方法形成p型頂部區域116。p型頂部區域116沈積可在一與區域114沈積步驟分離之CVD步驟期間或藉由在與區域114沈積步驟相同的CVD步驟期間打開摻雜劑氣體(諸如三氯化硼)之流來進行。p型區域116厚度可在約10nm與約80nm之間。可接著進行一可選CMP製程以移除在絕緣層108之上的任何橋式p型鍺且平坦化該表面以為隨後之微影步驟做準備。或者，可藉由將離子植入至純質區域114之上部區域中來形成p型區域116。p型摻雜劑較佳為硼或BF2 。p型區域116之形成完成柱狀二極體300之形成。在圖8C中展示所得結構。
在說明性實例中，底部區域112為N+ (重摻雜n型)，且頂部區域116為P+ 。然而，垂直柱亦可包含其他結構。舉例而言，底部區域112可為P+ 而頂部區域116為N+ 。另外，可故意輕微摻雜中間區域，或其可為純質的，或故意未摻雜的。未摻雜區域絕非較佳為電中性的，且將始終具有使該區域表現為輕微n摻雜或p摻雜之瑕疵或污染物。可認為該二極體為一p-i-n二極體。因此，可形成一P+ /N- /N+ 、P+ /P- /N+ 、N+ /N- /P+ 或N+ /P- /P+ 二極體。
柱300的間距及寬度由開口110來界定且可根據需要改變。在一個較佳實施例中，柱的間距(自一個柱之中心至下一個柱之中心的距離)為約300nm，而柱之寬度在約100nm至約150nm之間改變。在另一較佳實施例中，柱的間距為約260nm，而柱之寬度在約90nm至130nm之間改變。一般而言，柱300較佳具有一大體上圓柱形形狀，其中一圓形或大致圓形之橫截面具有一250nm或250nm以下之直徑。
轉至圖8D，可以與底部電極204相同的方式(例如，藉由沈積Ti(底部)/Al/TiN(頂部)或Ti/TiN/Al/TiN或Ti/Al/TiW、或此等層之任何組合)來形成上部電極400。如下文將描述，頂部上之TiN或TiW層可充當一用於圖案化導體之抗反射塗層及一用於絕緣層500之後續CMP的研磨終止材料。使用任何適合之遮罩及蝕刻技術來圖案化及蝕刻上文所述之該等導電層以形成大體上平行、大體上共平面之導體軌條400，其垂直於導體軌條204延伸。在一較佳實施例中，沈積、藉由光微影術來圖案化光阻且蝕刻該等層，且接著使用標準處理技術移除該光阻。或者，可在重摻雜區域116上形成一可選絕緣氧化物、氮化物或氮氧化物層，且藉由一鑲嵌製程形成導體400，如於Radigan等人的2006年5月31日申請之題為"Conductive Hard Mask to Protect Patterned Features During Trench Etch"的美國專利申請案第11/444,936號中所描述，該案之全文以引用的方式併入。
接下來，在導體軌條400上方及在導體軌條400之間沈積另一絕緣層500。層500材料可為任何已知之電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在一較佳實施例中，使用氧化矽作為此絕緣材料。可藉由CMP或回蝕來平坦化此絕緣層與導體軌條400之上部表面。在圖8E中展示所得裝置之三維圖。
在以上描述中，在沈積絕緣層108之前形成障壁層202。或者，可更改該等製造步驟之順序。舉例而言，於在絕緣層中之開口中選擇性地形成氮化鎢圖案以促進稍後之鍺或富含鍺的矽鍺沈積之前，可首先在導體204上形成具有開口之絕緣層108。
諸如二極體裝置之柱狀裝置可包含一一次可程式化(OTP)或可重寫非揮發性記憶體裝置。舉例而言，每一二極體柱300可充當一記憶體單元之一引導元件，且充當電阻切換材料(亦即，其儲存資料)之另一材料或層118與二極體300串聯地提供於電極204與400之間，如圖8E中所示。具體言之，圖8E展示一個非揮發性記憶體單元，其包含與電阻切換材料118串聯之柱狀二極體300，電阻切換材料諸如反熔絲(亦即，反熔絲介電質)、熔絲、多晶矽記憶效應材料、金屬氧化物(諸如，氧化鎳、鈣鈦礦材料等)、奈米碳管、相變材料、可切換複合金屬氧化物、導電橋式元件或可切換聚合物。可在二極體柱300上方沈積電阻切換材料118(諸如，一薄的氧化矽反熔絲介電層)，繼而在該反熔絲介電層上沈積上部電極400。或者，電阻切換材料118可位於二極體柱300之下，諸如在導電層200與202之間。在此實施例中，電阻切換材料118之電阻率回應於一提供於電極204與400之間的正向及/反向偏壓而增加或減小。
在另一實施例中，柱狀二極體300本身可用作資料儲存裝置，在此實施例中，藉由提供於電極204與400之間的一正向及/或反向偏壓之施加來改變柱狀二極體300之電阻率，如於在2004年9月29日申請之美國專利申請案第10/955,549號(該案對應於美國公開申請案2005/0052915 A1)及在2007年3月30日申請之美國專利申請案第11/693,845號(該案對應於美國公開申請案2007/0164309 A1)中所描述，該兩個申請案之全文係以引用方式併入。在此實施例中，電阻切換材料118在必要時可以省略。
已描述第一記憶體層級之形成。可在此第一記憶體層級之上形成額外記憶體層級以形成單片三維記憶體陣列。在一些實施例中，記憶體層級之間可共用導體；亦即，頂部導體400可充當下一個記憶體層級之底部導體。在其他實施例中，在該第一記憶體層級之上形成一層間介電質(未圖示)、平坦化其表面，且在此經平坦化之層間介電質上開始一第二記憶體層級之建構，並且不共用導體。
單片三維記憶體陣列為在一諸如晶圓之單一基板之上形成多個記憶體層級而無介入基板的記憶體陣列。直接在一現有層級或多個現有層級上方沈積或生長形成一個記憶體層級之多個層。相較而言，已藉由在分離基板上形成記憶體層級及將該等記憶體層級彼此於頂部黏附來建構堆疊記憶體，如在Leedy之美國專利第5,915,167號"Three dimensional structure memory"中所述。可在黏結之前使該等基板變薄或將其自該等記憶體層級移除，但由於該等記憶體層級最初形成於分離基板上方，因此該等記憶體並非真正的單片三維記憶體陣列。與Leedy中所描述之製程相比，在本發明之一實施例中，二極體共用兩個鄰近層之間的一導線或電極。在此組態中，"底部"二極體將"指向""上部"層中之二極體之相對方向(亦即，每一二極體之相同導電類型層電接觸位於二極體之間的同一線或電極)。關於此組態，兩個二極體可共用其間的線且仍不具有讀取或寫入干擾問題。
形成於一基板之上的單片三維記憶體陣列至少包含於一第一高度處在該基板之上形成的一第一記憶體層級及於一不同於該第一高度之第二高度處形成的一第二記憶體層級。在該一多級陣列中，可在該基板之上形成三個、四個、八個或實際上任何數目個記憶體層級。
總之，描述了一種藉由Ge或富含Ge的SiGe至在一絕緣層中蝕刻的開口中之選擇性沈積來製作鍺柱狀裝置之方法。藉由以半導體柱填充該等開口，克服先前相減法之若干困難，且可消除四層裝置中的八個過程步驟。舉例而言，省略柱之間的高縱橫比氧化物間隙填充，此允許沈積具有良好均勻性之簡單的毯覆性氧化物膜。可在絕緣層中之深開口中製造高度高達8微米之較高鍺柱。高的二極體減少垂直裝置中之反向漏電流。此外，不同層之對準較容易。所有層可對準於一主要對準標記而無需中間開口框蝕刻。
基於本揭示案之教示，期望一般熟習此項技術者將能夠容易地實踐本發明。咸信本文中所提供的各種實施例之描述提供本發明之足夠理解及細節以使得一般熟習此項技術者能夠實踐本發明。雖然未特定描述某些支援電路及製造步驟，但該等電路及協定係熟知的，且在實踐本發明之情況下，該等步驟之特定變化不提供特定優點。此外，咸信經本揭示案之教示培訓的一般熟習此項技術者將能夠在無不適當實驗的情況下進行本發明。
先前詳細描述僅描述了本發明之許多可能實施例中之少許。為此，此詳細描述係藉由說明而非藉由限制而設計。在不脫離本發明之範疇及精神的情況下，可基於本文中所陳述之描述做出對本文中所揭示之實施例的變化及修改。僅以下申請專利範圍(包括所有均等物)意欲界定本發明之範疇。
1．．．導電電極/鎢電極
2．．．鎢電極側壁
3．．．絕緣材料或層/絕緣材料區域
5．．．氮化鎢障壁
6．．．氮化鎢障壁
7．．．含氮絕緣材料/氮氧化矽/富含氮之區域
9．．．第二絕緣層
11．．．開口
12．．．側壁
13．．．矽層
14．．．氮氧化矽區域/富含氮之區域/含氮的氧化矽區域
15．．．含氮電漿
17．．．下部n型部分/n型區域
19．．．開口之上部部分
21．．．第二半導體層
23．．．純質部分/純質區域
25．．．p型區域/重摻雜區域
27．．．柱狀二極體/二極體柱
29．．．上部電極/導體軌條/鎢導體
31．．．反熔絲介電質/電阻切換材料
33．．．可選硬式遮罩層
35．．．犧牲材料
37．．．可選抗反射層
39．．．光阻層
41．．．第二開口
43．．．TiN黏著層
45．．．下部TiN黏著層
47．．．第一垂直縫
49．．．第二垂直縫
51．．．第一導電類型區域之側壁
53．．．第二導電類型區域之側壁
55．．．不連續性
100．．．基板
101．．．磷植入區域/磷摻雜區域
102．．．絕緣層
103．．．磷植入區域之底部/磷摻雜區域之底部
105．．．第一半導體層之純質部分
108．．．絕緣層
110．．．開口
112．．．二極體之底部重摻雜區域
114．．．純質二極體區域
116．．．p型頂部區域/重摻雜區域
118．．．電阻切換材料
200．．．第一導電層
202．．．障壁層/導電層
204．．．電極/軌條形狀之底部電極/導體軌條
300．．．半導體柱/二極體
400．．．上部電極/導體軌條
500．．．絕緣層
圖1A、圖1C及圖1E為說明根據本發明之第一實施例的柱狀裝置之形成中之階段的側視橫截面圖。圖1B及圖1D分別為圖1A及圖1C中所示之階段的三維圖。
圖2A至圖2C為說明根據本發明之第二實施例的柱狀裝置之形成中之階段的側視橫截面圖。
圖3A至圖3E為說明根據本發明之第三實施例的柱狀裝置之形成中之階段的側視橫截面圖。
圖3F及圖3G為根據第三實施例製造的例示性裝置之顯微圖。
圖4為根據本發明之一或多個實施例的完成之柱狀裝置之三維圖。
圖5A為蝕刻速率與多晶矽摻雜之先前技術關係曲線圖。圖5B至圖5E為說明根據本發明之第四實施例的柱狀裝置之形成中之階段的側視橫截面圖。
圖6A至圖6G為說明根據本發明之第五實施例的柱狀裝置之形成中之階段的側視橫截面圖。
圖7A及圖7B為根據本發明之實施例製造的裝置特徵之側視橫截面圖。
圖8A至圖8D為說明根據本發明之一實施例的柱狀裝置之形成中之階段的側視橫截面圖。
圖8E為根據本發明之一實施例的完成之柱狀裝置之三維圖。
圖9A為一藉由在380℃及1托下GeH4 分解10分鐘而沈積在一矽晶種膜上的約40nm厚之Ge膜的橫截面SEM影像，該矽晶種膜藉由在380℃及1托下SiH4 分解60分鐘而沈積。圖9B為在相同的兩個步驟SiH4 及GeH4 CVD處理之後的SiO2 表面之橫截面SEM影像。未觀測到SiO2 上之Ge沈積。
1．．．導電電極/鎢電極
5．．．氮化鎢障壁
6．．．氮化鎢障壁
13．．．矽層

Claims (50)

  1. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀(pillar)二極體，其中該第一半導體層及該第二半導體層包含多晶矽、鍺或矽-鍺，或在一後續步驟中結晶的非晶矽、鍺或矽-鍺，其中：該第一半導體層及該第二半導體層包含多晶矽層；該第一半導體層包含一原位(in-situ)n型摻雜之多晶矽 層；該絕緣層中之該等開口具有一45nm或45nm以下的半間距(half-pitch)；且藉由在該絕緣層上方形成一正光阻、在使用一衰減相移遮罩時暴露該光阻以便輻射、圖案化該暴露的光阻及使用該經圖案化光阻作為一遮罩來蝕刻該絕緣層中之該等開口而形成該等開口。
  2. 如請求項1之方法，其中該輻射包含具有一193nm之波長的輻射。
  3. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持 在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，其中該移除該第一半導體層之一第一部分之步驟包含平坦化該第一半導體層與該絕緣層之一上部表面、繼而選擇性地蝕刻保持在該絕緣層中之該複數個開口之該等上部部分中之該第一半導體層。
  4. 如請求項3之方法，其中：該形成該第一半導體層之步驟包含形成一純質半導體層及在該平坦化該第一半導體層之步驟之前或之後，將以具一第一導電類型之摻雜劑植入至該第一半導體層中至一預定深度，使得該第一半導體層之純質部分保持在該複數個開口之下部部分中；且該選擇性地蝕刻該第一半導體層之步驟包含蝕刻該第一半導體層之經摻雜部分，直至達到該第一半導體層之該等純質部分為止。
  5. 如請求項4之方法，進一步包含：偵測在該選擇性蝕刻之步驟期間何時達到該第一半導體層之該等純質部分；及在該選擇性蝕刻之步驟之後，以具該第一導電類型之摻雜劑來摻雜該第一半導體層之該等純質部分。
  6. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形 成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，其中該形成該第二半導體層之步驟包含：在該複數個開口之該等上部部分中及在該絕緣層上方形成包含一純質半導體材料之該第二半導體層；使用化學機械研磨或回蝕，至少平坦化該第二半導體層與該絕緣層之一上部表面；及將具該第二導電類型之摻雜劑植入至該第二半導體層之該等第二部分之上部區中，以形成p-i-n柱狀二極體。
  7. 如請求項6之方法，進一步包含在每一二極體之該n型區域與一純質區域之間，形成一富含矽之氧化物層或一矽-鍺頂蓋層。
  8. 一種製造一半導體裝置之方法，其包含： 提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，其中該移除該第一半導體層之一第一部分之步驟包含：使用化學機械研磨或回蝕及光學終點偵測來平坦化該第一半導體層與該絕緣層之一上部表面；及在該平坦化之步驟之後，藉由一水平蝕刻前端，選擇性地各向異性蝕刻保持在該絕緣層之該複數個開口之該等上部部分中之該第一半導體層，以使該第一半導體層凹入於該絕緣層之該複數個開口中，使得保持在該複數 個開口中之該第一半導體層之該等第二部分具有一大體上平坦之上部表面。
  9. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，其中該移除該第一半導體層之一第一部分之步驟包含：使用化學機械研磨或回蝕及光學終點偵測來平坦化該第一半導體層與該絕緣層之一上部表面；及在該平坦化之步驟之後，選擇性地各向同性蝕刻保持 在該絕緣層中之該複數個開口之該等上部部分中之該第一半導體層，以使該第一半導體層凹入於該絕緣層之該複數個開口中，使得保持在該複數個開口中之該第一半導體層之該等第二部分具有一於中間具有一凹槽的環形形狀。
  10. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，其中：該二極體之一n型區域含有一第一垂直縫； 該二極體之一p型區域含有一第二垂直縫；且該第一垂直縫與該第二垂直縫彼此不接觸。
  11. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方；在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，該方法進一步包含在該二極體之上或之下形成一反熔絲介電質。
  12. 一種製造一半導體裝置之方法，其包含：提供一含有複數個開口之絕緣層，其中該絕緣層位於一基板上方； 在該絕緣層中之該複數個開口中及在該絕緣層上方形成一第一半導體層；移除該第一半導體層之一第一部分，其中：該第一半導體層之第一導電類型之第二部分保持在該絕緣層中之該複數個開口之下部部分中；且該絕緣層中之該複數個開口之上部部分保持未填充；在該絕緣層中之該複數個開口之該等上部部分中及在該絕緣層上方形成一第二半導體層；移除該第二半導體層之位於該絕緣層上方之一第一部分；其中該第二半導體層之第二導電類型之第二部分保持在該絕緣層中之該複數個開口之上部部分中，以在該複數個開口中形成複數個柱狀二極體，該方法進一步包含：在該絕緣層之下形成鎢電極；及氮化該等鎢電極以形成在該絕緣層之該複數個開口中暴露之氮化鎢障壁。
  13. 一種製造一半導體裝置之方法，其包含：形成複數個鎢電極；氮化該等鎢電極，以在該複數個鎢電極上形成氮化鎢障壁；形成一包含複數個開口之絕緣層，使得該等氮化鎢障壁暴露於該絕緣層之該複數個開口中；及 在該絕緣層中之該複數個開口中之該等氮化鎢障壁上，形成複數個半導體裝置。
  14. 如請求項13之方法，其中該複數個半導體裝置包含複數個柱狀二極體。
  15. 如請求項14之方法，其中該形成該複數個柱狀二極體之步驟包含：在該絕緣層之該複數個開口中及在該絕緣層上方形成一具一第一導電類型之第一半導體層；移除該第一半導體層之一第一部分，以使該第一半導體層之第二部分保持在該絕緣層中的該複數個開口之下部部分中，且該絕緣層中之該複數個開口之上部部分保持未填充；及在該絕緣層之該複數個開口之該等上部部分中，形成一具一第二導電類型之第二半導體層。
  16. 如請求項13之方法，其中：該形成該絕緣層之步驟包含在該複數個鎢電極上形成該絕緣層，繼而在該絕緣層中形成該複數個開口以暴露該複數個鎢電極之上部表面；且該氮化之步驟在該在該絕緣層中形成該複數個開口之步驟之後發生，使得經由該絕緣層中之該複數個開口氮化該複數個鎢電極之上部表面。
  17. 如請求項16之方法，其中：該絕緣層中之該複數個開口與該複數個鎢電極部分地未對準； 該形成該複數個開口之步驟至少暴露該等鎢電極之側壁之部分；且該氮化之步驟在該複數個鎢電極之該等上部表面上及該等側壁之暴露部分上形成氮化鎢障壁。
  18. 如請求項13之方法，其中：該氮化之步驟在該形成該絕緣層之步驟之前發生；且該形成該絕緣層之步驟包含在該等氮化鎢障壁上形成該絕緣層，繼而在該絕緣層中形成該複數個開口，以暴露該等氮化鎢障壁之上部表面。
  19. 如請求項18之方法，進一步包含在該絕緣層中形成該複數個開口之後執行一第二氮化步驟，以增強該等氮化鎢障壁及氮化該絕緣層中之該複數個開口之至少一側壁。
  20. 如請求項18之方法，其中一下部絕緣層使鄰近的鎢電極彼此分離，且該氮化之步驟氮化該下部絕緣層之一上部表面。
  21. 如請求項13之方法，其中該氮化之步驟包含一電漿氮化步驟。
  22. 一種製造一半導體裝置之方法，其包含：形成複數個鎢電極；在該等鎢電極之暴露上部表面上選擇性地形成複數個導電障壁；形成一包含複數個開口之絕緣層，使得該複數個導電障壁暴露於該絕緣層之該複數個開口中；及在該複數個開口中，於該等導電障壁上形成複數個半 導體裝置。
  23. 如請求項22之方法，其中該複數個半導體裝置包含複數個柱狀二極體。
  24. 如請求項23之方法，其中該形成該複數個柱狀二極體之步驟包含：在該絕緣層之該複數個開口中及在該絕緣層上方形成一具一第一導電類型之第一半導體層；移除該第一半導體層之一第一部分，使得該第一半導體層之第二部分保持在該絕緣層之該複數個開口之下部部分中，且該絕緣層中之該複數個開口之上部部分保持未填充；及在該絕緣層之該複數個開口之該等上部部分中，形成一具一第二導電類型之第二半導體層。
  25. 如請求項22之方法，其中該形成該複數個導電障壁之步驟包含一障壁金屬或金屬合金在該複數個鎢電極上的選擇性原子層沈積。
  26. 如請求項25之方法，其中該障壁金屬或金屬合金包含鉭、鈮或其合金。
  27. 如請求項22之方法，其中該形成該複數個導電障壁之步驟包含一障壁金屬或金屬合金在該複數個鎢電極上的選擇性電鍍。
  28. 如請求項22之方法，其中：該形成該絕緣層之步驟包含在該複數個鎢電極上形成該絕緣層，繼而在該絕緣層中形成該複數個開口以暴露 該複數個鎢電極之上部表面；及該選擇性地形成該複數個導電障壁之步驟在該在該絕緣層中形成該複數個開口之步驟之後發生，使得經由該絕緣層之該複數個開口，在該複數個鎢電極之該等上部表面上選擇性地形成該複數個導電障壁。
  29. 如請求項28之方法，其中：該絕緣層中之該複數個開口與該複數個鎢電極部分地未對準；該形成該複數個開口之步驟至少暴露該等鎢電極之側壁之部分；且該選擇性地形成複數個導電障壁之步驟在該複數個鎢電極之該等上部表面上及該等側壁之暴露部分上形成該等導電障壁。
  30. 如請求項22之方法，其中：該選擇性地形成該複數個導電障壁之步驟在該形成該絕緣層之步驟之前發生；且該形成該絕緣層之步驟包含在該複數個導電障壁上形成該絕緣層，繼而在該絕緣層中形成該複數個開口，以暴露該複數個導電障壁之上部表面。
  31. 一種製造一半導體裝置之方法，其包含：在一基板上方形成複數個下部電極；形成一含有具有一第一寬度之複數個第一開口之絕緣層，使得該等下部電極暴露於該等第一開口中；在該等第一開口中，形成具一第一導電類型之第一半 導體區域；在該複數個第一開口中，於該等第一半導體區域上方形成一犧牲材料；在該絕緣層中形成複數個第二開口以暴露該犧牲材料，該等第二開口具有一大於該第一寬度之第二寬度；經由該等第二開口，自該等第一開口移除該犧牲材料；在該等第一開口中形成具一第二導電類型之第二半導體區域，其中該等第一半導體區域及該等第二半導體區域在該等第一開口中形成柱狀二極體；及在該絕緣層之該等第二開口中形成上部電極，使得該等上部電極接觸該等第二半導體區域。
  32. 如請求項31之方法，進一步包含在該等第一半導體區域與該等第二半導體區域之間形成純質第三半導體區域，以形成p-i-n柱狀二極體。
  33. 如請求項32之方法，其中：該形成該等第一半導體區域之步驟包含在該絕緣層之該複數個第一開口中及在該絕緣層上方形成一第一半導體層，繼而移除該第一半導體層之一部分，使得該等第一半導體區域保持在該複數個第一開口之下部部分中，且該複數個第一開口之上部部分保持未填充；及該形成該等第二半導體區域之步驟包含在該絕緣層之該複數個第一開口之該等上部部分中及在該絕緣層上方形成一第二半導體層，繼而移除該第二半導體層之位於 該絕緣層上方之一部分，使得該等第二半導體區域保持在該絕緣層之該複數個第一開口之該等上部部分中。
  34. 一種柱狀半導體二極體，其包含一基板、一位於該基板上方之第一導電類型區域及位於該第一導電類型區域上方之第二導電類型區域，其中：a)該二極體之該第一導電類型區域含有一第一垂直縫，該二極體之該第二導電類型區域含有一第二垂直縫，且該第一縫與該第二縫彼此不接觸；或b)該第一導電類型區域之側壁具有一不同於該第二導電類型區域之側壁的錐角，且一不連續性位於該二極體之一側壁中。
  35. 如請求項34之二極體，其中該二極體之該第一導電類型區域含有該第一垂直縫，該二極體之該第二導電類型區域含有該第二垂直縫，且該第一縫與該第二縫彼此不接觸。
  36. 如請求項35之二極體，進一步包含一位於該第一導電類型區域與該第二導電類型區域之間的純質半導體區域。
  37. 如請求項34之二極體，其中該第一導電類型區域之該等側壁具有一不同於該第二導電類型區域之側壁的錐角，且該不連續性位於該二極體之該側壁中。
  38. 如請求項37之二極體，其中：該第一導電類型區域具有一比該第二導電類型區域窄的錐角；一純質半導體區域位於該第一導電類型區域與該第二 導電類型區域之間；且該不連續性包含該二極體之該側壁中之在該純質半導體區域與該第一導電類型區域之間的台階。
  39. 如請求項34之二極體，其中：a)該二極體之該第一導電類型區域含有該第一垂直縫，該二極體之該第二導電類型區域含有該第二垂直縫，且該第一縫與該第二縫彼此不接觸；且b)該第一導電類型區域之側壁具有該不同於該第二導電類型區域之側壁的錐角，且該不連續性位於該二極體之該側壁中。
  40. 一種製造一柱狀二極體之方法，其包含：在一基板上方形成一氮化鈦圖案；及在該氮化鈦圖案上形成一絕緣層；在該絕緣層中形成一開口，以暴露該氮化鈦圖案；在該氮化鈦圖案上，於該開口中形成一矽晶種層；在該開口中，於該矽晶種層上選擇性地沈積一第一導電類型之鍺或富含鍺的矽鍺半導體材料；在該第一導電類型之鍺或富含鍺的矽鍺半導體材料上，選擇性地沈積純質(intrinsic)鍺或富含鍺的矽鍺半導體材料；及將第二導電類型之摻雜劑植入至該純質第一導電類型之鍺或富含鍺之矽鍺半導體材料之一上部部分中，以形成一p-i-n二極體。
  41. 如請求項40之方法，其中該半導體材料為鍺。
  42. 如請求項40之方法，其中該半導體材料為富含鍺的矽鍺。
  43. 如請求項40之方法，進一步包含在該二極體上或在該二極體下，形成一反熔絲介電層。
  44. 一種製造一柱狀裝置之方法，其包含：提供一具有一開口之絕緣層；及將鍺或富含鍺的矽鍺半導體材料選擇性地沈積至該開口中，以形成該柱狀裝置其中將氮化鈦、鈦鎢或氮化鎢暴露於該絕緣層之該開口中。
  45. 如請求項44之方法，進一步包含在該氮化鈦、鈦鎢或氮化鎢上沈積一矽晶種層。
  46. 如請求項45之方法，其中藉由化學氣相沈積在一低於440℃之溫度下沈積該矽晶種層。
  47. 如請求項45之方法，其中在該晶種層上選擇性地沈積該半導體材料。
  48. 如請求項47之方法，其中藉由化學氣相沈積在一低於440℃之溫度下選擇性地沈積該半導體材料。
  49. 如請求項44之方法，進一步包含：在一基板上方形成該氮化鈦、鈦鎢或氮化鎢圖案；在該氮化鈦、鈦鎢或氮化鎢圖案上形成一絕緣層；及在該絕緣層中形成該開口，以暴露該氮化鈦、鈦鎢或氮化鎢圖案。
  50. 如請求項44之方法，進一步包含： 在一基板上方形成該絕緣層；在該絕緣層中形成該開口；及在該開口中選擇性地形成一氮化鈦、鈦鎢或氮化鎢圖案。
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