CN101978497A - 柱形器件及其制作方法 - Google Patents

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迈克尔·科恩塞基
尤沙·拉格拉姆
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Abstract

制作半导体器件的方法包括提供包含多个开口的绝缘层，在绝缘层中的多个开口中以及在绝缘层上方形成第一半导体层，以及去除第一半导体层的第一部分，使得第一半导体层的第一导电型第二部分保留在绝缘层中的多个开口的下部中，并且绝缘层中的多个开口的上部保持未填充。该方法还包括在绝缘层中的多个开口的上部中以及在绝缘层上方形成第二半导体层，并且去除第二半导体层的位于绝缘层上方的第一部分。第二半导体层的第二导电型第二部分保留在绝缘层中的多个开口的上部中，以在多个开口中形成多个柱形二极管。

Description

柱形器件及其制作方法
相关专利申请的交叉引用
本申请要求在2008年1月15日提交的美国申请号12/007780和12/007781的优先权，两者均通过引用合并于此。
技术领域
本发明一般涉及半导体器件工艺的领域，并且更具体地涉及柱形(pillar)器件和这样的器件的制作方法。
背景技术
再次通过引用合并的Herner等在2004年9月29日提交的美国专利申请号10/955549(其对应于美国公开申请2005/0052915A1)描述了三维存储器阵列，其中以柱形半导体结型二极管(junction diode)的多晶半导体材料的电阻率状态来存储存储器单元的数据状态。使用消减法(subtractive)制造这样的柱形二极管器件。该方法包括淀积一个或多个硅、锗或其他半导体材料层。然后蚀刻所淀积的该半导体层或多个半导体层以获得半导体柱。可使用SiO2层作为柱蚀刻的硬掩模(hard mask)，此后去除它。接着，在柱之间和柱顶部上淀积SiO2或其他空隙填充介电材料。然后进行化学机械抛光(CMP)或回蚀工序(etchback step)，以使得空隙填充介电材料与柱的上表面平坦化。
对于消减柱制造工艺的其他描述，参见Herner等在2004年12月17日提交的美国专利申请号11/015824“Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode”和2007年7月25日提交的美国专利申请号11/819078。
然而，在消减方法中，对于小直径或宽度的柱型器件，必须小心避免在蚀刻工序器件在柱基处下切(undercut)它。下切的柱形器件可能容易在后续工艺器件翻倒。另外，对于更小的柱形器件，半导体柱的高度可由用作蚀刻掩模的薄的软光阻(photoresist)所限制，当柱之间的开口的长宽比(aspect)增加时氧化物空隙填充工序带来了工艺挑战，并且空隙填充层的CMP工艺或回蚀可能去除较大厚度的淀积半导体材料。
发明内容
本发明的一个实施例提供了制作半导体器件的方法，其包括提供包含多个开口的绝缘层，并且在绝缘层中的多个开口中以及在绝缘层上方形成第一半导体层。该方法还包括去除第一半导体层的第一部分，使得第一半导体层的第一导电型第二部分保留在绝缘层中的多个开口的下部中，并且绝缘层中的多个开口的上部保持未填充。该方法还包括在绝缘层中的多个开口的上部中以及在绝缘层上方形成第二半导体层，并且去除第二半导体层的位于绝缘层上方的第一部分。第二半导体层的第二导电型第二部分保留在绝缘层中的多个开口的上部中，以在多个开口中形成多个柱形二极管。
另一实施例提供制作半导体器件的方法，包括：形成多个钨电极；氮化这些钨电极以在多个钨电极上形成氮化钨阻挡层；形成包括多个开口的绝缘层，使得氮化钨阻挡层被暴露在绝缘层中的多个开口中；以及在绝缘层中的多个开口中的氮化钨阻挡层上形成多个半导体器件。
另一实施例提供制作半导体器件的方法，包括：形成多个钨电极；在钨电极的暴露的上表面上选择性地形成多个导电阻挡层；形成包括多个开口的绝缘层，使得多个导电阻挡层被暴露在绝缘层中的多个开口中；以及在多个开口中的导电阻挡层上形成多个半导体器件。
另一实施例提供制作半导体器件的方法，包括：在衬底上方形成多个下电极(lower electrode)；形成包含具有第一宽度的多个第一开口的绝缘层，使得下电极被暴露在第一开口中；在第一开口中形成第一导电型的第一半导体区域；在第一半导体区域上方的多个第一开口中形成牺牲材料；在绝缘层中形成多个第二开口以暴露牺牲材料，第二开口具有比第一宽度更大的第二宽度；通过第二开口从第一开口去除牺牲材料；在第一开口中形成第二导电型的第二半导体区域，其中第一和第二半导体区域形成第一开口中的柱形二极管；以及在绝缘层中的第二开口中形成上电极，使得上电极接触第二半导体区域。
另一实施例提供制作柱形二极管的方法，其包括：提供具有开口的绝缘层；以及将锗或富锗的硅锗半导体材料选择性地淀积到所示开口中以形成柱形器件。
附图说明
图1A、1C和1E是例示了根据本发明第一实施例的柱形器件的形成中的各阶段的侧面横截面视图。图1B和1D分别是图1A和1C中所示的阶段的三维视图。
图2A至2C是例示了根据本发明第二实施例的柱形器件的形成中的各阶段的侧面横截面视图。
图3A至3E是例示了根据本发明第三实施例的柱形器件的形成中的各阶段的侧面横截面视图。
图3F和3G是根据本发明第三实施例制作的示例器件的微观图。
图4是根据本发明一个或多个实施例的完成的柱形器件的三维视图。
图5A是蚀刻速率对多晶硅掺杂的现有技术绘图。图5B至5E是例示了根据本发明第四实施例的柱形器件的形成中的各阶段的侧面横截面视图。
图6A至6G是例示了根据本发明第五实施例的柱形器件的形成中的各阶段的侧面横截面视图。
图7A和7B是根据本发明实施例制作的器件特征的侧面横截面视图。
图8A至8D是例示了根据本发明实施例的柱形器件的形成中的各阶段的侧面横截面视图。
图8E是根据本发明实施例的完成的柱形器件的三维视图。
图9A是通过380℃和1托(torr)持续10分钟的GeH4分解而在硅籽膜(silicon seed film)上淀积的大约40nm厚的Ge膜的横截面SEM图像，其中硅籽膜通过380℃和1托持续60分钟的SiH4分解而在TiN上淀积。图9B是在相同的两个工序SiH4和GeH4 CVD处理之后的SiO2表面的横截面SEM图像。在SiO2上没有观察到Ge淀积。
具体实施方式
本发明人意识到对于具有至少两个不同导电型区域的半导体柱形器件中，诸如包含p型和n型半导体区域的二极管中，必须采取特殊工序以避免在绝缘层的开口中形成器件时短接(short)这样的器件。
例如，如果导电阻挡层(barrier layer)被简单地淀积到开口中然后使之平坦化，则导电阻挡层将沿着开口的侧壁从开口的底部向顶部延伸。如果然后将半导体二极管淀积到该开口中，则沿着开口侧壁分布的导电阻挡层会将二极管的p型区域与二极管的n型区域短接。
另外，如果通过诸如低压化学气相淀积(LPVCD)的方法而形成二极管的半导体层，则共形淀积(conformal deposition)从侧面而不是只是从底部填充开口。由此，如果首先在开口中淀积n型半导体，则它会沿着开口的整个侧壁分布或者它会填充整个开口。如果n型区域沿着开口的侧壁分布并且p型区域在开口中央，则上电极(upper electrode)将与p型和n型两个区域接触。如果n型区域填充整个开口，则在开口中将会没地方形成p型区域来形成二极管。
本发明的实施例提供了克服这些问题的方法。在第一实施例中，选择性地形成阻挡层，以避免短接在阻挡层上方的绝缘层中的开口中形成的二极管。在第一实施例的第一方面中，可通过在形成绝缘层之前或之后氮化下层钨电极而形成氮化钨阻挡层。如果在形成绝缘层之后形成氮化钨阻挡层，则通过氮化暴露在绝缘层中的开口中的钨电极的一部分来形成阻挡层。使用这种通过绝缘层中的开口的氮化工序以选择性地在开口底部形成氮化钨阻挡层。在第一实施例的替换方面中，通过在形成绝缘层之前对电极氮化而形成阻挡层。
在第二实施例中，通过下层电极上的选择性淀积而形成阻挡层。在第三实施例中，使用能精确控制的选择性硅凹刻(recess)，在开口中凹刻(recess)一种导电型的硅层，然后通过凹刻产生的开口中的空间中形成相反导电型(opposite conductivity type)的硅层。
图1和图2例示了根据第一实施例的替换方面的制作氮化阻挡层的方法。图1A和1B分别示出了由绝缘材料或层3彼此隔开的多个导电电极1的侧面横截面视图和三维视图。电极可具有任何合适的厚度，诸如大约200nm到大约400nm。电极1可包括能被氮化的钨或另一导电材料。绝缘材料可包括任何合适的绝缘材料，诸如氧化硅、氮化硅、诸如氧化铝的高介电常数的绝缘材料、五氧化钽或有机绝缘材料。可通过在任何合适的衬底上淀积钨层，将钨层光刻构图(photolithographically patterning)成电极1，在电极1上和之间淀积绝缘层，以及通过化学机械抛光(CMP)或回蚀而平坦化(planar)绝缘层以形成将电极1彼此隔离的绝缘材料区域3，来形成电极。可替换地，可通过镶嵌(damascene)方法形成电极1，其中在绝缘层3中形成沟槽，在沟槽中且在绝缘层3的上表面上形成钨层，然后通过CMP或回蚀平坦化钨层，以在绝缘层3中的沟槽中留着电极1。电极1可以是如图1B所示的轨形电极。也可使用其他电极1形状。
图1C和1D例示了在电极1上淀积镶嵌型绝缘层之前氮化钨电极1以在多个钨电极上形成氮化钨阻挡层5的工序。阻挡层5可具有任何合适的厚度，例如大约1nm到大约30nm。可使用任何氮化方法。例如，可使用等离子体氮化(plasma nitriding)方法，其中包含诸如氨或氮等离子体的等离子体的氮被提供到共同暴露的钨1和介电层3的表面。在美国专利号5780908中描述了对钨的示例等离子体氮化以形成氮化钨的细节，其全文通过引用合并于此。应注意，美国专利号5780908中的方法用于形成氮化钨表面以在钨和它上方的铝层之间提供阻挡层，用于形成金属栅极的目的，而不是在半导体器件下方形成阻挡层。
尽管钨被描述为用作电极1材料，但也可使用其他材料，如钛、硅化钨或铝。例如，在美国专利号6133149中讨论了通过对硅化钨表面的氮化而形成的氮化钨层的稳定性，其全文通过引用合并于此。
等离子体氮化法氮化该电极1和绝缘层3的整个暴露的表面。这留下了作为部分氮化钨阻挡层5和包含绝缘材料7部分的部分氮的表面。例如，如果绝缘材料3是氧化硅，则其上层部分在氮化后被转换为氮氧化硅7。当然，如果原始的绝缘材料3是氮化硅，则氮化可能在绝缘材料3的上层部分或表面中形成富氮的氮化硅区域(nitrogen rich silicon nitride region)7。由此，将相邻钨电极1彼此分开的绝缘层或材料3的上层部分在氮化工序中也被氮化。
如图1E所示，在氮化钨阻挡层5上方以及在氮化的绝缘材料7上方淀积第二绝缘层9。绝缘层9可具有对氮化钨表面比未氮化的钨表面更好的附着性。绝缘层9可包括任何合适的绝缘材料，如氧化硅、氮化硅、诸如氧化铝的高介电常数的绝缘材料、五氧化钽或有机绝缘材料。层9的材料可以与绝缘层3的材料相同或不同。
在绝缘层9中形成多个开口11，使得氮化钨阻挡层5被暴露在多个开口11中。开口11可通过光刻地构图而形成，诸如通过在绝缘层9上方形成光阻层，暴露和显影(develop)(即，构图)光阻层，使用光阻图案作为掩模在层9中蚀刻该开口11，并去除光阻图案而形成。
由此，在图1A-1D的方法中，氮化以形成阻挡层5的工序发生在形成绝缘层9的工序之前。在氮化钨阻挡层5上形成绝缘层9，然后在绝缘层9中形成多个开口11以暴露氮化钨阻挡层5的上表面。
然后在绝缘层9中的多个开口11中的氮化钨阻挡层5上形成多个半导体器件。例如，在开口11中的阻挡层5上淀积硅层13，诸如掺杂多晶硅或非晶硅层。将参照下面的第三至第五实施例更详细地描述诸如柱形二极管的半导体器件的形成。
图2A-2C例示了在形成阻挡层5之前在多个钨电极1上(以及在绝缘材料或层3上)形成绝缘层9的第一实施例的替换方法。然后在绝缘层9中形成多个开口11以暴露多个钨电极1的上表面，如图2A所示。如图2B所示，在绝缘层9中形成多个开口11之后进行氮化工序，从而通过多个开口11氮化多个钨电极1的上表面。例如，如图2B所示，含氮的等离子体15被提供到开口11中以氮化钨电极1。该氮化在开口11中的钨电极1上形成钨阻挡层5。
由此，在绝缘层9中形成多个开口11之后执行氮化工序，以形成氮化钨阻挡层。可选地，氮化工序也氮化绝缘层9中的多个开口11的至少一个侧壁12。如果绝缘层9是氧化硅，则侧壁12也被转换为氮氧化硅区域14。如这里所使用的，为了方便，术语“侧壁”将表示具有圆形或椭圆形横截面的开口的一个侧壁或者具有多边形横截面的开口的多个侧壁。由此，术语“侧壁”的使用不应被理解为限于具有多边形横截面的开口的侧壁。如果绝缘层9是氧化硅之外的材料，则其也可被氮化。例如，金属氧化物也可被转换为金属氧氮化物，氮化硅也可被转换为富氮的氮化硅，而有机材料将包含富氮区域14。
图2C示出了开口11中的硅层13的形成。将参照下面的第三至第五实施例提供层13淀积的细节。
如图1C和1D所示在电极1的平坦化之后执行氮化的优点在于后续的绝缘层9将不会淀积到钨表面上。如果绝缘层是氧化硅，则它可能不提供对钨的理想附着性。然而，氧化硅对诸如氮化物阻挡层5的金属氮化物阻挡层附着得更好。
如果等离子体淀积反应器供有必要的气体，则可在与绝缘层9淀积相同的腔室内执行等离子体氮化，而不增加任何处理工序。在这样的处理中，一次导通诸如氮或氨等离子体的氮化等离子体，以氮化钨电极1表面。然后，含氮的等离子体从淀积腔室泵出，并且绝缘层9淀积过程通过向淀积腔室提供期望的前体(precursor)如含硅和氧的前体(诸如结合氧或氧化氮的硅烷(silane))以淀积层9而开始。优选地，层9是通过PECVD淀积的氧化硅。
在形成开口11之后执行氮化的优点在于，如果钨电极侧壁2被暴露在过蚀刻(overetch)的开口11中，则侧壁2也会被氮化，如图2B所示。如果绝缘层9的被过蚀刻的开口11还去除可位于钨电极1下方的TiN附着层，则这可能发生。换言之，绝缘层9中的多个开口11可以与多个钨电极1部分地错开，并且用来形成多个开口11的蚀刻工序由于错开和过蚀刻而暴露钨电极1的侧壁2的至少部分，如图2A所示。然后，氮化工序在电极1的上表面上形成氮化钨阻挡层5，并在钨电极1的侧壁2的所暴露的部分上形成氮化钨阻挡层6，如图2B所示。
在形成开口11期间而发生错开的情况下，硅层13可延伸到开口11的过蚀刻部分中。但是，硅层13仅仅接触氮化钨阻挡层5和6，而不直接接触钨电极1，如图2C所示。当完成诸如柱形二极管的最终器件时，其与钨电极1部分地错开，并且氮化钨阻挡层5、6位于钨电极的上表面和钨电极的侧壁的至少一部分上。氧化物绝缘层9将位于二极管周围，如将在下面更详细描述的那样，从而与柱形二极管的至少一个侧壁相邻的氧化物绝缘层9的一部分14被氮化。
如果在层9淀积之前以及在层9中形成开口11之后执行氮化，将实现上述氮化的两个非限制性优点(改善绝缘层9对氮化钨的附着性以及电极1的侧壁阻挡层6的形成)。由此，如果需要，则可如图1C和1D所示在底部电极平坦化之后以及如图2B所示在形成开口11之后执行电极1氮化。
在第二实施例中，通过在钨电极1所暴露的上表面上的选择性淀积，形成导电阻挡层5。例如，在第二实施例的一个方面中，通过多个钨电极上的选择性原子(atomic)层淀积而形成金属或金属合金阻挡层5。阻挡层5金属或金属合金可包括钽、铌或其合金。在美国公开专利申请号2004/0137721中描述了诸如钽或铌的阻挡层金属的选择性原子层淀积，其全文通过引用合并于此。优选地，在绝缘层9的淀积之前进行阻挡层5的原子层淀积，如图1C和1D所示。选择性淀积仅仅在电极1上而不在邻近的绝缘层或材料3上选择性地形成阻挡层5。由此，防止从电极的阻挡层5到绝缘层9的顶部表面的金属性连接。
在第二实施例的替换方法中，通过在多个钨电极上选择性地镀覆(plate)阻挡层金属或金属合金而形成导电阻挡层。该镀覆可包括无电镀和电镀，其将阻挡层5选择性地镀覆到电极1上而不镀覆到邻近的绝缘层3或9上。阻挡层金属或金属合金可包括能从镀液(plating solution)选择性地镀覆到电极上而不镀覆到绝缘层上的任何导电阻挡层材料，诸如钴和钴钨合金、包括CoWP。在Jeff Gamindo和共同作者在MRS Abstract number F5.9，2006年4月17-21日，San Francisco的“Thermal Oxidation of Ni and Co Alloys Formed by Electroless Plating”中描述了通过镀覆来选择性淀积诸如CoWP的阻挡层金属合金，其全文通过引用合并于此。可在淀积绝缘层9之前和/或通过绝缘层9中的开口11进行选择性镀覆。换言之，可在形成绝缘层9的工序之前进行导电阻挡层的镀覆，从而在多个导电阻挡层5上形成绝缘层9，然后在绝缘层9中形成多个开口11，以暴露多个导电阻挡层5的上表面。可替换地，可在绝缘层9中形成多个开口11的工序之后进行导电阻挡层的镀覆，从而通过绝缘层9中的多个开口11，在多个钨电极1的上表面上选择性地形成多个导电阻挡层。
如上参照图2A至2C所述，绝缘层9中的开口11可与多个钨电极1部分错开，使得形成多个开口11的工序暴露钨电极1的侧壁2的至少一部分。导电阻挡层5的选择性淀积、诸如选择性镀覆在上表面上形成导电阻挡层5，并在多个钨电极1的侧壁2的暴露部分上形成导电阻挡层6。
根据第三实施例的方法通过修正过程在绝缘层9中的开口11中形成柱形器件，诸如柱形二极管，如图3A-3E所示。可在第一或第二实施例的阻挡层5、6上形成该器件。可替换地，可省略阻挡层5、6，或者可通过非选择性层淀积然后光刻地构图来形成阻挡层5，而不是通过第一或第二实施例的方法来形成。
如图3A所示，在衬底上方提供包含多个开口11的绝缘层9。衬底可以是本领域已知的任何半导体衬底，诸如单晶硅、诸如硅-锗或硅-锗-碳的IV-IV化合物、III-V化合物、II-VI化合物、这样的衬底上的外延层、或任何其他半导体或非半导体材料，诸如玻璃、塑料、金属或陶瓷衬底。该衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。如上参照第一和第二实施例所述，在衬底上方形成下层电极，诸如被覆盖有阻挡层5的轨形钨电极1，作为制造非易失性存储器阵列的第一步。也可使用其他导电材料，诸如铝、钽、钛、铜、钴或其合金。在电极1下方可包括附着层，诸如TiN附着层，以帮助电极附着到绝缘层3或电极1下方的其他材料。
绝缘层9可以是任何电绝缘材料，诸如氧化硅、氮化硅或氧氮化硅，或有机或无机高介电常数材料。如果需要，则绝缘层9可被淀积为两个或更多个分开的子层。层9可通过PECVD或任何其他合适的淀积方法淀积。层9可具有任何合适的厚度，例如大约200nm到大约500nm。
然后对绝缘层9光刻地构图，以形成开口11，该开口11延伸到并暴露电极1的阻挡层5的上表面。开口11应具有与下方的电极1大约相同的间距(pitch)和大约相同的宽度，从而每个后续形成的半导体柱被形成在各个电极1的顶部上。如上所述，能容忍一些错开。优选地，绝缘层9中的开口11具有45nm或更少的半间距，如10nm到32nm。可通过在绝缘层9上方形成正光阻、将光阻暴露给辐射、诸如193nm辐射、同时使用削弱的相移掩模来构图所暴露的光阻、以及使用所构图的光阻作为掩模在绝缘层9中蚀刻开口11，来形成具有小间距的开口11。然后去除光阻图案。还可使用任何其他合适的平版印刷或构图方法。例如，可使用具有或不具有相移掩模的其他辐射波长，诸如248nm波长。例如，可通过248nm平版印刷形成120-150nm、诸如大约130nm宽的开口，并且可通过193nm平版印刷形成45-100nm、诸如大约80nm宽的开口。另外，也可在平版印刷中使用各种硬掩模和抗反射层，如对于248nm平版印刷，使用结合绝缘硬掩模的BARC或DARC，以及对于193nm平版印刷，使用结合双W/绝缘硬掩模的BARC或DARC。
第一半导体层13被形成在绝缘层9中的多个开口11中且在绝缘层9上方。半导体层13可包括硅、锗、硅-锗或复合半导体材料，诸如III-V或II-VI材料。半导体层13可以是无定形或多晶材料，如多晶硅。无定形半导体材料可以在后续工序中结晶。优选地，层13较多地被掺杂了诸如p型或n型掺杂剂的第一导电型掺杂剂，诸如被掺杂了1018至1021cm-3的掺杂剂浓度。为了例示，将假设层13是共形淀积的n型掺杂多晶硅。该多晶硅可被淀积然后掺杂，但优选地通过在多晶硅层的LPVCD淀积期间使得提供例如磷或砷的n型掺杂剂原子的含掺杂剂的气体(dopant containing gas)(即，以添加到硅烷气的磷或砷气体的形式)流动而现场掺杂。得到的结构在图3A中示出。
如图3B所示，去除半导体层13的上层部分，如多晶硅层。多晶硅层13的下层n型部分17保留在绝缘层9的开口11的下层部分中，而绝缘层9中的多个开口11的上层部分19保持未填满。N型部分17可在大约5nm和大约80nm厚度之间，如大约10nm到大约50nm厚。可另外使用其他合适的厚度。
可使用任何合适的方法来从开口11的上层部分19中去除层13。例如，可使用两个工序的过程。首先，多晶硅13与绝缘层9的上表面平坦化。可利用光学结束点检测，通过CMP或回蚀(诸如各向同性蚀刻(isotropic etch))来进行平坦化。一旦多晶硅13与绝缘层9的上表面平坦化(即，使得多晶硅层13填充开口11但不位于绝缘层9的顶部表面上方)，则可执行第二凹刻蚀刻(recess etch)工序以凹刻在开口11中的层13，使得仅仅层13的部分17保留在开口11中。可使用任何选择性蚀刻工序，诸如湿或干的各向同性或各向异性蚀刻工序，其选择性地或优先地蚀刻保留在开口11的上层部分中在层9的绝缘材料(如氧化硅)上方的多晶硅。优选地，使用提供可控蚀刻结束点的干蚀刻工序。
例如，如图3F的微观图所示，凹刻工序是选择性干各向异性蚀刻工序。在该工序中，利用平整蚀刻端面(level etch front)来蚀刻保留在多个开口11的上层部分中的第一半导体层13，以凹刻第一半导体层13。平整蚀刻端面使得保留在多个开口11中的第一半导体层13的部分17具有基本平坦的上表面，如图3F所示。这允许形成“冻糕”(parfait)形二极管，其中不同导电型区域之间的边界基本平坦。
可替换地，如图3G中的微观图所示，可使用选择性的各向同性蚀刻来凹刻层13。在该情况下，如图3G所示，保留在多个开口11中的第一半导体层13的部分具有环形(即，中空环)，中间有沟槽。
如图3C所示，然后在绝缘层9中的多个开口11的上层部分19中并在绝缘层9上方形成第二半导体层21。第二半导体层21可包括与第一半导体层13相同或不同的半导体材料。例如，层21也可包括多晶硅。可能有利的是，如授予Herner和Walker的题为“Junction diode comprising varying semiconductor compositions”且全文通过引用合并于此的美国专利号7224013中所述的，利用与层13的成分相比不同的半导体成分来淀积层21。例如，层13可包括硅或具有相对低百分比的锗的硅-锗合金，而层21可包括锗或具有相对高百分比的锗的硅-锗合金，反之亦然。如果在开口11中形成p-n型二极管，则层21可较多地被掺杂与层13的导电型相反的导电型掺杂剂，如p型掺杂剂。如果需要，则第二半导体层21具有与第一层13相同的导电型，但掺杂浓度比层13更低。
如果在开口11中形成p-i-n型二极管，则第二半导体层21可以是本征(intrinsic)半导体材料，如本征多晶硅。在该讨论中，不是故意掺杂的半导体材料的区域被描述为本征区域。然而本领域技术人员将理解，本征区域事实上可以包括低浓度的p型或n型掺杂剂。掺杂剂可从邻近区域扩散到本征区域中，或可在淀积期间由于早期淀积的杂质(contaminant)而存在于淀积腔室中。还将理解，所淀积的本征半导体材料(如硅)可包括使得它作用为好像被轻微地n-掺杂一样的缺陷。使用术语“本征”描述硅、锗、硅-锗合金或某些其他半导体材料，不意味着暗示该区域无论如何都不包含掺杂剂，也不意味着这样的区域是完美的电中性。然后使用化学机械抛光将第二半导体层21至少与绝缘层9的上表面平坦化，以去除第二半导体层21位于绝缘层9上方的第一部分，而留下层21在开口11的上层部分19中的部分23。可替换地，也可使用回蚀。本征区域或部分23可以在大约110和大约330nm之间，诸如大约200nm厚。得到的器件如图3D所示。
然后，与区域17的导电型相反的导电型的掺杂剂被植入到第二半导体层21的第二部分23的上段中，以形成p-i-n柱形二极管。例如，p型掺杂剂被植入本征部分23的上段中以形成p型区域25。优选地，p型掺杂剂是硼，其被植入为硼或BF2离子。可替换地，区域25可被选择性地淀积到区域23上(在开口11中凹刻了区域23之后)然后平坦化，而不是植入区域23中。例如，可通过由CVD淀积现场p型掺杂半导体层然后平坦化该层，来形成区域25。例如，区域25可以是大约10nm到大约50nm厚。位于开口11中的柱形p-i-n二极管27包括n型区域17、本征区域23和p型区域25，如图3E所示。通常，柱形二极管27优选地具有基本圆柱形，具有直径为250nm或更少的圆形或大概圆形的横截面。可替换地，也可通过形成具有多边形横截面形状而非圆形或椭圆形横截面形状的开口11，来形成具有多边形、诸如矩形或正方形的横截面形状的柱形二极管。
可选地，通过在题为“Deposited semiconductor structure to minimize N-type dopant diffusion and method of making”的美国公开申请2006/0087005中描述的方法，在后续本征硅淀积期间防止n+掺杂剂扩散，其全文通过引用合并于此。在该方法中，由具有至少10原子百分比锗的硅-锗保护层(capping layer)来保护n型半导体层、诸如n型多晶硅或非晶硅层。保护层可以是大约10到大约20nm厚，优选地不超过大约50nm厚，并包括较少的或不包括n型掺杂剂(即，保护层优选地是薄的本征硅-锗层)。二极管的本征层、诸如硅层或具有小于10原子百分比锗的硅-锗层被淀积在保护层上。可替换地，在每个二极管27的n型区域17和本征区域23之间形成可选的富硅氧化物(SRO)层。SRO区域形成防止或减少从二极管的底部n型区域17到无掺杂的区域23中的磷扩散的阻挡层。
在所示例子中，二极管27的底部区域17是N+(重度掺杂的n型)，而顶部区域25是P+。然而，垂直柱也可包括其他结构。例如，底部区域17可以是具有N+顶部区域25的P+。此外，中间区域可故意地较少掺杂，或者它可以是本征的，或者不故意掺杂。无掺杂区域将永远不会是完美电中性的，并且将始终有使得它作用为好像被轻微地被n-掺杂或p-掺杂的缺陷或杂质。这样的二极管可考虑为p-i-n二极管。由此，可形成P+/N-/N+、P+/P-/N+、N+/N-/P+或N+/P-/P+二极管。
转到图4，上电极29可以与底部电极1相同的方式形成，例如通过淀积附着层、优选地氮化钛和导电层、优选地钨。然后使用任何合适的掩模和蚀刻技术来构图和蚀刻导电层和附着层，以形成基本平行、基本共面的导体轨29，垂直于导体轨1而延伸。在优选实施例中，使用标准工艺技术，淀积光阻，通过光刻地构图它，蚀刻导电层，然后去除光阻。可替换地，可在重度掺杂的区域25上形成可选的绝缘氧化物、氮化物或氧氮化物层，并且通过镶嵌工艺形成导体29，如Radigan等在2006年5月31日提交的的美国专利申请号11/444936“Conductive Hard Mask to Protect Patterned Features During Trench Etch”中所述，其全文通过引用合并于此。轨29可以是大约200nm到大约400nm厚。
接着，在导体轨29上和之间淀积另一绝缘层(为简洁，未示出)。绝缘材料可以是任何已知的电绝缘材料，如氧化硅、氮化硅或氧氮化硅。在优选实施例中，使用氧化硅作为该绝缘材料。可通过CMP或回蚀将该绝缘层与导体轨29的上表面平坦化。图4中示出了所得器件的三维视图。
诸如二极管器件的柱形器件可包括一次可编程(OTP)或可重写非易失性存储器器件。例如，每个二极管柱27可用作存储器单元的操纵元件(steering element)，并且在电极1和29之间与二极管27串联地提供充当电阻性开关材料(即，其存储数据)的另一材料或层31，如图4所示。具体地，图4示出了一个非易失性存储器单元，其包括与电阻性开关材料31串联的柱形二极管27，电阻性开关材料31例如反熔丝(即反熔丝电介质)、熔丝、多晶硅存储器效应材料、金属氧化物(如氧化镍、钙钛矿材料等)、碳纳米管、相变材料、可开关合成金属氧化物(switchable complex metal oxide)、导电桥接元件或可开关聚合物。可在二极管柱27上淀积电阻性开关材料31，如薄氧化硅反熔丝介电层，然后在反熔丝介电层上淀积上电极29。也可通过氧化该二极管27的上表面以形成1至10nm厚的氧化硅层来形成反熔丝电介质31。可替换地，电阻性开关材料31可位于二极管柱27下方，如在阻挡层5和另一导电层、如TiN层之间。在该实施例中，电阻性开关材料31的电阻响应于在电极1和29之间提供的前向和/或反向偏压而增加或减少。
在另一实施例中，柱形二极管27本身可用作数据存储器件。在该实施例中，柱形二极管的电阻通过在电极1和29之间提供的前向和/或反向偏压的施加而改变，如在2004年9月29日提交的美国专利申请号10/955549(其对应于美国公开申请2005/0052915A1)和在2007年3月30日提交的美国专利申请号11/693845(其对应于美国公开申请2007/0164309A1)中所述，两者全文通过引用合并于此。在该实施例中，如果需要，可省略电阻性开关材料31。尽管已经描述了非易失性存储器器件，但可通过上述方法形成其他器件，如其他易失性或非易失性存储器器件、逻辑器件、显示器件、发光器件、检测器等。另外，尽管柱形器件被描述为二极管，但也可形成其他类似的柱形器件，如晶体管。
已经描述了第一存储器级的形成。可在该第一存储器级上方形成附加的存储器级，以形成单片三维存储器阵列。在一些实施例中，可在存储器级之间共享导体；即，顶部导体29将充当下一存储器级的底部导体。在其他实施例中，在第一存储器级上方形成级间电介质(未示出)，其表面被平坦化，并且第二存储器的构造从该平坦化的级间电介质上开始，而没有共享的导体。
单片三维存储器阵列是其中在没有居间衬底的单个衬底、如晶圆上方形成多个存储器级的单片三维存储器阵列。直接在现有的一个或多个级的层上淀积或生长该形成一个存储器级的层。相反，已经通过在分离的衬底上形成存储器级并在顶部彼此附着存储器级来构造堆栈式存储器，如在Leedy的美国专利号5915167“Three dimensional structure memory”中那样。衬底可在粘合之前削薄或从存储器级去除，但因为初始在分离的衬底上形成存储器级，所以这样的存储器不是真正的单片三维存储器阵列。
在衬底上形成的单片三维存储器阵列至少包括在衬底上方第一高度处形成的第一存储器级和不同于第一高度的第二高度处形成的第二存储器级。在这样的多级阵列中，可在衬底上形成三、四、八或事实上任何数目的存储器级。
在本发明的第四实施例中，使用替换的蚀刻和掺杂工序来形成柱形器件，诸如二极管27。在该实施例中，在凹刻蚀刻工序中，使用各种导电型的多晶硅的蚀刻选择，以提供结束点检测。具体地，掺杂了磷的多晶硅具有比无掺杂的硅更快的蚀刻速率(对于示出不同掺杂的多晶硅具有不同的蚀刻速度的数据，参见http://www.clarycon.com/Resources/Slide3t.jpg和http://www.clarycon.com/Resources/Slide5i.jpg)。在图5A中示出了来自上述网站的对于掺杂磷、掺杂硼和无掺杂的多晶硅的蚀刻速率。
可通过植入剂量和能量，定制高蚀刻速率n型掺杂层的深度。一种光学蚀刻结束点检测方法包括监视特征为蚀刻反应中的特定反应物或产物的波长强度的变化。当到达蚀刻结束点时，在等离子体中将存在较低密度的蚀刻反应产物，从而可触发结束点，停止蚀刻。另一蚀刻结束点检测使用质谱仪来监视来自干蚀刻反应的排气流中的特定核素(species)，这被称为RGA(剩余气体分析)。质谱仪可位于蚀刻反应室的排气管附近或之中。在该情况下，RGA监视排气流中含硼核素，并提供结束点标记或关于信号的下降的触发。
在第四实施例的方法中，第一多晶硅层13无掺杂地(即，本征)被淀积，如图5B所示。然后在将层13与绝缘层9的上表面平坦化之前或之后用磷植入层13到预定深度，以形成植入区域101，如图5C所示。植入深度被选择为使得磷植入区域101的底部103将位于图3B所示的区域17的上表面上或周围。第一半导体层13的本征部分105保留在多个开口11的较低部分。
然后，诸如通过使用各向异性等离子体蚀刻(使用例如SF6、CF4、HBr/Cl2或HBr/O2等离子体)来凹刻在开口11中的层13，来选择性地蚀刻第一多晶硅层13。第一多晶硅层13的磷掺杂区域101被蚀刻直至到达第一多晶硅层的本征部分105，如图5D所示。换言之，一旦光学或通过RGA检测到，在蚀刻工序期间到达磷植入区域101的底部103(和由此在蚀刻工序期间到达第一多晶硅层13的本征部分105)，则停止蚀刻。具体地，当到达磷掺杂区域101的底部103时，在光学结束点检测中磷特征波长的强度将减少，或者由RGA检测到的含磷核素的量将减少。然后利用n型掺杂剂掺杂开口11中的层13的剩余本征部分105，例如通过将磷或砷植入部分105中以形成n型部分17，如图5E所示。然后诸如本征半导体层21的第二半导体层被淀积到部分17上，如图3C所示，并且该过程如第三实施例中那样继续。为了形成具有p型底部区域的二极管27，在凹刻蚀刻之后用硼或BF2来植入部分105。另外，对于结束点检测不使用植入磷的区域，而可使用植入硼或BF2的区域，并且另外监视特征硼波长或RGA特性(signature)。
另外，可使用光学结束点检测来确定何时将层13与绝缘层9的上表面平坦化。一旦层13被平坦化，暴露绝缘层9的上表面。由此，表面的光学特性将从多晶硅特性变为存在多晶硅和绝缘体(如氧化硅)这两者的特性特征。
在本发明的第五实施例中，使用牺牲层形成柱形器件。图6A-6G例示了第五实施例的方法中的步骤。
首先，在衬底上形成多个底层电极1，如上面参照前面的实施例所述。例如，可提供具有第一或第二实施例的阻挡层5的钨电极1(为了简洁而从图6A中省略电极1和阻挡层5，并在图6G所绘的最终器件中示出)。然后，在电极1和阻挡层5上提供包含具有第一宽度的多个开口11的绝缘层9(为了简洁，在图6A中示出一个开口11)。也可在绝缘层9上形成可选的硬掩模层33。然后，在下电极(lower electrode)上形成第一导电型的第一半导体区域(如n型多晶硅区域)17。例如，可使用第三或第四实施例的方法来形成区域17。然后，在多个第一开口11中形成牺牲材料35。牺牲材料可以是在经由第一方法在双镶嵌中使用的任何合适的可溶性有机材料。例如，可使用由Brewer Science，Inc.提供的湿空隙填充(Wet Gap Fill)(WGF)200材料作为牺牲材料35。在图6A中示出了在该过程的阶段中的器件。
然后如图6B所示，在绝缘层9上方并且在可选的硬掩模33上方形成可选的抗反射层37，如BARC层37m。然后在BARC层37上暴露和构图光阻层39。在图6B中示出了在该过程的该阶段中的器件。
如图6C所示，然后使用所构图的光阻作为掩模，以在绝缘层9中蚀刻出多个第二开口(为了简洁，在图6C中示出了一个开口41)，以暴露开口11中的牺牲材料35。第二开口41比第一开口11更宽。在形成第二开口期间，可蚀刻牺牲材料35的一部分。第二开口41包括沟形开口，其中在沟底部的一部分中暴露牺牲材料。
如图6D所示，通过第二开口41从第一开口11中选择性地去除牺牲材料。可使用任何合适的液体蚀刻材料或显影剂从开口11中去除材料35，以暴露开口11中的n型多晶硅区域17。
然后，如图6E所示，在第一开口11中形成第二导电型的第二半导体区域。例如，可在开口11和41中且在绝缘层9上形成本征多晶硅层21。
然后，使用在第三实施例中描述的方法，平坦化和凹刻多晶硅层21。优选地，多晶硅层21的剩余部分23被凹刻使得它的上表面与开口11的顶部平齐(即，部分23的顶部与沟41的底部平齐)。然后，如上面的第三实施例中所述，将p型区域25植入本征区域23中。在图6F中示出了在此阶段中的器件。区域17、23和25形成第一开口11中的柱形二极管27。
然后，如图6G所示，通过镶嵌工艺在绝缘层9中的沟41中形成上电极，使得上电极接触二极管27的p型半导体区域25。上电极可包括TiN附着层43和钨导体29。然后通过CMP或回蚀将上电极与绝缘层9的上表面平坦化。如果需要，则也可在下电极1之下形成较低TiN附着层45。该沟可以是大约200nm到大约400nm深，并且二极管27可以是大约200nm到400nm高，如大约250nm高。
可使用上面参照第一至第五实施例中的任一个或多个所述的任一个或多个步骤来制作柱形器件。取决于所使用的工艺工序，完成的器件可具有下面在图7A和7B中所示的特征中的一个或多个。
例如，如图7A所示，二极管27的n型区域17可包含第一垂直缝47，而二极管27的p型区域25(以及本征区域23)可包含第二垂直缝49。如果多晶硅层13和21的淀积在分离的淀积工序中没有完全填充开口11，则可能形成缝47、49。第一47和第二49垂直缝彼此不接触。这些缝不彼此接触，这是因为如图3A-3E所示在分开的工序中淀积多晶硅层13和21。具体地，不希望被特定理论所束缚，相信接触区域17的层21的底部将不会形成缝，因为层21的底部可完全填充开口11。然而，取决于多晶硅13和21的淀积工艺，可省略这些缝。
另外，同样如图7A所示，第一导电型区域(如n型区域17)的侧壁51可具有比二极管的第二导电型区域(如p型区域25和/或本征区域23)的侧壁53不同的锥角。隔断(discontinuity)55位于二极管27的侧壁中，其中不同锥形的侧壁51、53相遇。具体地，第一导电型区域17具有比第二导电型区域25更窄的锥角，并且隔断55是本征半导体区域23和n型导电型区域17之间的二极管的侧壁中的台阶(step)。不希望被特定理论所束缚，相信可形成不同的锥形和隔断，因为图3B所示的层13的凹刻回蚀比图3A所示的绝缘层9中蚀刻开口11的工序更加各向同性。由此，在层13的回蚀期间，开口11的上部19也被蚀刻并与开口11的下部相比而更宽。由此，分别填充开口11的下部和上部的层13和21呈现开口的各部分的不同锥形。如果进行层13的凹刻蚀刻工序而不拓宽开口的上部19，则可避免不同的锥形和隔断。
如果如图2B所示通过经绝缘层9中的开口11氮化该电极1而形成阻挡层5，则邻近柱形二极管27的至少一个侧壁的绝缘层9的部分被氮化。例如，如图2B和7A所示，如果层9是氧化硅，则在开口11的侧壁12上在二极管27周围形成氧氮化物，如氧氮化硅或含氮的氧化硅区域14。另外，如果邻近二极管的p型区域25的绝缘层9的上部包含硼梯度，则它表示除了被植入区域23的上部之外，硼过去还被植入绝缘层9中以形成区域25，如图3E和7A所示。
图7B示出了图7A中在阻挡层5、6周围的插入部分。如果如图2A、2B和7B所示柱形二极管与钨电极部分地错开，则氮化钨阻挡层5位于钨电极1的上表面上，并且氮化钨阻挡层6位于钨电极1的侧壁的至少一部分上，如图7B所示。另外，如果如图1C和1D所示通过在形成绝缘层9之前氮化钨电极1而形成阻挡层5，则在下部绝缘层或材料3的顶部上形成薄的富氮区域，如1-10nm厚的富氮区域7。例如，如果层3包括氧化物，如氧化硅，则其顶部7被氮化以形成氧氮化硅或含氮的氧化硅。
本发明的另一实施例提供了通过将锗或富锗硅锗柱选择性地淀积到绝缘层9中先前形成的开口中而制作柱形器件的方法，以克服现有技术中使用的消减方法的局限。选择性淀积方法优选地包括提供在绝缘层中的开口中暴露的导电材料，如氮化钛、钨或另一导体。然后在氮化钛上淀积硅籽层。然后在开口中的硅籽层上选择型地淀积锗或富锗的硅锗(即，包含超过50原子百分比Ge的SiGe)，而不在绝缘层的上表面上淀积锗或富锗的硅锗。这消除了在消减方法中使用的氧化物CMP或回蚀工序。优选地，通过在诸如低于440℃温度的低温下的化学汽相淀积，淀积硅籽层和锗或富锗的硅锗柱。
可通过任何合适的方法在开口中提供导电材料，如氮化钛。例如，在一个实施例中，氮化钛层在衬底上方形成，然后被光刻地构图为图案。可替换地，可使用其他材料代替氮化钛，如钛钨或氮化钨。图案可包括电极，如轨形电极。然后在氮化钛图案上、诸如在氮化钛电极上形成绝缘层。然后，通过蚀刻在绝缘层中形成开口，以暴露氮化钛图案。在替换实施例中，在绝缘层中的开口中选择性地形成导电氮化物图案。例如，可通过氮化在开口底部暴露的钛或钨层而在绝缘层中的开口中选择性地形成氮化钛或氮化钨图案。
柱形器件可包括任何合适的半导体器件的一部分，如二极管、晶体管等。优选地，柱形器件包括二极管，如p-i-n二极管。在该实施例中，将锗或富锗的硅锗半导体材料选择性淀积到开口中的工序包括选择性地淀积第一导电型(如n型)半导体材料，之后选择性地淀积本征锗或富锗的硅锗半导体材料，之后将第二导电型(如p型)锗或富锗的硅锗半导体材料选择性地淀积到开口中，以形成p-i-n二极管。由此，p-i-n二极管的所有三个区域被选择性地淀积到开口中。可替换地，在次优实施例中，不是选择性地淀积第二导电型半导体材料，而通过将第二导电型掺杂剂诸如、p型掺杂剂植入本征锗或富锗的硅锗半导体材料的上部中以形成p-i-n二极管而完成二极管。当然，如果需要，则可颠倒p型和n型区域的位置。为了形成p-n型二极管，第一导电型(如n型)锗或富锗的硅锗半导体材料被选择性地淀积到开口中，之后在第一导电型半导体材料上选择性地淀积第二导电型(如p型)锗或富锗的硅锗半导体材料以形成二极管。
图8A至8D示出了使用选择性淀积形成柱形器件的优选方法。
参照图8A，在衬底100上形成器件。衬底100可以是本领域中已知的任何半导体衬底，如多晶硅、诸如硅-锗或硅-锗-碳的IV-IV化合物、III-V化合物、II-VI化合物、这样的衬底上的外延层、或任何其他半导体或非半导体材料，如玻璃、塑料、金属或陶瓷衬底。衬底可包括在其上制造的集成电路，如用于存储器器件的驱动器电路。优选地，在衬底100上形成绝缘层102。绝缘层102可以是氧化硅、氮化硅、高介电常数膜、Si-C-O-H膜或任何其他合适的绝缘材料。
在衬底100和绝缘层102上形成第一导电层200。导电层200可包括本领域已知的任何导电材料，如钨和/或其他材料，包括铝、钽、钛、铜、钴或其合金。在绝缘层102和导电层之间可包括附着层，以帮助导电层附着到绝缘层102。
在第一导电层200的顶部上淀积阻挡层202，如TiN层。如果第一导电层200的上表面是钨，则可通过氮化该钨的上表面而在导电层200的顶部上形成氮化钨而取代TiN。例如，可使用以下导电层组合：Ti(底部)/Al/TiN(顶部)，或Ti/TiN/Al/TiN、或Ti/Al/TiW或这些层的任何组合。如下面将描述的那样，底部Ti或Ti/TiN可充当附着层，Al层可充当导电层200，并且顶部的TiN或TiW层可用作阻挡层202以及用于构图该电极204的抗反射覆，作为绝缘层108的后续CMP的可选抛光停止(polish stop)材料(如果在两步中淀积层108)，并用作选择性的硅籽淀积衬底。
最终，使用任何合适的掩模和蚀刻工艺，来构图导电层200和阻挡层202。在一个实施例中，光阻层在阻挡层202上方淀积，通过光刻地构图，并且使用光阻层作为掩模来蚀刻这些层200和202。然后使用标准工艺技术去除光阻层。所得的结构如图8A所示。导电层200和阻挡层202可被构图为存储器器件的轨形底部电极204。可替换地，电极204可另外通过镶嵌方法形成，其中通过淀积和后续平坦化，在绝缘层中的沟槽中形成至少导电层200。
接着，转到图8B，在电极204上和之间淀积绝缘层108。绝缘层108可以是任何电绝缘材料，如氧化硅、氮化硅或氧氮化硅。绝缘层108可以在一步中淀积，然后在期望的时间量内通过CMP平坦化，以获得平坦表面。可替换地，绝缘层108可被淀积为两个分离的子层，其中在电极204之间形成第一子层，并在第一子层上方和在电极204上方形成第二子层。可使用阻挡层202作为抛光停止物，使用第一CMP工序平坦化第一子层。可使用第二CMP工序在期望的时间量内平坦化第二子层以获得平坦表面。
然后，绝缘层108被光刻地构图以形成延伸到并暴露电极204的阻挡层202的上表面的开口110。开口110应该具有与下方的电极204大约相同的间距和大约相同的宽度，使得图8C所示的每个半导体柱300在各个电极204的顶部上形成。可容忍一些错开。图8B中示出所得的结构。
参照图8C，在开口110中在TiN阻挡层202上方选择性地形成垂直半导体柱300。该柱的半导体材料可以是锗或富锗的硅锗。为了简洁，该描述将半导体材料称为锗，但将理解，本领域技术人员可另外选择其他合适的材料。
锗柱300可通过低压化学汽相淀积(LPCVD)而选择性地在TiN阻挡层上方的薄Si籽层上淀积，如图8C所示。例如，可使用通过引用合并于此的在2005年6月22日提交的美国申请号11/159031(被公开为美国公开申请2006/0292301A1)中描述的方法来淀积Ge柱。优选地，选择性地淀积整个柱300。然而，在次优实施例中，仅仅在籽层/TiN阻挡层上淀积的大约首先20nm的柱300才需要具有与二氧化硅相比的高选择性，以防止二极管的侧壁短接，而剩余的柱可以非选择性地被淀积。
例如，如图9A所示，通过使得500sccm的SiH4在380℃和1托压强下流动60分钟，而在TiN上淀积薄Si籽层。然后中断硅烷流，并且100sccm的GeH4在相同的温度和压强下流动以淀积Ge。Ge可以在低于380℃、例如340℃的温度下淀积。图9A中的SEM图像示出了在10分钟的淀积之后，大约40nm的锗被选择性地淀积在TiN层上的Si籽层上。如图9B所示，当省略TiN层时，没有观察到在SiO2表面上的锗淀积。通过使用两步淀积，其中两步都在380℃或更低的温度下进行，Ge可选择性地被淀积在TiN上，而不在邻近的SiO2表面上淀积。在S.B.Herner的Electrochemical and Solid-State Letters，9(5)G161-G163(2006)中描述了平整Ge膜的两步淀积的例子，其通过引用合并于此。优选地，在低于440℃的温度下淀积硅籽层，并且在低于400℃的温度下淀积锗柱。
在优选实施例中，柱包括半导体结型二极管。这里使用术语结型二极管来表示如下半导体器件，其具有非欧姆导电性质，具有两个端电极，并由一个电极处的p型和另一电极处的n型的半导体材料制成。例子包括具有相接触的p型半导体材料和n型半导体材料的p-n二极管和n-p二极管、如Zener二极管以及p-i-n二极管，其中在p型半导体材料和n型半导体材料之间置入本征(无掺杂)半导体材料。
可通过选择性的淀积和掺杂，形成二极管300的底部重度掺杂区域112。锗可被淀积然后掺杂，但优选地通过在锗的选择性CVD期间使得提供n型掺杂剂原子、例如磷的含掺杂剂气体流动(即，以添加到锗气的磷化氢气体的形式)，而现场淀积。优选地，重度掺杂区域112在大约10和大约80nm厚之间。
然后通过选择性CVD方法形成本征二极管区域114。可在分开的CVD工序期间或通过在与区域112的淀积相同的CVD工序期间关闭掺杂剂气体(如磷化氢)的流动来进行本征区域114淀积。本征区域114可在大约110nm和大约330nm之间，优选为大约200nm厚。然后可进行可选的CMP工艺，以去除绝缘层108顶部上的任何桥接的本征锗，以及平坦化为了后面的平版印刷工序而准备的表面。然后通过选择性CVD方法形成p型顶部区域116。可在与区域114淀积工序分开的CVD工序期间，或通过在与区域114淀积工序相同的CVD工序期间，导通掺杂剂气体、如三氯化硼的流动，进行p型顶部区域116淀积。p型区域116可以是大约10和大约80nm厚之间。然后可进行可选的CMP工艺，以去除绝缘层108的顶部上的任何桥接的p型锗，并平坦化为了后面的平版印刷工序而准备的表面。可替换地，可通过离子植入到本征区域114的上部区域中，形成p型区域116。p型掺杂剂优选地是硼或BF2。p型区域116的形成完成了柱形二极管300的形成。图8C中示出了所得的结构。
在所示例子中，底部区域112是N+(重度掺杂n型)，而顶部区域116是P+。然而，垂直柱也可包括其他结构。例如，底部区域112可以是P+，而顶部区域116是N+。此外，中间区域可故意地较少掺杂，或者它可以是本征的，或者不故意掺杂。无掺杂区域将永远不会是完美电中性的，并且将始终有使得它作用为好像被轻微n掺杂或p掺杂的缺陷或杂质。这样的二极管可考虑为p-i-n二极管。由此，可形成P+/N-/N+、P+/P-/N+、N+/N-/P+或N+/P-/P+二极管。
柱300的间距和宽度由开口110限定，并可根据需要而改变。在一个优选实施例中，柱的间距(从一个柱的中心到下一个柱的中心的距离)是大约300nm，而柱的宽度在大约100和大约150nm之间变化。在另一优选实施例中，柱的间距是大约260nm，而柱的宽度在大约90和130nm之间变化。通常，柱300优选地具有基本圆柱形，具有250nm或更少的直径的圆形或大约圆形的横截面。
转到图8D，可按与底部电极204相同的方式，例如通过淀积为Ti(底部)/Al/TiN(顶部)，或Ti/TiN/Al/TiN、或Ti/Al/TiW或这些层的任何组合，来形成上电极400。顶部上的TiN或TiW层可用作构图导体的抗反射涂覆并用作绝缘层500的后续CMP的抛光停止材料，如下所述。使用任何适当的掩模和蚀刻技术来构图和蚀刻上述导电层，以形成基本平行、基本共面的导体轨400，垂直于导体轨204而延伸。在优选实施例中，光阻被淀积，通过光刻地术构图，并且层被蚀刻，然后使用标准工艺技术去除光阻。可替换地，可在重度掺杂区域116上形成可选的绝缘氧化物、氮化物或氧氮化物层，并通过镶嵌工艺形成导体400，如Radigan等在2006年5月31日提交的美国专利申请号11/444936“Conductive Hard Mask to Protect Patterned Features During Trench Etch”中所述，其全文通过引用合并于此。
接着，在导体轨400上和之间淀积另一绝缘层500。层500材料可以是任何已知的电绝缘材料，如氧化硅、氮化硅或氧氮化硅。在优选实施例中，使用氧化硅作为该绝缘材料。可通过CMP或回蚀将该绝缘层与导体轨400的上表面平坦化。图8E中示出了所得器件的三维视图。
在以上描述中，在淀积绝缘层108之前形成阻挡层202。可替换地，可更改制造工序的次序。例如，可在选择性地形成开口中的氮化钨图案之前首先在导体204上形成具有开口的绝缘层108，从而在有助于以后的锗或富锗的硅锗淀积。
诸如二极管器件的柱形器件可包括一次可编程(OTP)或可重写非易失性存储器器件。例如，每个二极管柱300可用作存储器单元的操纵元件，并且在电极204和400之间与二极管300串联地提供用作电阻性开关材料(即，其存储数据)的另一材料或层118，如图8E所示。具体地，图8E示出了一个非易失性存储器单元，其包括与电阻性开关材料118串联的柱形二极管300，电阻性开关材料118例如反熔丝(即反熔丝电介质)、熔丝、多晶硅存储器效应材料、金属氧化物(如氧化镍、钙钛矿材料等)、碳纳米管、相变材料、可开关复合金属氧化物、导电桥接元件或可开关聚合物。可在二极管柱300上淀积电阻性开关材料118，如薄氧化硅反熔丝介电层，然后在反熔丝介电层上淀积上电极400。可替换地，电阻性开关材料118可位于二极管柱300下方，如在导电层200和202之间。在该实施例中，电阻性开关材料118的电阻响应于在电极204和400之间提供的前向和/或反向偏压而增加或减少。
在另一实施例中，柱形二极管300本身可用作数据存储器件。在该实施例中，柱形二极管300的电阻通过在电极204和400之间提供的前向和/或反向偏压的施加而改变，如在2004年9月29日提交的美国专利申请号10/955549(其对应于美国公开申请2005/0052915A1)和在2007年3月30日提交的美国专利申请号11/693845(其对应于美国公开申请2007/0164309A1)中所述，两者全文通过引用合并于此。在该实施例中，如果需要，可省略电阻性开关材料118。
已经描述了第一存储器级的形成。可在该第一存储器级上形成附加的存储器级，以形成单片三维存储器阵列。在一些实施例中，可在存储器级之间共享导体；即，顶部导体400将用作下一存储器级的底部导体。在其他实施例中，在第一存储器级上形成级间电介质(未示出)，其表面被平坦化，并且第二存储器的构造从该平坦化的级间电介质上开始，而没有共享的导体。
单片三维存储器阵列是其中在没有居间衬底的单个衬底、诸如晶圆上形成多个存储器级的单片三维存储器阵列。直接在现有的一个或多个级的层上淀积或生长形成一个存储器级的层。相反，已经通过在分离的衬底上形成存储器级并在顶部彼此附着存储器级来构造堆栈式存储器，如在Leedy的美国专利号5915167“Three dimensional structure memory”中那样。可在粘合之前削薄或从存储器级去除衬底，但因为初始在分离的衬底上形成存储器级，所以这样的存储器不是真正的单片三维存储器阵列。与Leedy中描述的工艺相反，在本发明的实施例中，二极管共享两个相邻层之间的导电线或电极。在该配置中，“底部”电极将“指向”“上”层中的二极管的相反方向(即，每个二极管的相同导电型层与位于二极管之间的相同的线或电极电接触)。利用该配置，两个二极管可共享它们之间的线，并且仍然不产生读或写干扰问题。
在衬底上形成的单片三维存储器阵列至少包括在衬底上方的第一高度处形成的第一存储器级和在不同于第一高度的第二高度处形成的第二存储器级。在这样的多级阵列中，可在衬底上形成三、四、八或事实上任何数目的存储器级。
总之，描述了通过将Ge或富Ge的SiGe选择性淀积到绝缘层中蚀刻的开口中来制作锗柱形器件的方法。通过用半导体柱填充开口，克服了现有消减方法的一些困难，并且可在四层器件中消除8个工艺工序。例如，省略了柱之间的高的宽高比的氧化物空隙填充，这允许具有良好均匀性的简单覆盖氧化物膜的淀积。可在绝缘层的深开口中制造高度多达8微米的更高的锗柱。高的二极管减少了在垂直器件中的反向泄露。另外，不同层的对齐更容易。所有层可对齐到主对齐标志，而无需中间的开放框架(open frame)蚀刻。
基于本公开的教导，预期本领域技术人员将能够容易地实践本发明。相信这里提供的各种实施例的描述提供本发明的足够的领悟和细节，以使得本领域技术人员能够实践本发明。尽管没有具体描述某些支持电路和制造工序，但这样的电路和协议是公知的，并且在实践本发明的情况下，这样的工序的特定变化不会影响特定优点。此外，相信本领域技术人员根据本公开的教导将能够执行本发明而无需不必要的试验。
前述细节说明已经描述了本发明的许多可能的实现方式中的仅仅一些。为此，意图该详细描述是例示而限制性的。可基于这里阐述的说明，可对这里公开的实施例进行变化和修改，而不脱离本发明的范围和精神。仅仅意图包括所有等价物的以下权利要求限定本发明的范围。

Claims (66)

1.一种制作半导体器件的方法，包括：
提供包含多个开口的绝缘层，其中所述绝缘层位于衬底上方；
在所述绝缘层中的多个开口中以及在所述绝缘层上方形成第一半导体层；
去除所述第一半导体层的第一部分，其中：
所述第一半导体层的第一导电型第二部分保留在所述绝缘层中的多个开口的下部中；以及
所述绝缘层中的多个开口的上部保持未填充；
在所述绝缘层中的多个开口的上部中以及在所述绝缘层上方形成第二半导体层；以及
去除所述第二半导体层的位于所述绝缘层上方的第一部分；
其中所述第二半导体层的第二导电型第二部分保留在所述绝缘层中的多个开口的上部中，以在所述多个开口中形成多个柱形二极管。
2.如权利要求1所述的方法，其中所述第一和第二半导体层包括多晶硅、锗或硅-锗或在后续步骤中结晶化的非晶硅、锗或硅-锗。
3.如权利要求2所述的方法，其中：
所述第一和第二半导体层包括多晶硅层；
所述第一半导体层包括现场n型掺杂多晶硅层；
所述绝缘层中的开口具有45nm或更少的半间距；以及
通过在所述绝缘层上方形成正光阻、将所述光阻暴露给辐射同时使用削弱的相移掩模、构图所暴露的光阻、以及使用所构图的光阻作为掩模来在所述绝缘层中蚀刻开口，来形成所述开口。
4.如权利要求3所述的方法，其中所述辐射包括具有193nm波长的辐射。
5.如权利要求1所述的方法，其中去除所述第一半导体层的第一部分的步骤包括将所述第一半导体层与所述绝缘层的上表面平坦化，之后选择性地蚀刻保留在所述绝缘层中的多个开口的上部中的所述第一半导体层。
6.如权利要求5所述的方法，其中：
形成所述第一半导体层的步骤包括形成本征半导体层和在平坦化所述第一半导体层的步骤之前或之后将第一导电型的掺杂剂植入所述第一半导体层的预定深度，使得所述第一半导体层的本征部分保留在所述多个开口的下部中；以及
选择性蚀刻所述第一半导体层的步骤包括蚀刻所述第一半导体层的被掺杂的部分，直至到达所述第一半导体层的本征部分。
7.如权利要求6所述的方法，还包括：
在选择性蚀刻的步骤期间检测何时到达所述第一半导体层的本征部分；以及
在选择性蚀刻的步骤之后利用所述第一导电型的掺杂剂掺杂所述第一半导体层的本征部分。
8.如权利要求1所述的方法，其中形成所述第二半导体层的步骤包括：
在所述多个开口的上部中以及在所述绝缘层上方形成包括本征半导体材料的第二半导体层；
使用化学机械抛光或回蚀，至少将所述第二半导体层与所述绝缘层的上表面平坦化；以及
将所述第二导电型的掺杂剂植入所述第二半导体层的第二部分的上部中，以形成p-i-n柱形二极管。
9.如权利要求8所述的方法，还包括在每个二极管的n型区域和本征区域之间形成富硅氧化物层或硅-锗保护层。
10.如权利要求1所述的方法，其中去除所述第一半导体层的第一部分的步骤包括：
通过光学结束点检测，使用化学机械抛光或回蚀，将所述第一半导体层与所述绝缘层的上表面平坦化；以及
在平坦化步骤之后，利用平整蚀刻端面来选择性地各向异性地蚀刻保留在所述绝缘层中的多个开口的上部中的所述第一半导体层，以凹刻所述绝缘层中的多个开口中的所述第一半导体层，使得保留在所述多个开口中的所述第一半导体层的第二部分具有基本平坦的上表面。
11.如权利要求1所述的方法，其中去除所述第一半导体层的第一部分的步骤包括：
通过光学结束点检测，使用化学机械抛光或回蚀，将所述第一半导体层与所述绝缘层的上表面平坦化；以及
在平坦化步骤之后，选择性地各向同性地蚀刻保留在所述绝缘层中的多个开口的上部中的所述第一半导体层，以凹刻所述绝缘层中的多个开口中的所述第一半导体层，使得保留在所述多个开口中的所述第一半导体层的第二部分具有中间有沟槽的环形。
12.如权利要求1所述的方法，其中：
二极管的n型区域包含第一垂直缝；
二极管的p型区域包含第二垂直缝；以及
第一和第二垂直缝彼此不接触。
13.如权利要求1所述的方法，还包括在所述二极管之上或之下形成反熔丝电介质。
14.如权利要求1所述的方法，还包括：
在所述绝缘层之下形成钨电极；以及
氮化所述钨电极以形成被暴露在所述绝缘层中的多个开口中的氮化钨阻挡层。
15.一种制作半导体器件的方法，包括：
形成多个钨电极；
氮化所述钨电极以在所述多个钨电极上形成氮化钨阻挡层；
形成包括多个开口的绝缘层，使得所述氮化钨阻挡层被暴露在所述绝缘层中的多个开口中；以及
在所述绝缘层中的多个开口中的所述氮化钨阻挡层上形成多个半导体器件。
16.如权利要求15所述的方法，其中所述多个半导体器件包括多个柱形二极管。
17.如权利要求16所述的方法，其中形成所述多个柱形二极管的步骤包括：
在所述绝缘层中的多个开口中以及在所述绝缘层上方形成第一导电型的第一半导体层；
去除所述第一半导体层的第一部分，使得所述第一半导体层的第二部分保留在所述绝缘层中的多个开口的下部中并且所述绝缘层中的多个开口的上部保持未填充；以及
在所述绝缘层中的多个开口的上部中形成第二导电型的第二半导体层。
18.如权利要求15所述的方法，其中：
形成所述绝缘层的步骤包括：在所述多个钨电极上形成所述绝缘层，之后形成所述绝缘层中的多个开口，以暴露所述多个钨电极的上表面；以及
在形成所述绝缘层中的多个开口的步骤之后进行氮化的步骤，使得通过所述绝缘层中的多个开口来氮化所述多个钨电极的上表面。
19.如权利要求18所述的方法，其中：
所述绝缘层中的多个开口与所述多个钨电极部分错开；
形成所述多个开口的步骤暴露所述钨电极的侧壁的至少部分；以及
氮化的步骤在所述多个钨电极的上表面上以及在侧壁的所暴露的部分上形成氮化钨阻挡层。
20.如权利要求15所述的方法，其中：
在形成所述绝缘层的步骤之前进行氮化的步骤；以及
形成所述绝缘层的步骤包括：在所述氮化钨阻挡层上形成所述绝缘层，之后形成所述绝缘层中的多个开口，以暴露所述氮化钨阻挡层的上表面。
21.如权利要求20所述的方法，还包括：在形成所述绝缘层中的多个开口之后执行第二氮化步骤，以增强所述氮化钨阻挡层以及氮化所述绝缘层中的多个开口的至少一个侧壁。
22.如权利要求20所述的方法，其中较低的绝缘层将相邻的钨电极彼此分开，且氮化的步骤氮化所述较低的绝缘层的上表面。
23.如权利要求15所述的方法，其中氮化的步骤包括等离子体氮化步骤。
24.一种制作半导体器件的方法，包括：
形成多个钨电极；
在所述钨电极的暴露的上表面上选择性地形成多个导电阻挡层；
形成包括多个开口的绝缘层，使得所述多个导电阻挡层被暴露在所述绝缘层中的多个开口中；以及
在所述多个开口中的导电阻挡层上形成多个半导体器件。
25.如权利要求24所述的方法，其中所述多个半导体器件包括多个柱形二极管。
26.如权利要求25所述的方法，其中形成所述多个柱形二极管的步骤包括：
在所述绝缘层中的多个开口中以及在所述绝缘层上方形成第一导电型的第一半导体层；
去除所述第一半导体层的第一部分，使得所述第一半导体层的第二部分保留在所述绝缘层中的多个开口的下部中并且所述绝缘层中的多个开口的上部保持未填充；以及
在所述绝缘层中的多个开口的上部中形成第二导电型的第二半导体层。
27.如权利要求24所述的方法，其中形成所述多个导电阻挡层的步骤包括阻挡层金属或金属合金在所述多个钨电极上的选择性原子层淀积。
28.如权利要求27所述的方法，其中所述阻挡层金属或金属合金包括钽、铌或其合金。
29.如权利要求24所述的方法，其中：形成多个导电阻挡层的步骤包括在多个钨电极上选择性地镀覆阻挡层金属或金属合金。
30.如权利要求24所述的方法，其中：
形成所述绝缘层的步骤包括：在所述多个钨电极上形成所述绝缘层，之后形成所述绝缘层中的多个开口，以暴露所述多个钨电极的上表面；以及
在形成所述绝缘层中的多个开口的步骤之后进行选择性地形成所述多个导电阻挡层的步骤，使得通过所述绝缘层中的多个开口在所述多个钨电极的上表面上选择性地形成所述多个导电阻挡层。
31.如权利要求30所述的方法，其中：
所述绝缘层中的多个开口与所述多个钨电极部分错开；
形成所述多个开口的步骤暴露所述钨电极的侧壁的至少部分；以及
选择性地形成多个导电阻挡层的步骤在所述多个钨电极的上表面上以及在侧壁的所暴露的部分上形成所述导电阻挡层。
32.如权利要求24所述的方法，其中：
在形成所述绝缘层的步骤之前进行选择性地形成多个导电阻挡层的步骤；以及
形成所述绝缘层的步骤包括：在所述多个导电阻挡层上形成所述绝缘层，之后形成所述绝缘层中的多个开口，以暴露所述多个导电阻挡层的上表面。
33.一种制作半导体器件的方法，包括：
在衬底上方形成多个下电极；
形成包含具有第一宽度的多个第一开口的绝缘层，使得所述下电极被暴露在所述第一开口中；
在所述第一开口中形成第一导电型的第一半导体区域；
在所述第一半导体区域上方的多个第一开口中形成牺牲材料；
在所述绝缘层中形成多个第二开口以暴露所述牺牲材料，所述第二开口具有比所述第一宽度更大的第二宽度；
通过所述第二开口从所述第一开口中去除所述牺牲材料；
在所述第一开口中形成第二导电型的第二半导体区域，其中所述第一和第二半导体区域形成所述第一开口中的柱形二极管；以及
在所述绝缘层中的第二开口中形成上电极，使得所述上电极接触所述第二半导体区域。
34.如权利要求33所述的方法，还包括在所述第一和第二半导体区域之间形成本征第三半导体区域，以形成p-i-n柱形二极管。
35.如权利要求34所述的方法，其中：
形成所述第一半导体区域的步骤包括在所述绝缘层中的多个第一开口中以及在所述绝缘层上方形成第一半导体层，之后去除所述第一半导体层的一部分，使得所述第一半导体区域保留在所述多个第一开口的下部中并且所述多个第一开口的上部保持未填充；以及
形成所述第二半导体区域的步骤包括在所述绝缘层中的多个第一开口的上部中以及在所述绝缘层上方形成第二半导体层，之后去除位于所述绝缘层上方的所述第二半导体层的一部分，使得所述第二半导体区域保留在所述绝缘层中的多个第一开口的上部中。
36.一种柱形半导体二极管，包括衬底、位于所述衬底上方的第一导电型区域和位于所述第一导电型区域上方的第二导电型区域，其中：
a)所述二极管的第一导电型区域包含第一垂直缝，所述二极管的第二导电型区域包含第二垂直缝，且第一和第二缝彼此不接触；或者
b)所述第一导电型区域的侧壁具有与所述第二导电型区域的侧壁不同的锥角，以及隔断位于所述二极管的侧壁中。
37.如权利要求36所述的二极管，其中所述二极管的第一导电型区域包含第一垂直缝，所述二极管的第二导电型区域包含第二垂直缝，第一和第二缝彼此不接触。
38.如权利要求37所述的二极管，还包括位于所述第一导电型区域和第二导电型区域之间的本征半导体区域。
39.如权利要求36所述的二极管，其中所述第一导电型区域的侧壁具有与所述第二导电型区域的侧壁不同的锥角，且隔断位于所述二极管的侧壁中。
40.如权利要求39所述的二极管，其中：
所述第一导电型区域具有比所述第二导电型区域更窄的锥角；
本征半导体区域位于所述第一和第二导电型区域之间；以及
所述隔断包括在所述本征半导体区域和所述第一导电型区域之间的二极管的侧壁中的台阶。
41.如权利要求36所述的二极管，其中：
a)所述二极管的第一导电型区域包含第一垂直缝，所述二极管的第二导电型区域包含第二垂直缝，且第一和第二缝彼此不接触；以及
b)所述第一导电型区域的侧壁具有与所述第二导电型区域的侧壁不同的锥角，且隔断位于所述二极管的侧壁中。
42.一种半导体器件，包括：
衬底；
钨电极；
所述钨电极上的氮化钨阻挡层；
位于所述氮化钨阻挡层上的柱形二极管；以及
位于所述柱形二极管上的上电极。
43.如权利要求42所述的器件，其中所述柱形二极管包括p-i-n二极管。
44.如权利要求43所述的器件，其中所述柱形二极管与所述钨电极部分错开，以及所述氮化钨阻挡层位于所述钨电极的上表面上以及所述钨电极的侧壁的至少一部分上。
45.如权利要求43所述的器件，还包括在所述二极管周围的第一氧化物绝缘层，其中邻近所述柱形二极管的至少一个侧壁的所述第一氧化物绝缘层的部分被氮化。
46.如权利要求43所述的器件，还包括邻近所述钨电极的第二氧化物绝缘层，其中所述第二氧化物绝缘层的上部被氮化。
47.一种制作柱形二极管的方法，包括：
在衬底上形成氮化钛图案；以及
在所述氮化钛图案上形成绝缘层；
在绝缘层中形成开口以暴露所述氮化钛图案；
在所述氮化钛图案上的所述开口中形成硅籽层；
在所述开口中的硅籽层上选择性地淀积第一导电型锗或富锗的硅锗半导体材料；
在所述第一导电型锗或富锗的硅锗半导体材料上选择性地淀积本征锗或富锗的硅锗半导体材料；以及
将第二导电型掺杂剂植入所述本征第一导电型锗或富锗的硅锗半导体材料的上部中以形成p-i-n二极管。
48.如权利要求47所述的方法，其中所述半导体材料是锗。
49.如权利要求47所述的方法，其中所述半导体材料是富锗的硅锗。
50.如权利要求47所述的方法，还包括在所述二极管上或所述二极管之下形成反熔丝介电层。
51.一种制作柱形器件的方法，包括：
提供具有开口的绝缘层；以及
将锗或富锗的硅锗半导体材料选择性地淀积到所述开口中以形成所述柱形器件。
52.如权利要求51所述的方法，其中所述半导体材料是锗。
53.如权利要求51所述的方法，其中所述半导体材料是富锗的硅锗。
54.如权利要求51所述的方法，其中在所述绝缘层中的开口中暴露氮化钛、钛钨或氮化钨。
55.如权利要求54所述的方法，还包括在氮化钛、钛钨或氮化钨上淀积硅籽层。
56.如权利要求55所述的方法，其中通过低于440℃的温度下的化学汽相淀积来淀积所述硅籽层。
57.如权利要求55所述的方法，其中在籽层上选择性地淀积半导体材料。
58.如权利要求57所述的方法，其中通过低于440℃的温度下的化学汽相淀积来淀积所述半导体层材料。
59.如权利要求54所述的方法，还包括：
在衬底上形成氮化钛、钛钨或氮化钨图案；
在所述氮化钛、钛钨或氮化钨图案上形成绝缘层；以及
在所述绝缘层中形成开口以暴露所述氮化钛、钛钨或氮化钨图案。
60.如权利要求54所述的方法，还包括：
在衬底上形成绝缘层；
在绝缘层中形成开口；以及
在开口中选择性地形成氮化钛、钛钨或氮化钨图案。
61.如权利要求51所述的方法，其中所述柱形器件包括二极管。
62.如权利要求61所述的方法，其中将锗或富锗的硅锗半导体材料选择性地淀积到开口中的步骤包括选择性地淀积第一导电型锗或富锗的硅锗半导体材料。
63.如权利要求62所述的方法，还包括：
将本征锗或富锗的硅锗半导体材料选择性地淀积到第一导电型材料上的开口中；以及
将第二导电型掺杂剂植入所述本征锗或富锗的硅锗半导体材料的上部中以形成p-i-n二极管。
64.如权利要求62所述的方法，还包括：
将本征锗或富锗的硅锗半导体材料选择性地淀积到第一导电型半导体材料上的开口中；以及
在所述本征锗或富锗的硅锗半导体材料上的开口中选择性地淀积第二导电型锗或富锗的硅锗半导体材料以形成p-i-n二极管。
65.如权利要求61所述的方法，还包括在所述二极管上或所述二极管之下形成反熔丝介电层。
66.如权利要求61所述的方法，其中所述柱形器件是非易失性存储器器件。
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