JP2007243170A - 遮熱機構を有する相変化メモリセル - Google Patents

遮熱機構を有する相変化メモリセル Download PDF

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Abstract

【課題】熱クロストーク（サーマルクロストーク）を防いで高温でのデータ保持特性を改善するため、メモリセル抵抗素子の断熱、各メモリセル間の放熱手段を備えた相変化メモリを提供する。
【解決手段】相変化メモリセルアレイ６００は、基板３０２、トランジスタ１０８、素子分離用ゲート４０６、接地用金属板６０２、キャップ層４１０、スペーサ４０８、相変化素子１０６、電極をそれぞれ備えた相変化素子コンタクト３０４、ビット線コンタクト３０６、電極４１６、ビット線１１２、誘電体材料４１２ならびに４１４を有しており、電極４１６は、相変化素子１０６を接地用金属板６０２へ電気的に結合する。スペーサ４０８は、相変化素子１０６を遮熱する。ビット線１１２は、相変化素子１０６からスペーサ４０８を介して通る熱を放出するための放熱手段を形成している。
【選択図】図１４Ａ

Description

発明の詳細な説明
〔関連出願の相互参照〕
本出願は、２００６年２月７日に出願された米国特許出願番号第１１／３４８，６４０号、出願名「遮熱機構を有する相変化メモリセル」の一部継続出願である。同出願は、本明細書に参照として援用される。本出願は、２００５年１０月２７日に出願された米国特許出願番号１１／２６０，３４６号、出願名「相変化メモリセル」に関連する。同出願は、本明細書に参照として援用される。
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、磁気ランダムアクセスメモリ（magnetic random access memory; MRAM）がある。抵抗メモリの別のタイプとして、相変化メモリがある。本発明は、相変化メモリに関連して説明していくが、本発明は任意の適切な抵抗メモリに応用可能である。
相変化メモリは、抵抗メモリ素子として相変化材料を用いる。相変化材料は、少なくとも２つの異なる状態を示す。相変化材料のこれらの状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充填（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は、抵抗値がそれぞれ異なる。
相変化材料における相変化は、可逆的に誘発させることができ、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
熱クロストーク（サーマルクロストーク）は、メモリセルの書き込み動作中に、相変化メモリセルまたはその他の抵抗メモリセル内において発生した熱が、隣接するメモリセルへ熱伝導したときに生じる。書き込み動作中には、選択されたメモリセル内において膨大な量の熱が発生するが、隣接するメモリセルの温度が大幅に上昇することがあってはならない。伝導された熱によって、隣接するメモリセルの記憶場所（location）の温度が大幅に上昇した場合は、隣接する上記メモリセルの状態が影響を受けて、内部に記憶されていたデータが破損する可能性がある。
室温にて動作する典型的な相変化メモリは、一般的には熱クロストークによって影響を受けることはない。例えば、抵抗素子にＧｅ２Ｓｂ２Ｔｅ５を用いた典型的な相変化メモリでは、隣接する相変化メモリの温度は、リセット動作中に一般的には約５０℃まで上昇する。従って、室温にて動作する相変化メモリの最高温度は、アモルファスビット（amorphous bit）が結晶化を１０年以上回避できる上限値である１１０℃未満である。従って、この最高温度によって、相変化メモリのデータ保持が１０年間に制限される。しかし、相変化メモリが高温（例えば７０℃）にて動作する場合は、隣接する相変化メモリセルの温度が１１０℃未満に維持されるようにするためには、データを１０年間保持するように設定された内在的な放熱機構ではもはや不十分である。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一形態は、メモリを提供する。このメモリは、抵抗メモリセルアレイと、メモリセルの行と行との間に配置された、メモリセルへアクセスするためのビット線と、各メモリセルに結合された伝導板とを備えている。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１は、相変化メモリセルアレイの一実施形態を示す図である。
図２は、遮熱機構を備えた相変化メモリセルアレイの一実施形態を示す図である。
図３は、遮熱機構を備えた相変化メモリセルアレイの別の実施形態を示す図である。
図４Ａは、遮熱機構を備えた相変化メモリ素子の一実施形態の断面図である。
図４Ｂは、遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。
図４Ｃは、遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。
図５Ａは、遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。
図５Ｂは、遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。
図６Ａは、遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。
図６Ｂは、図６Ａに示されている相変化メモリ素子の側面断面図である。
図７は、ヒートシールドまたはスプレッダを備えた相変化メモリセルの配置の一実施形態の側面図である。
図８は、ヒートスプレッダとして活性金属線（active metal line）を用いた相変化メモリセルの配置の別の実施形態の側面図である。
図９は、ダミー接地線を備えた相変化メモリセルアレイの一実施形態の上面図である。
図１０Ａは、ダミー接地線を備えた相変化メモリセルの配置の一実施形態の断面図である。
図１０Ｂは、ダミー接地線を備えた相変化メモリセルの配置の一実施形態の側面図である。
図１１は、相変化メモリを形成するための方法の一実施形態を示すフローチャートである。
図１２は、相変化メモリセルアレイの別の実施形態を示す図である。
図１３Ａは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の上面図である。
図１３Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１３Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１４Ａは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１４Ｂは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１４Ｃは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１５Ａは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１５Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１５Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１６Ａは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１６Ｂは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１６Ｃは、接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。
図１７Ａは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１７Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１７Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１８Ａは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１８Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１８Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。
図１９Ａは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
図１９Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
図１９Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
図２０Ａは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
図２０Ｂは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
図２０Ｃは、接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、相変化メモリセルアレイ１００の一実施形態を示す図である。メモリアレイ１００は、熱クロストークがメモリセルのデータ保持性に対して影響を与えることを防ぐために、メモリセル間に遮熱機構を備えている。メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｄ（これらはまとめて相変化メモリセル１０４と称される）と、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（これらはまとめてビット線１１２と称される）と、複数のワード線（ＷＬ）１１０ａ〜１１０ｂ（これらはまとめてワード線１１０と称される）と、複数の接地線（ＧＬ）１１４ａ〜１１４ｂ（これらはまとめて接地線１１４と称される）とを有している。
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味ではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および接地線１１４に電気的に接続されている。例えば相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。
各相変化メモリセル１０４は、相変化素子１０６およびトランジスタ１０８を有している。トランジスタ１０８は、図示されている実施形態では電界効果トランジスタ（ＦＥＴ）である。しかしトランジスタ１０８は、別の実施形態では、その他の適切なデバイス（例えばバイポーラトランジスタ、または３Ｄトランジスタ構造）であってよい。相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを有している。相変化素子１０６ａの一辺は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ａの他辺は、トランジスタ１０８ａのソース／ドレインパスの一辺に電気的に結合されている。トランジスタ１０８ａのソース／ドレインパスの他辺は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを有している。相変化素子１０６ｂの一辺は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ｂの他辺は、トランジスタ１０８ｂのソース／ドレインパスの一辺に電気的に結合されている。トランジスタ１０８ｂのソース／ドレインパスの他辺は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを有している。相変化素子１０６ｃの一辺は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｃの他辺は、トランジスタ１０８ｃのソース／ドレインパスの一辺に電気的に結合されている。トランジスタ１０８ｃのソース／ドレインパスの他辺は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを有している。相変化素子１０６ｄの一辺は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｄの他辺は、トランジスタ１０８ｄのソース／ドレインパスの一辺に電気的に結合されている。トランジスタ１０８ｄのソース／ドレインパスの他辺は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに電気的に結合されている。
別の実施形態では、各相変化素子１０６は接地線１１４に電気的に結合されており、各トランジスタ１０８はビット線１１２に電気的に結合されている。例えば相変化メモリセル１０４ａの場合では、相変化素子１０６ａの一辺は、接地線１１４ａに電気的に結合されている。相変化素子１０６ａの他辺は、トランジスタ１０８ａのソース／ドレインパスの一辺に電気的に結合されている。トランジスタ１０８ａのソース／ドレインパスの他辺は、ビット線１１２ａに電気的に結合されている。一般的に、接地線１１４の電位は、ビット線１１２より低い。しかし別の実施形態では、接地線１１４の電位は、ビット線１１２より高くてもよい。
各相変化素子１０６は、本発明に従って様々な材料からなる相変化材料を含んでいてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化素子１０６の相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料であってもよい。さらに別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されていてよい。
メモリアレイ１００は、隣接する相変化メモリセル１０４同士の間に遮熱機構を備えている。一実施形態では、各相変化メモリ素子１０６が、遮熱機能を提供する断熱材料によって囲まれている。また、メモリセル同士の間にある隙間は、熱伝導する材料によって少なくとも部分的に充填されている。熱伝導する材料は、各相変化素子１０６の周囲において遮熱機構を提供断熱する材料を介して漏出する任意の熱を放熱する。断断熱と、放熱を促進することとを組み合わせることによって、セット動作（特にリセット動作）中に、隣接する相変化メモリセル１０４がより低温に維持される。このため熱クロストークが低減されて、データ保持性が改善される。
別の実施形態では、隣接する相変化メモリセル１０４同士の間に、熱伝導性の高い材料が配置されている。隣接する相変化素子１０６間には、別の金属または半導体断熱手段、または放熱手段が配置されている。この放熱手段は、数個のメモリセルの全長（length）に急速に熱を分散させるため、相変化素子１０６を冷却して、隣接する相変化素子１０６が加熱されないように保護するという効果的な働きをする。一実施形態では、放熱手段は、２Ｄネットワークとして相変化素子１０６間に形成されている。別の実施形態では、放熱手段は、メモリアレイ１００内において隣接する相変化素子同士が最も近接する方向に向かって、相変化素子１０６間に平行して形成されている。
別の実施形態では、隣接する相変化素子１０６同士の間に金属線が伸びている。この金属線は、メモリアレイ１００内における活性金属線（例えば接地線１１４またはビット線１１２）であってよい。この実施形態は、相変化メモリセル１０４の下部電極および相変化素子１０６が、その下にある金属線に対して、例えば９０度またはその他の適切な角度において線リソグラフィを行って、その下にある上記金属線に選択的エッチングを行うことによって形成可能であるという、さらなる利点を有している。所定のリソグラフィノードに対する線リソグラフィは、コンタクトホールパターンよりも解像度およびライン幅制御が優れているため、相変化メモリセル１０４の形状寸法（ジオメトリカル・ディメンション）の安定性を改善することができ、ひいては相変化メモリセル１０４のスイッチング特性もが改善される。
相変化メモリセル１０４ａのセット動作中に、セット電流パルスまたはセット電圧パルスが選択的に有効にされて、ビット線１１２ａを介して相変化素子１０６ａに印加される。これによって、トランジスタ１０８ａをアクティブにするために選択されたワード線１１０ａと共に、相変化素子１０６ａがその結晶化温度を超えて（しかし通常は、その融点を超えないように）加熱される。このように相変化素子１０６ａは、セット動作中に、その結晶状態に達する。相変化メモリセル１０４ａのリセット動作中では、ビット線１１２ａに対してリセット電流または電圧が選択的に有効にされて、相変化材料素子１０６ａへ送られる。上記リセット電流または電圧は、相変化素子１０６ａを、その融点を超えて急速に加熱する。上記電流または電圧パルスがオフにされた後、相変化素子１０６ａは、アモルファス状態へと急速に冷める。メモリアレイ内の相変化メモリセル１０４ｂ〜１０４ｄ、およびその他の相変化メモリセル１０４は、相変化メモリセル１０４ａと同様に、同様の電流または電圧パルスを用いてセットおよびリセットされる。
図２は、遮熱機構を備えた相変化メモリセルアレイ１００ａの一実施形態を示す図である。メモリアレイ１００ａは、ビット線１１２、ワード線１１０、相変化メモリセル１０４、第１の断熱材１２０、および第２の断熱材１２２を有している。各相変化メモリセル１０４、あるいは各相変化メモリセル１０４内にある各メモリ素子１０６は、熱伝導率の低い第１の断熱材（例えばＳｉＯ２、低誘電率材料、多孔質ＳｉＯ２、エアロゲル、キセロゲル、あるいは、熱伝導率の低いその他の適切な材料）によって囲まれている。第２の断熱材１２２は、メモリセル１０４同士の間に配置されていると共に、第１の断熱材１２０と接触している。第２の断熱材１２２は、第１の断熱材１２０より熱伝導率の高い誘電体材料を含んでいる。第２の断熱材１２２は、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ２、Ａｌ２Ｏ３、あるいは、第１の断熱材１２０より熱伝導率の高いその他の適切な誘電体材料を含んでいる。
第１の断熱材１２０の低い熱伝導率は、メモリセル１０４同士を遮熱する。第２の断熱材１２２の高い熱伝導率は、メモリセル１０４周囲にある第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、セット（特にリセット）動作中において、隣接する相変化メモリセル１０４がより低温に維持される。このため熱クロストークが低減されて、データ保持性が改善される。
図３は、遮熱機構を備えた相変化メモリセルアレイ１００ｂの別の実施形態を示す図である。メモリアレイ１００ｂは、ビット線１１２、ワード線１１０、相変化メモリセル１０４、第１の放熱または断熱線１３０、任意の第２の放熱または断熱線１３２を有している。一実施形態では、第１の放熱または断熱線１３０は、メモリアレイ１００ｂの行に沿って平行であり、第２の放熱または断熱線１３２（１つのみ図示）は、メモリアレイ１００ｂの列に沿って平行である。別の実施形態では、第２の放熱または断熱線１３２は用いられていない。一実施形態では、第１の放熱または断熱線１３０は、隣接する相変化素子同士がメモリアレイ１００ｂ内において最も近接する方向を向いている。別の実施形態では、第１の放熱または断熱線１３０、および／または、任意の第２の放熱または断熱線１３２は、活性金属線（例えばビット線１１２または接地線１１４）である。
第１の放熱または断熱線１３０、および任意の第２の放熱または断熱線１３２は、熱伝導率の高い材料（例えばＳｉＮ、金属、ポリシリコン、または熱伝導率の高いその他の適切な材料）を含んでいる。第１の放熱または断熱線１３０および任意の第２の放熱または断熱線１３２と、メモリセル１０４との間の空間は、層間絶縁体を含んでいる。この層間絶縁体は、例えばＳｉＯ２、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、フッ化シリケートガラス（ＦＳＧ）、低誘電率材料、あるいはその他の適切な誘電体材料である。第１の放熱または断熱線１３０、および任意の第２の放熱または断熱線１３２は、メモリセル１０４からの任意の熱を、数個のメモリセル１０４の全長に急速に分散させる。従って、第１の放熱または断熱線１３０、および任意の第２の放熱または断熱線１３２は、相変化素子１０６を冷却して、隣接する相変化素子１０６が加熱されないように保護するという効果的な働きをする。このため熱クロストークが低減されて、データ保持性が改善される。
図４Ａは、遮熱機構を備えた相変化メモリ素子２００ａの一実施形態を示す断面図である。一実施形態では、相変化メモリ素子２００ａは、ピラー相変化メモリ素子（pillar phase-change memory element）である。相変化メモリ素子２００ａは、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２００ａは、第１の電極２０２、相変化材料２０４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、第１の電極２０２および第２の電極２０６と接触している。相変化材料２０４の側方は、第１の断熱材１２０によって完全に囲まれている。第１の断熱材１２０は電流路を構成しており、従って相変化材料２０４内の相変化領域の場所を構成している。この実施形態では、相変化材料２０４は円筒型である。第１の断熱材１２０は、第２の電極２０６の両側２１２と接触している。第２の断熱材１２２は、第１の断熱材１２０を囲んでいる。別の実施形態では、第１の断熱材１２０は、第１の電極２０２および第２の電極２０６の両側と接触している。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２００ａのセット（特にリセット）動作中において、隣接する相変化メモリセルがより低温に維持される。
図４Ｂは、相変化メモリ素子２００ｂの別の実施形態の断面図である。一実施形態では、相変化メモリ素子２００ｂは、ピラー相変化メモリ素子である。相変化メモリ素子２００ｂは、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２００ｂは、第１の電極２０２、相変化材料２０４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、第１の電極２０２および第２の電極２０６と接触している。相変化材料２０４の側方は、第１の断熱材１２０によって完全に囲まれている。第１の断熱材１２０は電流路を構成しており、従って相変化材料２０４内の相変化領域の場所を構成している。この実施形態では、相変化材料２０４は砂時計型である。第１の断熱材１２０は、第２の電極２０６の両側２１２と接触している。第２の断熱材１２２は、第１の断熱材１２０を囲んでいる。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２００ｂのセット（特にリセット）動作中において、隣接する相変化メモリセルがより低温に維持される。
図４Ｃは、相変化メモリ素子２００ｃの別の実施形態の断面図である。一実施形態では、相変化メモリ素子２００ｃは、ピラー相変化メモリセルである。相変化メモリ素子２００ｃは、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２００ｃは、第１の電極２０２、相変化材料２０４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、第１の電極２０２および第２の電極２０６と接触している。相変化材料２０４の側方は、第１の断熱材１２０によって完全に囲まれている。第１の断熱材１２０は、電流路を構成しており、従って相変化材料２０４内の相変化領域の場所を構成している。この実施形態では、相変化材料２０４は砂時計型である。第２の断熱材１２２は、第２の電極２０６の両側２１２と接触している。第２の断熱材１２２は、第２の電極２０６の両側２１２と接触していると共に、第１の断熱材１２０を囲んでいる。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２００ｃのセット（特にリセット）動作中において、隣接する相変化メモリセル１０４がより低温に維持される。
図５Ａは、相変化メモリ素子２２０ａの別の実施形態の断面図である。一実施形態では、相変化メモリ素子２２０ａは、テーパ形状をしたビア相変化メモリ素子（tapered via phase-change memory element）である。相変化メモリ素子２２０ａは、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２２０ａは、第１の電極２０２、相変化材料２０４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、２２６において第１の電極２０２と接触している第１の部分２２２と、２２８において第２の電極２０６と接触している第２の部分２２４とを有している。相変化材料２０４は、テーパ形状をした側壁を有するビア開口部内に充填されて、第１の部分２２２を形成する。相変化材料２０４は、第１の部分２２２上に充填されて、第２の部分２２４を形成する。相変化材料２０４の第１の部分２２２は、テーパ形状をした側壁を有しており、幅または断面は、２３０において最大であり、２２６において最小である。第１の部分２２２の２３０における最大幅は、第２の部分２２４の幅または断面より小さくてもよい。相変化材料２０４の第１の部分２２２の側方は、第１の断熱材１２０によって完全に囲まれている。第１の断熱材１２０は電流路を構成しており、従って相変化材料２０４内の相変化領域の場所を構成している。第２の断熱材１２２は、相変化材料２０４の第１の断熱材１２０および第２の部分２２４を囲んでいる。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４の第１の部分２２２を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２２０ａのセット（特にリセット）動作中において、隣接する相変化メモリセル１０４がより低温に維持される。
図５Ｂは、相変化メモリ素子２２０ｂの別の実施形態の断面図である。一実施形態では、相変化メモリ素子２２０ｂは、テーパ形状をしたビア相変化メモリ素子である。相変化メモリ素子２２０ｂは、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２２０ｂは、第１の電極２０２、相変化材料２０４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、第１の電極２０２および第２の電極２０６と接触している。相変化材料２０４の側方は、第１の断熱材１２０によって完全に囲まれている。第１の断熱材１２０は電流路を構成しており、従って相変化材料２０４内の相変化領域の場所を構成している。この実施形態では、相変化材料２０４は、テーパ形状をした側壁を有している。第１の断熱材１２０は、第１の電極２０２の両側２１０、および第２の電極２０６の両側２１２と接触している。第２の断熱材１２２は、第１の断熱材１２０を囲んでいる。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２２０ｂのセット（特にリセット）動作中において、隣接する相変化メモリセルがより低温に維持される。
図６Ａは、相変化メモリ素子２５０の別の実施形態の断面図であり、図６Ｂは、相変化メモリ素子２５０の側面断面図である。一実施形態では、相変化メモリ素子２５０は、ブリッジ相変化メモリ素子（bridge phase-change memory element）である。相変化メモリ素子２５０は、メモリアレイ１００ａ内の相変化メモリセル１０４（図２）において用いるように適合されている。相変化メモリ素子２５０は、第１の電極２０２、第１のコンタクト２５２、相変化材料２０４、スペーサ２５６、第２のコンタクト２５４、第２の電極２０６、第１の断熱材１２０、および第２の断熱材１２２を含んでいる。第１の断熱材１２０の熱伝導率は、第２の断熱材１２２より低い。相変化材料２０４は、１ビット、２ビット、あるいは数ビットのデータを記憶するための記憶場所を提供する。
相変化材料２０４は、第１のコンタクト２５２および第２のコンタクト２５４と接触している。第１のコンタクト２５２および第２のコンタクト２５４は、スペーサ２５６によって隔てられている。第１のコンタクト２５２は第１の電極２０２と接触しており、第２のコンタクト２５４は第２の電極２０６と接触している。相変化材料２０４は、コンタクト２５２、コンタクト２５４、およびスペーサ２５６と接触しているの部分を除いては、第１の断熱材１２０によって囲まれている。第２の断熱材１２２は、第１の断熱材１２０を囲んでいる。
第１の断熱材１２０の低い熱伝導率は、相変化材料２０４を遮熱する。第２の断熱材１２２の高い熱伝導率は、第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。第１の断熱材１２０による断熱と、第２の断熱材１２２による放熱とを組み合わせることによって、相変化メモリ素子２５０のセット（特にリセット）動作中において、隣接する相変化メモリセルがより低温に維持される。
図７は、放熱または断熱手段を備えた相変化メモリセルの配置３００の一実施形態の側面図である。相変化メモリセルの配置３００は、メモリアレイ１００ｂ（図３）内において用いるように適合されている。配置３００は、基板３０２、ビット線１１２、接地線１１４、トランジスタ１０８、コンタクト３０４、コンタクト３０６、相変化素子１０６、および放熱または断熱手段１３０を有している。ビット線１１２および接地線１１４は、別々の金属層内にある。一実施形態では、ビット線１１２は、Ｗまたはその他の適切な金属を含んでおり、接地線１１４より低い金属層内に配置されている。接地線１１４は、Ａｌ、Ｃｕ、またはその他の適切な金属を含んでいる。別の実施形態では、ビット線１１２は、Ａｌ、Ｃｕ、またはその他の適切な金属を含んでおり、接地線１１４より高い金属層内に配置されている。接地線１１４は、Ｗまたはその他の適切な金属を含んでいる。
一実施形態では、ビット線１１２は接地線１１４と垂直である。各トランジスタ１０８のソース／ドレインパスの一辺は、コンタクト３０６を介して、接地線１１４に電気的に結合されている。コンタクト３０６は、Ｃｕ、Ｗ、またはその他の適切な導電材を含んでいる。各トランジスタ１０８のソース／ドレインパスの他辺は、相変化素子１０６およびコンタクト３０４を介して、ビット線１１２に電気的に結合されている。コンタクト３０４は、Ｃｕ、Ｗ、またはその他の適切な導電材を含んでいる。各トランジスタのゲートは、ワード線１１０に電気的に結合されている。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。一実施形態では、メモリ素子１０６は、ヒーターセル、アクティブ・イン・ビア・セル（active-in-via cell）、ピラーセル、またはその他の適切な相変化メモリ素子である。
放熱または断熱線１３０は、接地線１１４によって隔てられることなく互いに近接かつ隣接する相変化素子１０６間に備えられている。放熱または断熱線１３０は、熱伝導率の高い材料（例えばＳｉＮ、金属、ポリシリコン、または熱伝導率の高いその他の適切な材料）を含んでいる。放熱または断熱線１３０と、相変化素子１０６との間にある空間１３４には、層間絶縁体が充填されている。上記層間絶縁体は、例えばＳｉＯ２、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、フッ化シリケートガラス（ＦＳＧ）、低誘電率材料、あるいはその他の適切な誘電体材料である。放熱または断熱線１３０は、相変化素子１０６からの任意の熱を、数個のメモリセルの全長に急速に分散させる。従って放熱または断熱線１３０は、相変化素子１０６を冷却して、隣接する相変化素子１０６が加熱されないように保護するという効果的な働きをする。
図８は、放熱手段として活性金属線を用いた相変化メモリセルの配置３２０の別の実施形態の側面図である。相変化メモリセルの配置３２０は、メモリアレイ１００ｂ（図３）内において用いるように適合されている。配置３２０は、基板３０２、ビット線１１２、接地線１１４、トランジスタ１０８、コンタクト３０４、コンタクト３０６、および相変化素子１０６を有している。ビット線１１２および接地線１１４は、別々の金属層内にある。一実施形態では、ビット線１１２は、Ｗまたはその他の適切な金属を含んでいると共に、Ａｌ、Ｃｕ、またはその他の適切な金属を含んだ接地線１１４より低い金属層内に配置されている。別の実施形態では、ビット線１１２は、Ａｌ、Ｃｕ、またはその他の適切な金属を含んでいると共に、Ｗまたはその他の適切な金属を含んだ接地線１１４より高い金属層内に配置されている。いずれの場合においても、ビット線１１２は、ワード線１１０と垂直に伸びている。
一実施形態では、ビット線１１２は、接地線１１４と垂直である。各トランジスタ１０８のソース／ドレインパスの一辺は、コンタクト３０６を介して、ビット線１１２に電気的に結合されている。コンタクト３０６は、Ｃｕ、Ｗ、またはその他の適切な導電材を含んでいる。各トランジスタ１０８のソース／ドレインパスの他辺は、相変化素子１０６およびコンタクト３０４を介して、接地線１１４に電気的に結合されている。コンタクト３０４は、Ｃｕ、Ｗ、またはその他の適切な導電材を含んでいる。各トランジスタ１０８のゲートは、ワード線１１０（図示せず）に電気的に結合されている。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。一実施形態では、メモリ素子１０６は、ヒーターセル、アクティブ・イン・ビア・セル、ピラーセル、またはその他の適切な相変化メモリ素子である。
この実施形態では、ビット線１１２は、接地線１１４より低い金属層内にある。相変化素子１０６は、ビット線１１２が放熱または断熱線１３０として機能するように、ビット線１１２と同一面上に配置されている。一実施形態では、ビット線１１２は、ビット線１１２間にサブリソグラフ開口部を形成する絶縁側壁スペーサを有している。相変化材料は、スペーサ間のサブリソグラフ開口部内に充填されて、相変化素子１０６を形成している。上記スペーサの材料は、相変化素子１０６を遮熱するために、熱伝導率の低い誘電体材料を含んでいる。各ビット線１１２は、放熱手段を形成している。ビット線１１２は、隣接する相変化素子１０６からの任意の熱を、数個のメモリセルの全長に急速に分散させる。従ってビット線１１２は、相変化素子１０６を冷却して、隣接する相変化素子１０６が加熱されないように保護するという効果的な働きをする。
図９は、ダミー接地線４０２を備えた相変化メモリセルアレイ４００の一実施形態の上面図である。相変化メモリセルアレイ４００は、ビット線１１２、接地線１１４、ダミー接地線４０２、ワード線１１０、およびトレンチ分離４０４を有している。メモリセルは、コンタクト３０４を介してビット線１１２に結合されている。メモリセルは、コンタクト３０６を介して接地線１１４に結合されている。トレンチ分離４０４、またはその他の適切なトランジスタ分離は、ビット線１１２間に平行に備えられている。ワード線１１０は、ビット線１１２に垂直であり、かつ接地線１１４およびダミー接地線４０２と平行である。ダミー接地線４０２は、メモリセルコンタクトによって示されているように、メモリセルの行と行との間において遮熱を行う。接地線１１４もまた、メモリセルコンタクト３０４によって示されているように、隣接するメモリセル間において遮熱を行う。
図１０Ａは、ダミー接地線４０２を備えた相変化メモリセルの配置４００の一実施形態の断面図であり、図１０Ｂは、相変化素子１０６の配置４００の一実施形態の側面図である。配置４００は、基板３０２、トランジスタ１０８、分離ゲート４０６、接地線１１４、ダミー接地線４０２、キャップ層４１０、スペーサ４０８、相変化素子１０６、電極をそれぞれ有する相変化素子コンタクト３０４、接地線コンタクト３０６、電極４１６、ビット線１１２、および誘電体材料４１２ならびに４１４を有している。
相変化素子１０６を選択するためのトランジスタ１０８は、基板３０２上に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。分離ゲート４０６は、基板３０２上のトランジスタ１０８間に形成されている。誘電体材料４１４は、トランジスタ１０８および分離ゲート４０６上に堆積されている。相変化素子コンタクト３０４は、各トランジスタ１０８のソース／ドレインパスの一辺を、相変化素子１０６に電気的に結合している。接地線コンタクト３０６は、各トランジスタ１０８のソース／ドレインパスの他辺を、接地線１１４に電気的に結合している。スペーサ４０８は、相変化素子１０６、および任意で相変化素子コンタクト３０４を囲み、相変化素子１０６にサブリソグラフィック幅を形成している。
スペーサ４０８は、相変化素子１０６を遮熱する。ダミー接地線４０２は、接地線１１４によって隔てられていない相変化素子１０６間に伸びている。ダミー接地線４０２および接地線１１４は、相変化素子１０６からスペーサ４０８を介して通る熱を放熱するための放熱手段を形成している。一実施形態では、ＳｉＮまたはその他の適切な材料からなるキャップ層４１０は、接地線１１４およびダミー接地線４０２をキャップしている。必要に応じて、キャップ材料４１０は、接地線１１４およびダミー接地線４０２の側壁にも形成されている。キャップ層４１０は、ストレージノードのエッチング中にマスク層として機能し、相変化素子１０６をさらに絶縁し、そして相変化材料が堆積される開口部の幅を小さくする。電極４１６は、相変化素子１０６をビット線１１２へ電気的に結合する。
図１１は、相変化メモリを形成するための方法５００の一実施形態を示すフローチャートである。５０２において、前処理されたウェハ３０２上に、キャップ層４１０を有する金属線１１４ならびに４０２、および任意の側壁スペーサが形成される。５０４において、上記金属線間の隙間に、酸化物または誘電体材料４１２が充填される。５０６において、金属線１１４および４０２に垂直な線として、ストレージノードリソグラフィが行われる。別の実施形態では、ストレージノードリソグラフィは、金属線１１４および４０２に垂直に伸びるパスに沿ったホールとして行われる。別の実施形態では、ストレージノードリソグラフィは、金属線１１４および４０２に対して９０°より小さい角度にある経路（パス）に沿って行われる。
５０８では、金属線１１４および４０２に自己整合した上記酸化物または誘電体材料４１２内において、ストレージノードコンタクトホールがエッチングされる。５１０において、相変化素子を後に遮熱するために、低誘電体または酸化物スペーサ４０８が、堆積およびエッチングによって形成される。５１２において、上記コンタクトホール内に電極材料３０４が堆積されて、平坦化される。５１４において、電極材料３０４がリセスエッチングされて、開口部および第１の電極が形成される。５１６において、電極材料３０４上に相変化材料１０６が堆積されて、相変化素子１０６が形成される。一実施形態では、工程５１０は、工程５１４の後かつ工程５１６の前に移動される。５１８では、相変化材料１０６上に電極材料４１６が堆積されて、第２の電極が形成される。５２０において、ビット線１１２を含む上部金属層が形成される。
図１２は、相変化メモリセルアレイ１０１の別の実施形態を示す図である。相変化メモリセルアレイ１０１は、相変化メモリセルアレイ１０１内の接地線１１４ａ〜１１４ｂが接地用金属板１１５と置き換わっている点を除いては、図１を参照しながら説明および図示した相変化メモリセルアレイ１００と同様である。一実施形態では、接地用金属板１１５はビット線１１２の上にある。別の実施形態では、接地用金属板１１５はビット線１１２の下にあり、コンタクトを相変化メモリセル１０４へ通すために孔が開いている。一実施形態では、ビット線１１２は相変化メモリセル１０４同士を遮熱する。別の実施形態では、接地用金属板１１５が相変化メモリセル１０４同士を遮熱する。
図１３Ａは、接地用金属板６０２を備えた相変化メモリセルアレイ６００ａの一実施形態の上面図である。相変化メモリセルアレイ６００ａは、ビット線１１２、接地線６０２、およびワード線１１０を有している。メモリセルは、コンタクト３０４を介して、接地線６０２に電気的に結合されている。メモリセルは、コンタクト３０６を介して、ビット線１１２に電気的に結合されている。ワード線１１０は、ビット線１１２に垂直である。ビット線１１２は、メモリセルコンタクト３０４によって示されているように、隣接するメモリセル間において遮熱を行う。
相変化メモリセルアレイ６００ａは、シングルゲート相変化メモリセルを含んでいる。相変化メモリセルアレイ６００ａは、６Ｆ２（Ｆは最小加工寸法）まで寸法を変更することが可能である。別の実施形態では、コンタクト３０４間の距離が広がるように、より幅の広いトランジスタが用いられる。ビット線１１２は、コンタクト３０６を介して、トランジスタのソース／ドレイン経路（パス）の一辺に電気的に結合されている。各コンタクト３０６は、２つの相変化メモリ素子にアクセスするために２つのトランジスタによって共有されている。ワード線１１０は、トランジスタのゲートに電気的に結合されている。トランジスタのソース／ドレイン経路の他辺は、コンタクト３０４を介して、相変化メモリ素子の一辺に電気的に結合されている。相変化メモリ素子の他辺は、接地用金属板６０２に電気的に結合されている。板の形成がリソグラフィよりも簡素であるため、接地用金属板６０２によって、相変化メモリセルアレイ６００ａの形成プロセスが簡素になる。一実施形態では、接地用金属板６０２はビット線１１２の上にある。別の実施形態では、ビット線１１２が接地用金属板６０２の上にある。接地用金属板６０２は伝導板であって、動作中には、０Ｖまたはその他の適切な電位になる。
相変化メモリセルアレイ６００ａ内の能動領域は、６０４に示されている。能動領域６０４は、左上コンタクト３０４から右下コンタクト３０４まで、相変化メモリセルアレイ６００ａを斜めに横切って構成されている。能動領域６０４は、コンタクト３０４の１つから第１のワード線１１０を横切ってビット線１１２まで、そしてこのビット線１１２から第２のワード線１１０を横切って第２のコンタクト３０４まで伸びている。
図１３Ｂは、接地用金属板６０２を備えた相変化メモリセルアレイ６００ｂの別の実施形態の上面図である。相変化メモリセルアレイ６００ｂ内の能動領域６０４が、アレイ全体において交互に斜め方向に形成されている点を除いては、相変化メモリセルアレイ６００ｂは、図１３Ａを参照しながら説明および図示した相変化メモリセルアレイ６００ａと同様である。能動領域６０４は、右上のコンタクト３０４から左下のコンタクト３０４と、左上のコンタクト３０４から右下のコンタクト３０４との間において交互になっている。
図１３Ｃは、接地用金属板６０２を備えた相変化メモリセルアレイ６００ｃの別の実施形態の上面図である。相変化メモリセルアレイ６００ｃは、相変化メモリセルアレイ６００ｃ内のビット線１１２が直線ではないことを除いては、図１３Ｂを参照しながら説明および図示した相変化メモリセルアレイ１００ｂと同様である。ビット線１１２は、相変化メモリセルアレイ６００ｃ全体において、コンタクト３０４間においてジグザグになっている。
図１４Ａは、接地用金属板６０２を備えた相変化メモリセルアレイ６００の一実施形態の側面図である。図１４Ａは、能動領域６０４（図１３Ａ）に沿って、能動領域６０４の一部であるコンタクト３０４と同じ列内にあるコンタクト３０４まで斜めに取った側面図である。図１４Ｂは、相変化素子１０６を通る相変化メモリセルアレイ６００の一実施形態の側面図である。図１４Ｃは、ビット線１１２を通る相変化メモリセルアレイ６００の一実施形態の別の側面図である。相変化メモリセルアレイ６００は、トレンチ分離４０４を含む基板３０２、トランジスタ１０８、素子分離用ゲート４０６、接地用金属板６０２、キャップ層４１０、スペーサ４０８、相変化素子１０６、電極をそれぞれ備えた相変化素子コンタクト３０４、ビット線コンタクト３０６、電極４１６、ビット線１１２、および誘電体材料４１２ならびに４１４を有している。
相変化素子１０６を選択するためのトランジスタ１０８は、基板３０２上に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。素子分離用ゲート４０６は、基板３０２上において、トランジスタ１０８間に形成されている。誘電体材料４１４は、トランジスタ１０８および素子分離用ゲート４０６上に堆積されている。相変化素子コンタクト３０４は、各トランジスタ１０８のソース／ドレイン経路の一辺を相変化素子１０６に電気的に結合しており、ビット線コンタクト３０６は、各トランジスタ１０８のソース／ドレイン経路の他辺をビット線１１２に電気的に結合している。スペーサ４０８は、相変化素子１０６および任意で相変化素子コンタクト３０４を囲んでおり、相変化素子１０６のためのサブリソグラフ幅を形成している。
スペーサ４０８は、相変化素子１０６を遮熱する。ビット線１１２は、相変化素子１０６からスペーサ４０８を介して通る熱を放出するための放熱手段を形成している。一実施形態では、ＳｉＮまたはその他の適切な材料からなるキャップ層４１０は、ビット線１１２をキャップしている。必要に応じて、キャップ材料４１０は、ビット線１１２の側壁にも形成されている。キャップ層４１０は、ストレージノードのエッチング中にマスク層として機能し、相変化素子１０６をさらに絶縁し、そして相変化材料が堆積される開口部の幅を小さくする。電極４１６は、相変化素子１０６を接地用金属板６０２へ電気的に結合する。相変化メモリセルアレイ６００は、図１１を参照しながら説明および図示した方法５００と同様の方法によって形成される。
図１５Ａは、接地用金属板７０２を備えた相変化メモリセルアレイ７００ａの別の実施形態の上面図である。相変化メモリセルアレイ７００ａは、ビット線１１２、接地用金属板７０２、およびワード線１１０を有している。メモリセルは、コンタクト３０６を介して接地用金属板７０２に電気的に結合されている。メモリセルは、コンタクト３０４を介してビット線１１２に電気的に結合されている。ワード線１１０は、ビット線１１２に垂直である。接地用金属板７０２は、メモリセルコンタクト３０４によって示されているように、隣接するメモリセル間において遮熱を行う。
相変化メモリセルアレイ７００ａは、シングルゲート相変化メモリセルを含んでいる。相変化メモリセルアレイ７００ａは、６Ｆ２（Ｆは最小加工寸法）まで寸法を変更することが可能である。ビット線１１２は、相変化メモリ素子の一辺に電気的に結合されている。相変化メモリ素子の他辺は、コンタクト３０４を介して、トランジスタのソース／ドレイン経路の一辺に電気的に結合されている。ワード線１１０は、トランジスタのゲートに電気的に結合されている。トランジスタのソース／ドレイン経路パスの他辺は、コンタクト３０６を介して、接地用金属板７０２に電気的に結合されている。各コンタクト３０６は、２つの相変化メモリ素子にアクセスするために、２つのトランジスタによって共有されている。板の形成が線リソグラフィよりも簡素であるため、相変化メモリセルアレイ７００ａの形成プロセスは、接地用金属板７０２によって簡素になる。一実施形態では、接地用金属板７０２はビット線１１２の下にある。この実施形態では、接地用金属板７０２は、コンタクト３０４の貫通接続を可能にするために孔が開いている。これらの貫通接続領域では、電気的短絡を回避するために素子分離用スペーサが用いられている。別の実施形態では、ビット線１１２は接地用金属板７０２の下にある。両方の実施形態において、接地用金属板７０２は伝導板であって、動作中には、０Ｖまたはその他の適切な電位になる。
相変化メモリセルアレイ７００ａ内のトランジスタの能動領域は、６０４に示されている。能動領域６０４は、相変化メモリセルアレイ７００ａにおいて、左上コンタクト３０４から右下コンタクト３０４へと斜めに構成されている。能動領域６０４は、第１のビット線１１２にあるコンタクト３０４の１つから第１のワード線１１０を横切ってコンタクト３０６まで、そしてコンタクト３０６から第２のワード線１１０を横切って第２のビット線１１２にある第２のコンタクト３０４へと伸びている。
図１５Ｂは、接地用金属板７０２を備えた相変化メモリセルアレイ７００ｂの別の実施形態の上面図である。相変化メモリセルアレイ７００ｂ内の能動領域６０４が、アレイ全体において交互に斜め方向に形成されている点を除いては、相変化メモリセルアレイ７００ｂは、図１５Ａを参照しながら説明および図示した相変化メモリセルアレイ７００ａと同様である。能動領域６０４は、右上のコンタクト３０４から左下のコンタクト３０４と、左上のコンタクト３０４から右下のコンタクト３０４との間において交互になっている。
図１５Ｃは、接地用金属板７０２を備えた相変化メモリセルアレイ７００ｃの別の実施形態の上面図である。相変化メモリセルアレイ７００ｃは、相変化メモリセルアレイ７００ｃ内のビット線１１２が直線ではないことを除いては、図１５Ｂを参照しながら説明および図示した相変化メモリセルアレイ７００ｂと同様である。ビット線１１２は、相変化メモリセルアレイ７００ｃ全体において、コンタクト３０６間においてジグザグになっている。
図１６Ａは、接地用金属板７０２を備えた相変化メモリセルアレイ７００の一実施形態の側面図である。図１６Ａは、能動領域６０４（図１５Ａ）に沿って、能動領域６０４の一部であるコンタクト３０４と同じ列内にあるコンタクト３０４まで斜めに取った側面図である。図１６Ｂは、相変化素子１０６を通る相変化メモリセルアレイ７００の一実施形態の側面図である。図１６Ｃは、コンタクト３０６を通る相変化メモリセルアレイ７００の一実施形態の別の側面図である。相変化メモリセルアレイ７００は、トレンチ分離４０４を含む基板３０２、トランジスタ１０８、素子分離用ゲート４０６、接地用金属板７０２、キャップ層４１０、スペーサ４０８、相変化素子１０６、電極をそれぞれ備えた相変化素子コンタクト３０４、接地用金属板コンタクト３０６、電極４１６、ビット線１１２、および誘電体材料４１２ならびに４１４を有している。
相変化素子１０６を選択するためのトランジスタ１０８は、基板３０２上に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。素子分離用ゲート４０６は、基板３０２上において、トランジスタ１０８間に形成されている。誘電体材料４１４は、トランジスタ１０８および素子分離用ゲート４０６上に堆積されている。相変化素子コンタクト３０４は、各トランジスタ１０８のソース／ドレイン経路の一辺を相変化素子１０６に電気的に結合しており、接地用金属板コンタクト３０６は、各トランジスタ１０８のソース／ドレイン経路の他辺を接地用金属板７０２に電気的に結合している。スペーサ４０８は、相変化素子１０６および任意で相変化素子コンタクト３０４を囲んでおり、相変化素子１０６のためのサブリソグラフ幅を形成し、そして接地用金属板７０２を電気的に絶縁している。
スペーサ４０８は、相変化素子１０６を遮熱する。接地線７０２は、相変化素子１０６間に伸びている。接地線７０２は、相変化素子１０６からスペーサ４０８を介して通る熱を放熱するための放熱手段を形成している。一実施形態では、ＳｉＮまたはその他の適切な材料からなるキャップ層４１０は、接地線７０２をキャップしている。必要に応じて、キャップ材料４１０は、接地線７０２の側壁にも形成されている。キャップ層４１０は、ストレージノードのエッチング中にマスク層として機能し、相変化素子１０６をさらに絶縁し、そして相変化材料が堆積される開口部の幅を小さくする。電極４１６は、相変化素子１０６をビット線１１２へ電気的に結合する。相変化メモリセルアレイ７００は、図１１を参照しながら説明および図示した方法５００と同様の方法によって形成される。
図１７Ａは、接地用金属板６０２を備えた相変化メモリセルアレイ８００ａの別の実施形態の上面図である。相変化メモリセルアレイ８００ａは、ビット線１１２、接地線６０２、およびワード線１１０を有している。メモリセルは、コンタクト３０４を介して、接地線６０２に電気的に結合されている。メモリセルは、コンタクト３０６を介して、ビット線１１２に電気的に結合されている。ワード線１１０は直線であり、ビット線１１２は直線ではない。ビット線１１２は、相変化メモリセルアレイ全体において、コンタクト３０４間においてジグザグになっている。ビット線１１２は、メモリセルコンタクト３０４によって示されているように、隣接するメモリセルの行間において遮熱を行う。
相変化メモリセルアレイ８００ａは、デュアルゲート相変化メモリセルを含んでいる。相変化メモリセルアレイ８００ａは、８Ｆ２（Ｆは最小加工寸法）まで寸法を変更することが可能である。ビット線１１２は、コンタクト３０６を介して、トランジスタのソース／ドレインパスの一辺に電気的に結合されている。各コンタクト３０６は、２つの相変化メモリ素子にアクセスするために２つのトランジスタによって共有されている。ワード線１１０は、トランジスタのゲートに電気的に結合されている。トランジスタのソース／ドレイン経路の他辺は、コンタクト３０４を介して、相変化メモリ素子の一辺に電気的に結合されている。相変化メモリ素子の他辺は、接地用金属板６０２に電気的に結合されている。板の形成がリソグラフィよりも簡素であるため、相変化メモリセルアレイ８００ａの形成プロセスは、接地用金属板６０２によって簡素になる。一実施形態では、接地用金属板６０２はビット線１１２の上にある。別の実施形態では、接地用金属板６０２はビット線１１２の下にあり、またメモリ素子コンタクト３０４の貫通接続を可能にするために開口部を有している。
相変化メモリセルアレイ８００ａ内のトランジスタの能動領域は、６０４に示されている。能動領域６０４は、相変化メモリセルアレイ８００ａ全体において、交互に斜め方向に形成されている。能動領域６０４は、右上のコンタクト３０４から左下のコンタクト３０４と、左上のコンタクト３０４から右下のコンタクト３０４との間において交互になっている。能動領域６０４は、コンタクト３０４の１つから第１のワード線１１０を横切ってビット線１１２まで、そしてビット線１１２から第２のワード線１１０を横切って第２のコンタクト３０４へと伸びている。
図１７Ｂは、接地用金属板６０２を備えた相変化メモリセルアレイ８００ｂの別の実施形態の上面図である。相変化メモリセルアレイ８００ｂは、相変化メモリセルアレイ８００ｂ内のビット線１１２が直線であると共にワード線１１０とほぼ垂直であることを除いては、図１７Ａを参照しながら説明および図示した相変化メモリセルアレイ８００ａと同様である。
図１７Ｃは、接地用金属板６０２を備えた相変化メモリセルアレイ８００ｃの別の実施形態の上面図である。相変化メモリセルアレイ８００ｃは、相変化メモリセルアレイ８００ｃ内の能動領域６０４の方向が各相変化素子において交互になっていることを除いては、図１７Ｂを参照しながら説明および図示した相変化メモリセルアレイ８００ｂと同様である。能動領域６０４は、相変化メモリセルアレイ８００ｃ全体において、各ビット線１１２に沿ってジグザグになっている。
図１８Ａは、接地用金属板７０２を備えた相変化メモリセルアレイ９００ａの別の実施形態の上面図である。相変化メモリセルアレイ９００ａは、ビット線１１２、接地用金属板７０２、およびワード線１１０を有している。メモリセルは、コンタクト３０４を介してビット線１１２に電気的に結合されている。メモリセルは、コンタクト３０６を介して接地用金属板７０２に電気的に結合されている。ワード線１１０は直線であり、ビット線１１２は直線ではない。ビット線１１２は、相変化メモリセルアレイ全体において、コンタクト３０６間においてジグザグになっている。接地用金属板７０２は、メモリセルコンタクト３０４からの放熱を促進する。
相変化メモリセルアレイ９００ａは、デュアルゲート相変化メモリセルを含んでいる。相変化メモリセルアレイ９００ａは、８Ｆ２（Ｆは最小加工寸法）まで寸法を変更することが可能である。ビット線１１２は、相変化メモリ素子の一辺に電気的に結合されている。相変化メモリ素子の他辺は、コンタクト３０４を介して、トランジスタのソース／ドレイン経路の一辺に電気的に結合されている。ワード線１１０は、トランジスタのゲートに結合されている。トランジスタのソース／ドレイン経路の他辺は、コンタクト３０６を介して、接地用金属板７０２に電気的に結合されている。各コンタクト３０６は、２つの相変化メモリ素子にアクセスするために２つのトランジスタによって共有されている。板の形成がリソグラフィよりも簡素であるため、相変化メモリセルアレイ９００ａの形成プロセスは、接地用金属板７０２によって簡素になる。一実施形態では、接地用金属板７０２はビット線１１２の下にある。この実施形態では、接地用金属板７０２は、コンタクト３０４がビット線１１２に対して電気的に絶縁して貫通接続されるように孔が開いている。別の実施形態では、ビット線１１２は接地用金属板７０２の下にある。
相変化メモリセルアレイ９００ａ内の能動領域は、６０４に示されている。能動領域６０４は、相変化メモリセルアレイ９００ａ全体において、交互に斜め方向に形成されている。能動領域６０４は、右上のコンタクト３０４から左下のコンタクト３０４と、左上のコンタクト３０４から右下のコンタクト３０４との間において交互になっている。能動領域６０４は、第１のビット線１１２にあるコンタクト３０４の１つから第１のワード線１１０を横切ってコンタクト３０６まで、そしてこのコンタクト３０６から第２のワード線１１０を横切って第２のビット線１１２にある第２のコンタクト３０４へと伸びている。
図１８Ｂは、接地用金属板７０２を備えた相変化メモリセルアレイ９００ｂの別の実施形態の上面図である。相変化メモリセルアレイ９００ｂは、相変化メモリセルアレイ９００ｂ内のビット線１１２が直線であると共にワード線１１０と垂直であることを除いては、図１８Ａを参照しながら説明および図示した相変化メモリセルアレイ９００ａと同様である。
図１８Ｃは、接地用金属板７０２を備えた相変化メモリセルアレイ９００ｃの別の実施形態の上面図である。相変化メモリセルアレイ９００ｃは、相変化メモリセルアレイ９００ｃ内の能動領域６０４の方向が各相変化素子において交互になっていることを除いては、図１８Ｂを参照しながら説明および図示した相変化メモリセルアレイ９００ｂと同様である。能動領域６０４は、相変化メモリセルアレイ９００ｃ全体において、各ビット線１１２に沿ってジグザグになっている。
図１９Ａは、接地用金属板６０２を備えた相変化メモリセルアレイ８００の別の実施形態の側面図である。図１９Ａは、能動領域６０４（図１３Ａ）に沿って、能動領域６０４の一部であるコンタクト３０４と同じ列内にあるコンタクト３０４まで斜めに取った側面図である。図１９Ｂは、相変化素子１０６を通る相変化メモリセルアレイ８００の一実施形態の側面図である。図１９Ｃは、ビット線１１２を通る相変化メモリセルアレイ８００の一実施形態の別の側面図である。相変化メモリセルアレイ８００内において、ビット線１１２およびキャップ層４１０が、相変化素子１０６の下の水平面内に配置されていることを除いては、相変化メモリセルアレイ８００は、図１４Ａ〜図１４Ｃを参照しながら説明および図示した相変化メモリセルアレイ６００と同様である。従ってこの実施形態では、ビット線１１２は、相変化素子１０６からスペーサ４０８を介して通る熱を放出するための放熱手段としては機能しない。
図２０Ａは、接地用金属板７０２を備えた相変化メモリセルアレイ８０２の別の実施形態の側面図である。図２０Ｂは、相変化素子１０６を通る、相変化メモリセルアレイ８０２の一実施形態の側面図である。図２０Ｃは、コンタクト３０６を通る、相変化メモリセルアレイ８０２の一実施形態の別の側面図である。相変化メモリセルアレイ８０２内において、接地用金属板７０２およびキャップ層４１０が、相変化素子１０６の下の水平面内に配置されていることを除いては、相変化メモリセルアレイ８０２は、図１６Ａ〜図１６Ｃを参照しながら説明および図示した相変化メモリセルアレイ７００と同様である。従ってこの実施形態では、接地用金属板７０２は、相変化素子１０６からスペーサ４０８を介して通る熱を放出するための放熱手段としては機能しない。
本発明の実施形態は、隣接する相変化メモリセルを遮熱するための相変化メモリアレイの配置を提供する。隣接する相変化メモリセルを遮熱することによって、熱クロストークが低減され、データ保持性が改善される。本発明の実施形態によって、相変化メモリに関して８０℃を超える温度での動作を可能にするとともに、低温でのデータの安定性を改善することができる。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定されるものではない。
相変化メモリセルアレイの一実施形態を示す図である。 遮熱機構を備えた相変化メモリセルアレイの一実施形態を示す図である。 遮熱機構を備えた相変化メモリセルアレイの別の実施形態を示す図である。 遮熱機構を備えた相変化メモリ素子の一実施形態の断面図である。 遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。 遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。 遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。 遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。 遮熱機構を備えた相変化メモリ素子の別の実施形態の断面図である。 図６Ａに示されている相変化メモリ素子の側面断面図である。 放熱または断熱手段を備えた相変化メモリセルの配置の一実施形態の側面図である。 放熱手段として活性金属線を用いた相変化メモリセルの配置の別の実施形態の側面図である。 ダミー接地線を備えた相変化メモリセルアレイの一実施形態の上面図である。 ダミー接地線を備えた相変化メモリセルの配置の一実施形態の断面図である。 ダミー接地線を備えた相変化メモリセルの配置の一実施形態の側面図である。 相変化メモリを形成するための方法の一実施形態を示すフローチャートである。 相変化メモリセルアレイの別の実施形態を示す図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの一実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の上面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。 接地用金属板を備えた相変化メモリセルアレイの別の実施形態の側面図である。

Claims (27)

  1. 複数の抵抗メモリセルからなる抵抗メモリセルアレイと、
    複数の抵抗メモリセルから構成される列と列との間に設けられた、該抵抗メモリセルにアクセスするための複数のビット線と、
    各抵抗メモリセルに連結する伝導板とを備えていることを特徴とするメモリ。
  2. 上記伝導板は、接地用金属板を有していることを特徴とする請求項１に記載のメモリ。
  3. 上記抵抗メモリセルは、相変化メモリセルを有していることを特徴とする請求項１に記載のメモリ。
  4. 上記伝導板は、ビット線の上に形成されていることを特徴とする請求項１に記載のメモリ。
  5. さらに、１つのビット線と１つのメモリ素子との間を結ぶソース−ドレイン経路を有したトランジスタを制御するためのワード線を複数備えており、
    上記ワード線は、上記ビット線に交差するように設けられていることを特徴とする請求項１に記載のメモリ。
  6. 上記ビット線は、上記抵抗メモリセル同士を遮熱していることを特徴とする請求項１に記載のメモリ。
  7. 複数の抵抗メモリセルからなる抵抗メモリセルアレイと、
    各抵抗メモリセルと導通している複数のビット線と、
    上記抵抗メモリセルの周りに設けられており、該抵抗メモリセルにアクセスするための導電性の多孔板とを備えていることを特徴とするメモリ。
  8. 上記導電性の多孔板は、接地用金属板を有していることを特徴とする請求項７に記載のメモリ。
  9. 上記抵抗メモリセルは、相変化メモリセルを有していることを特徴とする請求項７に記載のメモリ。
  10. 上記導電性の多孔板は、ビット線の下に形成されていることを特徴とする請求項７に記載のメモリ。
  11. さらに、上記導電性の多孔板と１つのメモリ素子との間を結ぶソース−ドレイン経路を有したトランジスタを制御するためのワード線を複数備えており、
    上記ワード線は、上記ビット線に交差するように設けられていることを特徴とする請求項７に記載のメモリ。
  12. 上記導電性の多孔板は、上記抵抗メモリセル同士を遮熱していることを特徴とする請求項７に記載のメモリ。
  13. １つのトランジスタと１つのメモリ素子が設けられており、かつ各トランジスタのソース−ドレイン経路の一方の側は１つのメモリ素子と連結した構成となっている相変化メモリセルを、複数構成してなる相変化メモリセルアレイと、
    上記相変化メモリセルの各々と連結している複数のビット線と、
    各トランジスタにおける上記ソース−ドレイン経路の他方の側と連結している接地用金属板とを備えていることを特徴とする半導体メモリ装置。
  14. 上記接地用金属板は、ビット線の上に形成されており、
    上記接地用金属板は、多孔質であることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 上記ビット線は、上記接地用金属板の下に形成されていることを特徴とする請求項１３に記載の半導体メモリ装置。
  16. 上記相変化メモリセルアレイは、シングルゲートメモリセルを有していることを特徴とする請求項１３に記載の半導体メモリ装置。
  17. 上記相変化メモリセルアレイは、デュアルゲートメモリセルを有していることを特徴とする請求項１３に記載の半導体メモリ装置。
  18. 上記ビット線は、上記抵抗メモリセル同士を遮熱していることを特徴とする請求項１３に記載の半導体メモリ装置。
  19. 上記接地用金属板は、上記抵抗メモリセル同士を遮熱していることを特徴とする請求項１３に記載の半導体メモリ装置。
  20. メモリの製造方法であって、
    複数の抵抗メモリセルからなる抵抗メモリセルアレイを準備するアレイ準備工程と、
    複数の抵抗メモリセルから構成される列と列との間に、該抵抗メモリセルにアクセスするための複数のビット線を形成するビット線形成工程と、
    各抵抗メモリセルに連結する伝導板を形成する伝導板形成工程とを含むことを特徴とするメモリの製造方法。
  21. 上記アレイ準備工程は、相変化メモリセルを準備することを特徴とする請求項２０に記載のメモリの製造方法。
  22. １つのビット線と１つのメモリ素子との間を結ぶソース−ドレイン経路を有したトランジスタを制御するためのワード線を、複数、かつ上記ビット線と交差するように形成するワード線形成工程をさらに含むことを特徴とする請求項２０に記載のメモリの製造方法。
  23. 上記ビット線形成工程は、上記抵抗メモリセル同士を遮熱するためのビット線を形成することを特徴とする請求項２０に記載のメモリの製造方法。
  24. メモリの製造方法であって、
    抵抗メモリセルのアレイを準備するアレイ準備工程と、
    各抵抗メモリセルと連結するビット線を形成するビット線形成工程と、
    抵抗メモリセルにアクセスするための多孔性導電板を準備する多孔性導電板準備工程とを含むことを特徴とするメモリの製造方法。
  25. 上記アレイ準備工程は、相変化メモリセルを準備することを特徴とする請求項２４に記載のメモリの製造方法。
  26. １つのメモリ素子と１つの上記多孔性導電板との間を結ぶソース−ドレイン経路を有したトランジスタを制御するためのワード線を、複数、かつ上記ビット線と交差するように形成するワード線形成工程をさらに含むことを特徴とする請求項２４に記載のメモリの製造方法。
  27. 上記多孔性導電板準備工程は、上記抵抗メモリセル同士を遮熱するための多孔性導電板を形成することを特徴とする請求項２４に記載のメモリの製造方法。
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