KR20170047131A - 비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자 - Google Patents

비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자 Download PDF

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KR20170047131A
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Abstract

본 발명은 비선형 스위치 소자, 이의 제조 방법, 및 이를 포함하는 비휘발성 메모리 소자에 관한 것이다. 본 발명의 일 실시예에 따르면, 제 1 전극; 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이의 ZnTe계 박막을 포함하는 비선형 스위치 소자가 제공된다.

Description

비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자{Non-linear switching device, method of fabricating the same, and non-volatile memory device having the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 비휘발성 메모리 소자로서 낸드(NAND) 플래시 메모리가 대표적이며 멀티레벨 셀(MLC) 구현을 통해 집적도가 향상되고 있다. 그러나, 상기 낸드 플래시 메모리도 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리 소자로서 가역적으로 저항 값이 변할 수 있는 가변 저항체를 이용한 저항성 메모리 소자(ReRAM)가 주목을 받고 있다. 상기 가변 저항체의 저항 값이라는 물리적 특성을 그 자체로 데이터 상태로서 이용할 수 있고 저전력 구동이 가능하므로 단순한 구성을 가지면서도 저전력 메모리 소자로서 광범위하게 연구되고 있다.
상기 저항성 메모리 소자의 집적도를 4F2 디자인 룰까지 증가시키기 위해 크로스 포인트 구조의 소자 구조가 개발되고 있으며, 상기 크로스 포인트 구조에서는, 선택된 메모리 셀 이외의 비선택된 셀에서 발생하는 누수 전류(sneak current)의 차단을 위해 선택 소자의 역할이 중요하다. 이를 위해, 상기 크로스 포인트 구조는, 직렬 연결된 1 개의 스위치 소자(1S)와 1개의 가변 저항체(1R)로 이루어지며, 상기 선택 소자는, 통상의 다이오드와 달리 + 및 - 극성의 외부 전계에 대해 대칭적인 전류-전압 특성을 가져야 하며, 온/오프 전류 비(Ion/off)가 큰 비선형 특성을 갖는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는, 저전력 및 고집적의 저항성 메모리 소자를 구현하기 위해 대칭적인 전류-전압 특성을 가지면서 우수한 비선형성을 갖는 스위치 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 비선형 스위치 소자의 신뢰성 있는 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 비선형 스위치 소자를 포함하는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 제 1 전극; 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이의 ZnTe계 박막을 포함하는 비선형 스위칭 소자가 제공된다. 상기 제 1 전극 및 제 2 전극 중 적어도 어느 하나는 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 백금(Pt), 파라듐(Pd) 또는 로듐(Rh) 텅스텐(W), TiN 또는 TaN 실리콘(Si) 또는 WSix, NiSix, CoSix 또는 TiSix 중 어느 하나, 이의 혼합물, 합금화물 또는 2 이상의 적층 구조를 포함할 수 있다.
일 실시예에서, 상기 ZnTe계 박막은 입방정계 구조를 가질 수 있다. 상기 ZnTe계 박막의 두께는 5 nm 내지 60 nm의 범위 내일 수 있다.
일 실시예에서, 상기 ZnTe계 박막은 하기 화학식 1에 따른 조성비를 가질 수 있다.
[화학식 1]
ZnxTey (0 < x ≤1, 0 < y/x ≤ 3 )
다른 실시예에서, 상기 ZnTe계 박막은 셀레늄(Se)을 더 포함하며, 하기 화학식 2에 따른 조성비를 가질 수 있다.
[화학식 2]
ZnxTeySez(0 < x, y < 1 이고, 0 < z < 0.5)
또한, 상기 ZnTe계 박막은 2.17 내지 2.25 eV 범위 내의 밴드갭을 가질 수 있다. 바람직하게는, 상기 ZnTe계 박막은 동작 범위 내에서 상변화가 발생하지 않아야 한다.
본 발명의 다른 실시예에 따르면, 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 ZnTe계 박막을 형성하는 단계; 및 상기 ZnTe계 박막 상에 제 2 전극을 형성하는 단계를 포함하는 비선형 스위치 소자의 제조 방법이 제공될 수 있다. 상기 제 2 전극을 형성하는 단계 이후에 비활성 분위기에서 120 ℃ 내지 400 ℃의 범위 내에서 열처리하는 단계가 더 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 비선형 스위칭 소자; 및 상기 스위칭 소자에 전기적으로 직렬 연결된 가변 저항체를 포함하는 비휘발성 메모리 소자가 제공될 수 있다. 상기 가변 저항체는, 페로브스카이트계 산화물 또는 전이 금속 산화물 중 어느 하나 또는 이의 조합을 포함할 수 있다.
일 실시예에서, 상기 페로브스카이트계 산화물은, SrTiO3, SrZrO3, 및 Nb:SrTiO3 중 어느 하나 또는 이의 조합을 포함할 수 있다. 상기 전이 금속 산화물은 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONIOx 중 어느 하나 또는 이의 조합을 포함할 수 있다.
일 실시예에서, 상기 스위칭 소자와 상기 가변 저항체 사이의 전극은 공유되어 단일화될 수 있다. 또한, 상기 가변 저항체는 양극성 스위칭 특성을 가질 수 있다. 바람직하게는, 상기 비휘발성 메모리 소자는 크로스 포인트 구조의 메모리 셀 어레이 구조를 가질 수 있다. 또한, 상기 비휘발성 메모리 소자는 하프 셀렉션 방법에 의해 구동될 수 있다.
본 발명의 실시예에 따르면, 스위치 재료로서 ZnTe계 칼코지나이드계 박막을 사용함으로써, 동작 전압 범위 내에서 입방정계의 결정 구조의 상변화가 없을 뿐만 아니라 높은 밴드갭과 Ion/off를 확보함으로써 우수한 비선형성을 가지면서도 + 및 - 극성에 대해 대칭성을 갖는 비선형 스위치 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 상기 이점을 갖는 비선형 스위치를 용이하게 제조할 수 있는 신뢰성 있는 비선형 스위치 소자의 제조 방법이 제공될 수 있다.
또한, 본 발명의 또 다른 실시예에 따르면, 전술한 이점을 갖는 비선형 스위치 소자를 이용하여 1S-1R 구조의 메모리 셀을 포함하는 크로스 포인트 구조의 비휘발성 메모리 어레이를 구현함으로써, 고집적화된 저전력 비휘발성 메모리 소자가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이를 갖는 비휘발성 메모리 소자의 사시도이며, 도 1b는 본 발명의 일 실시예에 메모리 셀의 단면도이며, 도 1c는 본 발명의 일 실시예에 따른 비선형 스위치 소자의 제조 방법을 도시하는 순서도이다.
도 2a는 본 발명의 일 실시예에 따른 전극/ ZeTe계 박막/전극 구조를 갖는 스위치 소자의 단면을 나타내는 투과 전자 현미경(TEM) 이미지이며, 도 2b는 상기 스위치 소자의 ZnTe계 박막의 조성을 나타내는 러더퍼드 후방산란 분석법(RBS)의 측정 결과를 나타내는 그래프이다.
도 3a는 도 2a의 ZnTe계 박막의 X 선 회절 분석 결과를 도시하는 그래프이며, 도 3b는 상기 ZnTe계 박막의 밴드갭 분석 결과를 도시하는 그래프이다.
도 4는 본 발명의 전극/ZnTe계 박막/전극 구조를 포함하는 스위치 소자의 전류-전압 특성을 나타내는 그래프이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 ZnTe계 스위치 소자를 적용한 비휘발성 메모리 소자의 전류-전압 거동을 도시하는 그래프들이다.
도 6은 본 발명의 일 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 도시하는 블록도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이를 갖는 비휘발성 메모리 소자(100)의 사시도이며, 도 1b는 본 발명의 일 실시예에 메모리 셀(MC)의 단면도이며, 도 1c는 본 발명의 일 실시예에 따른 비선형 스위치 소자의 제조 방법을 도시하는 순서도이다.
도 1a를 참조하면, 비휘발성 메모리 소자(100)는 복수의 행들과 열들로 배열된 메모리 셀들(MC)의 어레이를 포함할 수 있다. 일 세트의 도전성 전극들(여기서는 워드 라인들이라 함; WL1-WL4)이 메모리 셀들(MC)의 어레이의 일 단부 상으로 연장된다. 각 워드 라인(WL1-WL4)은 해당 행(row)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다. 다른 세트의 도전성 전극들(여기서는 비트 라인들이라 함; BL1-BL5)이 메모리 셀들(MC)의 어레이의 타 단부 상으로 연장될 수 있다. 각 비트 라인(BL1-BL5)은 해당 열(column)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다.
비휘발성 메모리 소자(100)에서, 각 메모리 셀(MC)은 하나의 워드 라인과 하나의 비트 라인의 교차점에 배치될 수 있다. 특정 메모리 셀(선택된 메모리 셀이라 함)의 읽기 및 쓰기 동작은, 선택된 메모리 셀과 결합된 워드 라인과 비트 라인을 활성화시키는 것에 의해 수행될 수 있다. 비휘발성 메모리 소자(100)는 각각의 워드 라인을 통해 메모리 셀들(MC)에 결합되고 선택된 메모리 셀의 읽기 또는 기록을 위해 선택된 워드 라인을 활성화시키는 워드 라인 제어 회로, 예를 들면, 행 디코더를 더 포함할 수 있다. 비휘발성 메모리 소자(100)는 각각의 비트 라인들(BL1- BL5)을 통해 메모리 셀들(MC)에 결합되는 비트 라인 제어 회로, 예를 들면 열 디코더 또는 페이지 버퍼에 연결될 수 있다.
상기 워드 라인 제어 회로와 상기 비트 라인 제어 회로는 선택된 메모리 셀에 결합된 해당 워드 라인과 비트 라인을 활성화시켜 특정 메모리 셀에 선택적으로 액세스할 수 있다. 기록 동작 동안 워드 라인 제어 회로는 선택된 워드 라인에 소정 전압을 인가함으로써 선택된 메모리 셀에 정보를 기록한다. 이 경우, 선택된 메모리 셀로 메모리 셀의 특성에 영향을 미치는 전류가 흐르면서 논리 값을 기록한다.
각각의 메모리 셀들은 가변 저항체(RL)를 포함하며, 가변 저항체(RL)의 저항 값의 변화에 의해 이들 논리값이 저장될 수 있으며, 저항 값의 수에 따라 멀티 비트의 논리 값 저장이 가능하다. 상기 저항 값의 변화는 읽기 동작을 통해 검출될 수 있다. 가변 저항체(RL)는 가역적 저항 변화를 얻기 위해서 고저항 상태(high resistance state; HRS)에서 저저항 상태(low resistance state; LRS)로 변화하는 포밍(forming) 과정을 필요로 할 수 있다. 이후, 인가하는 전압에 의해 저저항 상태(LRS)에서 고저항 상태(HRS)로 변화하는 리셋(Reset) 프로세스와 HRS에서 LRS로 변화하는 셋(Set) 프로세스에 의해 저항 스위칭 동작을 하며, 이때 LRS와 HRS의 저항 값 레벨에 “0” 또는 “1”의 논리 값을 할당하게 된다.
일 실시예에서, 가변 저항체(RL)는 SrTiO3, SrZrO3, Nb:SrTiO3와 같은 페로브스카이트계 산화물 또는 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONIOx와 같은 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트계 산화물 및 전이 금속 산화물은 화학양론적 또는 비화학양론적일 수 있으며, 본 발명이 이에 한정되는 것은 아니며, 열거된 재료는 2 이상의 혼합되거나 적층되어 실시될 수도 있다. 일 실시예에서, 가변 저항층(RL)은 스퍼터링 또는 원자층 증착 공정을 통해 형성될 수 있을 것이다.
가변 저항체(RL)의 저항 스위칭 특성을 설명하기 위하여, 도전성 필라멘트, 계면 효과 및 트랩 전하와 관련된 다양한 메커니즘들이 제안되고 있지만, 이러한 메커니즘들은 여전히 명확한 것은 아니며 본 발명이 이에 의해 제한되는 것은 아니다. 비휘발성 메모리 소자로의 응용을 위해, 미세 구조 내에 전하에 의한 전류에 영향을 미치는 일종의 이력(hysterisis)을 갖는 인자를 가지는 한, 본 발명의 가변 저항체(BL)로서 이용될 수 있다. 일 실시예에서, 상기 재료들은 단일 층으로 또는 에너지 밴드 엔지니어링을 위해 2 이상의 재료들이 적층된 멀티 층으로 가변 저항체(RL)를 구성할 수도 있다.
또한, 상기 이력은 인가 전압의 극성에 무관한 단극성(unipolar) 스위칭 특성과 상기 인가 전압의 극성에 의존하는 양극성(bipolar) 스위칭 특성에 따라 구별되는 특성을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 가변 저항층(RL)은 단극성 저항 재료로만 이루어지거나, 양극성 저항 재료로만 이루어질 수 있다. 또는, 가변 저항층(Rw)은 상기 단극성 저항 재료로 이루어진 막과 상기 양극성 저항 재료로 이루어진 막의 적층 구조체를 이용하여 멀티 비트 구동을 하는 메모리 셀을 제공할 수도 있다.
선택된 메모리 셀의 프로그램 또는 읽기를 위해 메모리 셀을 가로지르는 전압 펄스의 폭 그리고/또는 크기는 조절되고, 그에 따라 선택된 메모리 셀의 저항 값이 조절됨으로써 특정 논리 상태가 기록 또는 독출될 수 있다. 읽기 동작은 선택된 다른 메모리 셀에 인접하는 메모리 셀들에 의해 발생하는 누수 전류(sneak current)에 영향을 받을 수 있기 때문에, 각 메모리 셀들은 가변 저항체(RL)에 직렬 연결되는 스위치 소자(SL)를 포함할 수 있다. 도 1b에 도시된 것과 같이, 스위치 소자(SL)는 가변 저항체(RL)와 비트 라인(BL) 사이에 전기적으로 결합될 수 있지만, 이는 예시적일 뿐, 스위치 소자(SL)는 가변 저항체(RL)와 워드 라인(WL) 사이에 전기적으로 결합될 수도 있다.
일 실시예에서, 선택 소자(SL)의 문턱 전압 Vth은 기록 전압보다 작은 값을 가질 수 있다. 이 경우, 선택된 메모리 셀에 기록하는 동안은 선택된 메모리 셀에는 전류가 흐르게 되고, 인접하는 비선택된 메모리 셀들에 인가되는 전압에 의해서는 역방향으로 흐르는 전류가 선택 소자(SL)에 의해 차단될 수 있다. 읽기 전압의 크기는 스위치 소자(SL)의 문턱 전압 Vth 보다 작을 수 있다. 예를 들면, 읽기 전압의 크기는 스위치 소자(SL)의 문턱 전압 Vth의 절반인 하프 셀렉트 방식(half selection method)에 의해 수행될 수 있으며, 본 발명이 이러한 예에 한정되는 것은 아니다.
전술한 실시예에 따른 비휘발성 메모리 소자(100)는 한 층의 메모리 셀 어레이를 갖고 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판 상에 2 이상의 메모리 셀 어레이들이 적층되어 3 차원으로 집적화된 비휘발성 메모리 소자가 제공될 수 있다.
다시, 도 1b를 참조하면, 메모리 셀(MC)은 제 1 전극(EL1) 및 제 2 전극(EL2)을 포함할 수 있다. 일 실시예에서, 가변 저항체(RL)와 스위치 소자(SL) 사이에도 제 3 전극(EL3)이 제공될 수 있다. 이들 전극들(EL1, EL2, EL3)은 동일한 재료이거나 다른 재료일 수 있다. 일 실시예에서, 이들 전극들(EL1, EL2, EL3)은 반응성 금속인 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni), 필요에 따라 쇼트키 장벽층을 형성하기 위해 큰 일함수를 갖는 백금(Pt), 금(Au), 백금(Pt), 파라듐(Pd) 또는 로듐(Rh)을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 비활성 금속인 텅스텐(W), TiN 또는 TaN과 같은 도전성 질화물, (InSn)2O3와 같은 도전성 산화물을 전극들(EL1, EL2, EL3)의 재료로 이용될 수 있다. 다른 실시예에서, 전극들(EL1, EL2, EL3)은 실리콘(Si) 또는 WSix, NiSix, CoSix 또는 TiSix와 같은 실리콘 금속 화합물을 포함할 수도 있다. 또한, 열거된 전극 재료들은 단일하게, 혼합되거가 합금화되거나, 2 이상의 전극들이 적층되어 적용될 수 있을 것이다.
제 1 전극(EL1) 및 제 2 전극(EL2)은 워드 라인과 비트 라인에 각각 전기적으로 결합된다. 일 실시예에서, 제 1 전극(EL1) 및 제 2 전극(EL2)은 워드 라인과 비트 라인과 각각 동일한 재료로 형성되어 서로 일체화될 수도 있다.
스위치 소자(SL)는 칼코게나이드(calcogenide)계 물질인 ZnxTey (0 < x ≤1, 0 < y/x ≤ 3)의 층을 포함한다. 일 실시예에서, 상기 ZnxTey (0 < x ≤1, 0 < y/x ≤ 3)의 층은 x + y = 1 을 만족하는 화학양론적인 칼코게이나이드 물질을 포함할 수 있다. 다른 실시예에서, 스위치 소자(SL)는 상기 ZnxTey에 셀레늄(Se)이 더 첨가된 ZnxTeySez(0 < x, y < 1 이고, 0 < z < 0.5)의 층을 포함할 수 있으며, 상기 ZnxTeySez은 화학양론적일 수 있다.
상기 조성 범위 내에서, 상기 ZnxTey 또는 ZnxTeySez의 박막 층은 인가되는 외부 전압 신호에 대해 비선형 특성이 우수한 저항 스위칭 거동을 나타낸다. 상기 비선형 특성은 상기 ZnxTey 또는 ZnxTeySez의 박막 층이 2.17 내지 2.25 eV 범위 내의 높은 밴드갭을 가지고 동작 범위 내의 외부 전계가 인가시 결정질을 갖는 상기 박막 층 내에 상변화가 발생하지 않아 안정된 전류-전압 특성을 갖기 때문인 것으로 추측된다.
일 실시예에서, 상기 ZnxTey 또는 ZnxTeySez의 박막 층은 5 nm 내지 60 nm의 두께를 가질 수 있다. 상기 ZnxTey 또는 ZnxTeySez의 박막 층의 층의 두께가 5 nm 이하가 되는 경우에는 동작 범위 내에서 누설 전류가 증가하여 비선형 특성을 얻기 어려우며, 60 nm를 초과하는 경우에는 포밍 시 발생하는 주울(Joule) 열로 인해 스위치 소자가 파괴될 수 있다.
도 1c를 참조하면, 비선형 스위치 소자의 제조를 위해 우선 하부 전극(도 1b의 제 2 전극(EL2)일 수 있음)을 형성한다(S10). 상기 하부 전극의 형성은 스퍼터링 또는 화학기상증착에 의해 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 이후, 상기 하부 전극 상에 ZnTe계 박막을 형성한다(S20).
상기 ZnTe계 박막, 즉, ZnxTey 또는 ZnxTeySez의 층은 상기 Zn 및 Te의 합금 타겟을 이용하여 스퍼터링에 의해 형성될 수 있다. 일 실시예에서, 상기 ZnxTey 또는 ZnxTeySez의 박막 형성 과정에서 이온 어시스트가 필요한 경우, 플라즈마 강화 스퍼터링과 같은 공정이 적용될 수도 있다. 다른 실시예에서, 상기 스퍼터링을 위한 타겟은 각각의 원소를 포함하는 2 종류의 타겟을 이용한 코스퍼터링에 의해 형성될 수도 있다. 또 다른 실시예에서, 상기 ZnxTey 또는 ZnxTeySez의 층은 Zn, Te 또는 Se 전구체를 이용한 화학기상증착 또는 자기제한적 프로세스인 원자층 증착 공정을 통해 형성될 수도 있다.
이후, 상기 ZnTe계 박막 상에 상부 전극(도 1b의 제 3 전극(EL3) 참조)을 형성한다(S30). 상기 상부 전극도 스퍼터링 또는 화학기상증착을 통해 형성될 수 있다. 일 실시예에서, 하부 전극/ZeTe계 박막/상부 전극의 스위치 소자의 적층 구조를 형성한 후, 열처리 단계가 더 수행될 수 있다(S40). 상기 열처리 단계는, 예를 들면, Ar 가스에 의한 비활성 분위기에서 120 ℃ 내지 400 ℃의 범위 내에서 수행될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전극/ ZnTe계 박막/전극 구조를 갖는 스위치 소자의 단면을 나타내는 투과 전자 현미경(TEM) 이미지이며, 도 2b는 상기 스위치 소자의 ZnTe계 박막의 조성을 나타내는 러더퍼드 후방산란 분석법(RBS)의 분석 결과를 나타내는 그래프이다.
도 2a를 참조하면, 스위치 소자에는, 텅스텐과 TiN 전극이 각각 하부 전극과 상부 전극으로서 사용되었다. 상기 하부 전극과 상부 전극 사이의 저항 스위칭 박막은 ZnxTey 의 층이다. 상기 저항 스위칭 박막의 두께는 5 nm 내지 60 nm 의 범위 내인 약 20 nm의 두께를 가지며, 상기 저항 스위칭 박막은 Zn : Te의 조성비가 약 1 : 1인 타겟을 이용하여 스퍼터링 공정에 의해 형성되었다.
도 2b를 참조하면, 상기 저항 스위칭 박막은 Zn와 Te의 원자비가 전술한 범위에 속하는 1 : 1.05의 비를 갖는다.
도 3a는 도 2a의 ZnTe계 박막의 X 선 회절 분석 결과를 도시하는 그래프이며, 도 3b는 상기 ZnTe계 박막의 밴드갭 분석 결과를 도시하는 그래프이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 120 ℃ 내지 400 ℃ 의 범위내인 150 ℃, 200 ℃, 250 ℃, 및 300 ℃의 열처리시 ZnTe계 박막은 입방정계 구조의 결정성을 가짐이 확인되었다. 상기 ZnTe계 박막은 입방정계 구조의 결정성을 가질 때에 안정적인 비선형의 전기적 특성을 나타낼 수 있다.
도 3b를 참조하면, 상기 ZnTe계 박막은 상기 온도 범위의 열처리를 통하여, 증착 그대로의(As-grown) ZnTe계 박막에 비하여, 2.17 eV 내지 2.25 eV 범위의 밴드갭을 얻을 수 있다.
도 4는 본 발명의 전극/ZnTe계 박막/전극 구조를 포함하는 스위치 소자의 전류-전압 특성을 나타내는 그래프이다.
도 4를 참조하면, 스위치 소자의 하부 전극은 텅스텐 박막이고, 상부 전극은 TiN 박막이다. 스위치 소자는 포밍 공정(단계 1)이후, 대칭적인 전류-전압 거동(단계 2)을 나타낸다. 문턱 전압 Vth은, 약 1.36 V로서, 실제 비휘발성 메모리 소자의 동작 전압 구간에 적합한 크기를 갖는다. 0.68 V에서, 약 26 nA의 전류를 보이며, Ion/off의 값(selectivity)는 약 3,745에 이르는 우수한 점멸비를 갖는다. 따라서, 0.68 V 이하에서 낮은 전류 값을 갖기 때문에, 본 발명의 실시예에 따르면, 실제 2 V 내지 3 V의 동작 전압을 가질 것으로 예상되는 비휘발성 메모리 소자에서, 하프 셀렉트 방식의 구동시 우수한 전류 스티어링 특성을 갖는 스위치 소자가 제공될 수 있을 것이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 ZnTe계 스위치 소자를 적용한 비휘발성 메모리 소자의 전류-전압 거동을 도시하는 그래프들이다.
도 5a는 본 발명의 일 실시예에 따른 TiN 하부 전극/ZnTe계 박막/ W 상부 전극을 갖는 스위치 소자(곡선 -○- 참조)와 TiN 하부 전극/하프늄 산화물/TiN 상부 전극을 갖는 가변 저항체의 전류 전압 특성(곡선 --- 참조)을 각각 나타낸다. 상기 스위치 소자는 도 4를 참조하여 전술한 비선형 거동을 나타내며, 상기 가변 저항체는 양방향 스위칭 거동을 각각 나타낸다.
도 5b를 참조하면, 도 5a의 전류-전압 거동을 갖는 스위치 소자와 가변 저항체를 서로 직렬 연결한 실제 비저항 메모리 셀의 전류-전압 특성이 도시된다. 실제 메모리 셀 구조는, TiN의 제 1 전극/HfO2 박막/TiN의 제 3 전극/W의 제 3 전극 구조를 갖는 1S-1R ReRAM 메모리 셀을 제공할 수 있다. 이 때, 가변 저항체와 스위치 소자의 직렬 연결시 서로 중첩되는 전극(도 1b의 RE2 참고)은 공유되어 단일화될 수 있을 것이다.
상부 전극으로부터 하부 전극으로의 전계 방향을 양의 방향으로 가정하였을 때, 상기 메모리 셀에 + 와 -의 전압 영역에서 전압 신호를 스윕한 결과, - 외부 바이어스 하에서 비선형 셋 동작(단계 1 → 단계 2)이 나타나며, + 외부 바이어스 하에서는 비선형 리셋 동작(단계 3 → 단계 4)이 나타난다. 비선형 저항 스위치 LRS 상태의 전류-전압 거동(단계 1)은 스위치 소자의 전류-전압 거동과 동일한 특성을 갖는다.
동작 전압은 3 V 미만의 저전력 메모리 구동이 가능함을 확인하였으며, 읽기 전압은 약 1.2 V의 실용적 전압이 구현될 수 있다. 또한, Ion/off(selectivity)는 1,430 으로 높은 값을 가지며, 실제 메모리 셀에서는 약 43이 된다. 또한, 메모리 셀의 쓰기 동작 전압의 하프 전압 대비 값(Kw)는 약 522로 높은 값을 갖는다.
따라서, 본 발명의 실시예에 따르면, ZnTe계 박막을 포함하는 스위치 소자의 비선형 전류-전압 특성은 크로스 포인트 구조의 저항성 메모리 소자에서 누설 전류를 감소 및 제거할 수 있는 대칭적인 비선형 거동을 갖는 스위치 소자를 제공할 수 있기 때문에, 이를 이용하여 크로스 포인트 구조의 고집적화된 저전력의 비휘발성 메모리 소자가 제공될 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 비휘발성 메모리 소자는 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 비휘발성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 6은 본 발명의 일 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템(1000)을 도시하는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(I/O; 1020), 기억 장치(storage device; 1030), 인터페이스(1040) 및 버스(bus; 1050)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 또는 디스플레이 장치를 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억 장치(1030)는 본 명세서에 개시된 3차원 비휘발성 메모리 소자를 포함할 수 있다.
일부 실시예에서, 기억 장치(1030)는 다른 형태의 반도체 메모리 소자(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(1040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드(1100)를 도시하는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1100)는 기억 장치(1110)를 포함한다. 기억 장치(1110)는 본 발명에 따른 비휘발성 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1110)는 다른 형태의 반도체 메모리 소자(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 메모리 카드(1100)는 호스트(Host)와 기억 장치(1110) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
메모리 컨트롤러(1120)는 메모리 카드(1100)의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(CPU; 1122)을 포함할 수 있다. 메모리 컨트롤러(1120)는 중앙 프로세싱 유닛(1122)의 동작 메모리로서 사용되는 에스램(SRAM; 1121)을 포함할 수도 있다. 이에 더하여, 메모리 컨트롤러(1120)는 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 더 포함할 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1125)는 메모리 컨트롤러(1120)와 기억 장치(1110)를 서로 접속시킬 수 있다. 또한, 메모리 컨트롤러(1120)는 에러 정정 블록(ECC; 1124)을 더 포함할 수 있다. 에러 정정 블록(1124)은 기억 장치(1110)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1100)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이러한 메모리 카드(1100)는 비휘발성 메모리 소자를 포함하며, 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
전술한 실시예들은 주로 메모리 소자에 관하여 개시하고 있지만, 이는 예시적이며, 당업자라면, 본 발명의 실시예에 따른 가변 저항체는 퓨즈 및 안티퓨즈, 또는 FPGA와 같은 논리 회로의 온/오프 스위치 소자로도 응용될 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (23)

  1. 제 1 전극;
    제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이의 ZnTe계 박막을 포함하는 비선형 스위치 소자.
  2. 제 1 항에 있어서,
    상기 제 1 전극 및 제 2 전극 중 적어도 어느 하나는 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 백금(Pt), 파라듐(Pd) 또는 로듐(Rh) 텅스텐(W), TiN 또는 TaN 실리콘(Si) 또는 WSix, NiSix, CoSix 또는 TiSix 중 어느 하나, 이의 혼합물, 합금화물 또는 2 이상의 적층 구조를 포함하는 비선형 스위치 소자.
  3. 제 1 항에 있어서,
    상기 ZnTe계 박막은 입방정계 구조를 갖는 비선형 스위치 소자.
  4. 제 1 항에 있어서,
    상기 ZnTe계 박막의 두께는 A nm 내지 B nm의 범위 내인 비선형 스위치 소자.
  5. 제 1 항에 있어서,
    상기 ZnTe계 박막은 하기 화학식 1에 따른 조성비를 갖는 비선형 스위치 소자;
    [화학식 1]
    ZnxTey (0 < x ≤1, 0 < y/x ≤ ? )
  6. 제 1 항에 있어서,
    상기 ZnTe계 박막은 셀레늄(Se)을 더 포함하며, 하기 화학식 2에 따른 조성비를 갖는 비선형 스위치 소자;
    [화학식 2]
    ZnxTeySez(0 < x, y < 1 이고, 추가 조건들이 있으면 기재하여 주십시오)
  7. 제 1 항에 있어서,
    상기 ZnTe계 박막은 2.17 내지 2.25 eV 범위 내의 밴드갭을 갖는 비선형 스위치 소자.
  8. 제 1 항에 있어서,
    상기 ZnTe계 박막은 동작 범위 내에서 상변화가 발생하지 않는 비선형 스위치 소자.
  9. 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 ZnTe계 박막을 형성하는 단계; 및
    상기 ZnTe계 박막 상에 제 2 전극을 형성하는 단계를 포함하는 비선형 스위치 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 전극을 형성하는 단계 이후에 비활성 분위기에서 120 ℃ 내지 400 ℃의 범위 내에서 열처리하는 단계를 더 포함하는 비선형 스위치 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 ZnTe계 박막은 입방정계 구조를 갖는 비선형 스위치 소자.
  12. 제 9 항에 있어서,
    상기 ZnTe계 박막의 두께는 A nm 내지 B nm의 범위 내인 비선형 스위치 소자.
  13. 제 1 항에 있어서,
    상기 ZnTe계 박막은 하기 화학식 1에 따른 조성비를 갖는 비선형 스위치 소자.
    [화학식 1]
    ZnxTey (0 < x ≤1, 0 < y/x ≤ ? )
  14. 제 9 항에 있어서,
    상기 ZnTe계 박막은 셀레늄(Se)을 더 포함하며, 하기 화학식 2에 따른 조성비를 갖는 비선형 스위치 소자.
    [화학식 2]
    ZnxTeySez(0 < x, y < 1 이고, 추가 조건들이 있으면 기재하여 주십시오)
  15. 제 9 항에 있어서,
    상기 ZnTe계 박막은 2.17 내지 2.25 eV 범위 내의 밴드갭을 갖는 비선형 스위치 소자.
  16. 제 1 항 기재의 비선형 스위치 소자; 및
    상기 스위치 소자에 전기적으로 직렬 연결된 가변 저항체를 포함하는 비휘발성 메모리 소자.
  17. 제 1 항에 있어서,
    상기 가변 저항체는, 페로브스카이트계 산화물 또는 전이 금속 산화물 중 어느 하나 또는 이의 조합을 포함하는 비휘발성 메모리 소자.
  18. 제 15 항에 있어서,
    상기 페로브스카이트계 산화물은, SrTiO3, SrZrO3, 및 Nb:SrTiO3 중 어느 하나 또는 이의 조합을 포함하는 비휘발성 메모리 소자.
  19. 제 15 항에 있어서,
    상기 전이 금속 산화물은 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONIOx 중 어느 하나 또는 이의 조합을 포함하는 비휘발성 메모리 소자.
  20. 제 15 항에 있어서,
    상기 스위치 소자와 상기 가변 저항체 사이의 전극은 공유되어 단일화되는 비휘발성 메모리 소자.
  21. 제 15 항에 있어서,
    상기 가변 저항체는 양극성 스위칭 특성을 갖는 비휘발성 메모리 소자.
  22. 제 15 항에 있어서,
    상기 비휘발성 메모리 소자는 크로스 포인트 구조의 메모리 셀 어레이 구조를 갖는 비휘발성 메모리 소자.
  23. 제 15 항에 있어서,
    상기 비휘발성 메모리 소자는 하프 셀렉션 방법에 의해 구동되는 비휘발성 메모리 소자.
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