TW201946308A - 開關元件及記憶裝置以及記憶體系統 - Google Patents

開關元件及記憶裝置以及記憶體系統 Download PDF

Info

Publication number
TW201946308A
TW201946308A TW108110865A TW108110865A TW201946308A TW 201946308 A TW201946308 A TW 201946308A TW 108110865 A TW108110865 A TW 108110865A TW 108110865 A TW108110865 A TW 108110865A TW 201946308 A TW201946308 A TW 201946308A
Authority
TW
Taiwan
Prior art keywords
memory
electrode
switching
layer
carbon
Prior art date
Application number
TW108110865A
Other languages
English (en)
Inventor
大場和博
清宏彰
保田周一郎
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW201946308A publication Critical patent/TW201946308A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭示的一實施形態的開關元件，具備：第1電極、與第1電極對向配置的第2電極、設於第1電極與第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層；其中，第1電極及第2電極的至少一者，與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。

Description

開關元件及記憶裝置以及記憶體系統
本揭示係有關於在電極間具有硫族化合物層的開關元件及具備其的記憶裝置以及記憶體系統。
近年來，要求以ReRAM(Resistance Random Access Memory)及PRAM(Phase-Change Random Access Memory)(註冊商標)等的電阻變化型記憶體為代表的資料儲存用的非揮發性記憶體的大容量化。不過，在利用現行的存取電晶體的電阻變化型記憶體中，每單位單元的平面面積變大。因此，與例如NAND型等的快閃記憶體比較，即便利用相同設計規則進行微細化也不容易實現大容量化。相對於此，在交叉配線間的交點(交叉點)配置記憶體元件，利用所謂交叉點陣列構造時，每單位單元的平面面積變小，能夠實現大容量化。
在交叉點型的記憶體單元中，除了記憶體元件以外還設有單元選擇用的選擇元件(開關元件)。在開關元件中，為了抑制交叉點陣列中的漏電流，要求在截止時的洩漏電流小及開關閾值電壓的偏差少。相對於此，例如，在專利文獻1中揭示將開關材料層以由碳層形成的電極夾持的記憶體。
[先前技術文獻]
[專利文獻]
[專利文獻1]國際公開第2004/055828號
因此，在交叉點型的記憶體單元陣列中，為了實現大容量化，要求對開關元件截止時的洩漏電流小及開關閾值電壓的偏差少。
希望能提供能降低洩漏電流的發生及開關閾值電壓的偏差的開關元件及具備其的記憶裝置以及記憶體系統。
本揭示的一實施形態的開關元件，具備：第1電極、與第1電極對向配置的第2電極、設於第1電極與第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層；其中，第1電極及第2電極的至少一者，與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
本揭示的一實施形態的記憶裝置具備複數記憶體單元，各記憶體單元包含：記憶體元件及直接連接至前述記憶體元件的上述本揭示的一實施形態的開關元件。
本揭示的一實施形態的記憶體系統具備：包含處理器的主機電腦、藉由包含複數記憶體單元的記憶體單元陣列構成的記憶體、依照來自主機電腦的指令對記憶體進行請求控制的記憶體控制器；複數記憶體單元分別包含：記憶體元件及直接連接至前述記憶體元件的上述本揭示的一實施形態的開關元件。
本揭示的一實施形態的開關元件及一實施形態的記憶裝置以及一實施形態的記憶體系統中，使用夾持包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層的第1電極與第2電極的至少一者，與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種而構成。藉此，上述添加元素擴散至與開關層的界面附近，能夠形成與開關層的良好接觸界面。
根據本揭示的一實施形態的開關元件及一實施形態的記憶裝置以及一實施形態的記憶體系統，因為將夾持開關層的第1電極與第2電極的至少一者，與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種而構成，添加元素會擴散至與開關層的界面附近，形成與開關層的良好接觸界面。藉此，能夠降低洩漏電流的產生及開關閾值電壓的偏差。
此外，在此記載的效果未必是限定者，是本揭示中記載的任何效果也可以。
以下，關於本揭示的實施形態，參照圖式詳細說明。以下的說明為本揭示的一具體例，本揭示並不限定於以下的態樣。又，本揭示關於各圖所示的各構成要素的配置及尺寸、尺寸比等，也不於其等。此外，說明的順序如下記。
1.實施形態(作為直接接至開關層的電極設置包含P或As的碳含有層之例)
1-1.開關元件的構成
1-2.記憶體單元陣列的構成
1-3.作用・效果
2.變形例
2-1.變形例1(具有平面構造的記憶體單元陣列的其他例)
2-2.變形例2(具有3維構造的記憶體單元陣列之例)
3.適用例(資料記憶系統)
4.實施例
＜1.實施形態＞
(1-1.開關元件的構成)
圖1為表示本揭示的一實施形態的開關元件(開關元件20)的剖面構成的一例者。該開關元件20，例如，如圖3所示，為用來使在具有所謂交叉點陣列構造的記憶體單元陣列1中配設複數者之中的任意記憶元件(記憶體元件30；圖3)選擇地動作者。開關元件20串聯至記憶體元件30(具體來說記憶體層31)，以下部電極21(第1電極)、開關層22及上部電極23(第2電極)的順序具有者。本實施形態的開關元件20具有：下部電極21及上部電極23分別作為金屬層21A、23A及碳含有層21B、23B的層積體構成，且碳含有層21B、23B分別配置於開關層22側的構成。
下部電極21如同上述具有將金屬層21A及碳含有層21B依序層積的構成。
金屬層21A，藉由用於半導體製程的配線材料，例如，鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等構成。金屬層21A藉由Cu等的因電場有產生離子傳導的可能性的材料構成時，將由Cu等形成的金屬層21A的表面以W、WN、氮化鈦(TiN)、TaN等難以離子傳導及熱擴散的材料被覆也可以。
碳含有層21B以直接接觸開關層22的方式設置，碳含有層21B利用碳(C)構成，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。添加至碳含有層21B的添加元素，如圖2所示，因製程時的熱擴散等而擴散至與開關層22的界面附近。藉此，在碳含有層21B與開關層22之間形成良好的界面，降低了洩漏電流的發生及開關閾值電壓的偏差。又，因為添加元素擴散至碳含有層21B與開關層22的界面附近，提升了下部電極21與開關層22之間的密著性。
添加元素的添加量，在碳含有層21B中包含的所有添加元素的合計例如為3原子%以上20原子%以下較佳。添加量未滿3原子%時，難以得到充足的洩漏電流及開關閾值電壓的偏差的降低以及密著性的提升。當添加量比20原子%還多時，例如，因為碳含有層21B內的偏析會變得過強等理由，難以得到良好的選擇特性。又，會有容易引起膜剝離之虞。
碳含有層21B的層積方向的膜厚(以下，單稱為厚度)例如為3nm以上20nm以下較佳。厚度未滿3nm時，有難以得到洩漏電流的發生及開關閾值電壓的偏差的充分改善之虞。
下部電極21可以與金屬層21A及碳含有層21B一同例如利用物理蒸鍍(Physical Vapor Deposition: PVD)或化學蒸鍍(Chemical Vapor Deposition: CVD)等公知的成膜技術形成。
開關層22，藉由將施加電壓設為預定的閾值電壓(開關閾值電壓)以上來變化成低電阻狀態，藉由將施加電壓設為比上述閾值電壓(開關閾值電壓)還低來變化成高電阻狀態。亦即，開關層22為具有負性微分電阻特性者，對開關元件20施加的電壓超過預定的閾值電壓(開關閾值電壓)時，成為使電流以數倍流動者。又，開關層22為從圖未示電源電路(脈衝施加機構)不藉由通過下部電極21及上部電極23的電壓脈衝或者電流脈衝的施加，而穩定地維持開關層22的非晶構造者。此外，開關層22不進行因電壓施加造成的離子的移動而形成的傳導通道(例如，絲線22F；參照圖2)在施加電壓消去後也被維持等的記憶體動作。
開關層22包含周期表第16族的元素，具體來說包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素而構成。在具有OTS(Ovonic Threshold Switch)現象的開關元件20中，即便施加用來開關的電壓偏壓，開關層22也有將非晶構造穩定維持的必要，非晶構造越穩定，就能夠穩定地產生OTS現象。開關層22除了上述硫族元素以外，更包含硼(B)及鎵(Ga)的至少一者較佳。再來，開關層22在不損及本揭示的效果的範圍內包含該等以外的元素，例如，鍺(Ge)、磷(P)、砷(As)、矽(Si)、碳(C)、氧(O)及氮(N)也無妨。
開關層22的厚度例如為5nm以上50nm以下較佳。開關層22能夠利用例如PVD或CVD等公知的成膜技術形成。
上部電極23與下部電極21一樣，為具有金屬層23A及碳含有層23B的層積體，具有從開關層22側依序層積碳含有層23B及金屬層23A的構成。
金屬層23A與金屬層21A一樣，藉由用於半導體製程的配線材料，例如，鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等構成。金屬層23A藉由Cu等的因電場有產生離子傳導的可能性的材料構成時，將由Cu等形成的金屬層23A的表面以W、WN、氮化鈦(TiN)、TaN等難以離子傳導及熱擴散的材料被覆也可以。
碳含有層23B與碳含有層21B一樣，以直接接觸開關層22的方式設置，碳含有層23B利用碳(C)構成，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。添加至碳含有層23B的添加元素，如圖2所示，因電壓的施加而擴散至與開關層22的界面附近。藉此，在碳含有層23B與開關層22之間形成良好的界面，降低了洩漏電流的發生及開關閾值電壓的偏差。又，因為添加元素擴散至碳含有層23B與開關層22的界面附近，提升了碳含有層23B與開關層22之間的密著性。
添加元素的添加量，在碳含有層23B中包含的所有添加元素的合計例如為3原子%以上20原子%以下較佳。添加量未滿3原子%時，難以得到充足的洩漏電流及開關閾值電壓的偏差的降低以及密著性的提升。當添加量比20原子%還多時，例如，因為碳含有層23B內的偏析會變得過強等理由，難以得到良好的選擇特性。又，會有容易引起膜剝離之虞。
碳含有層23B的厚度例如為3nm以上20nm以下較佳。厚度未滿3nm時，有難以得到洩漏電流的發生及開關閾值電壓的偏差的充分改善之虞。
上部電極23可以與金屬層23A及碳含有層23B一同例如利用PVD及CVD等公知的成膜技術形成。
本實施形態的開關元件20具有在初始狀態中其電阻值高(高電阻狀態(截止狀態))，施加電壓後，在某電壓(開關閾值電壓)變低(低電阻狀態(通導狀態))的開關特性。又，開關元件20為使施加電壓下降至開關閾值電壓以下、或者停止電壓的施加後返回高電阻狀態者，不維持通導狀態。亦即，開關元件20為沒有從圖未示電源電路(脈衝施加機構)藉由通過下部電極21及上部電極23施加電壓脈衝或者電流脈衝而產生開關層22的相變化(非晶質相(非晶相)與結晶相)造成記憶體動作者。
本實施形態的開關元件20除了上述開關元件20的構成以外，能有以下的構成。
例如，在開關元件20中，將包含絕緣性比開關層22還高，例如，將包含金屬元素或者非金屬元素的氧化物及氮化物、或該等的混合物的高電阻層設於下部電極21與開關層22之間或開關層22與上部電極23之間也可以。此外，例如將高電阻層設於下部電極21與開關層22之間時，該高電阻層，能兼具構成下部電極21的碳含有層21B的角色。將高電阻層設於開關層22與上部電極23之間時也一樣。又，開關層22例如設為複數層積的多層構造也可以。
(1-2.記憶體單元陣列的構成)
圖3為斜視地表示記憶體單元陣列1的構成的一例者。記憶體單元陣列1相當於本揭示的「記憶裝置」的一具體例。記憶體單元陣列1具備所謂的交叉點陣列構造，例如，如圖3所示，各字元線WL與各位元線BL在互相對向的位置(交叉點)分別具備1個記憶體單元10。也就是說，記憶體單元陣列1具備複數字元線WL、複數位元線BL、分別在交叉點配置1個的複數記憶體單元10。藉此，在本實施形態的記憶體單元陣列1中，能夠將複數記憶體單元10配置於平面(2維，XY平面方向)而構成。
各字元線WL在互相共通的方向延伸。各位元線BL在與字元線WL的延伸方向不同的方向(例如，與字元線WL的延伸方向垂直的方向)，且互相共通的方向延伸。此外，複數字元線WL配置於1或複數的層內，例如，如圖8所示，在複數階層分別配置也可以。複數位元線BL配置於1或複數的層內，例如，如圖8所示，在複數階層分別配置也可以。
記憶體單元陣列1具備在基板上2維配置的複數記憶體單元10。基板，例如，具有用以與各字元線WL及各位元線BL電連接的配線群、或連結配線群與外部電路的電路等。記憶體單元10包含記憶體元件30、直接連接至記憶體元件30及開關元件20而構成。具體來說，具有構成記憶體元件30的記憶體層31、及構成開關元件20的開關層22通過中間電極41層積的構成。開關元件20相當於本揭示的「開關元件」的一具體例。記憶體元件30相當於本揭示的「記憶體元件」的一具體例。
記憶體元件30，例如，靠近位元線BL配置，開關元件20，例如，靠近字元線WL配置。此外，記憶體元件30靠近字元線WL配置，開關元件20靠近位元線BL配置也可以。又，在某層內，記憶體元件30靠近位元線BL配置，開關元件20靠近字元線WL配置時，在鄰接該層的層內，記憶體元件30靠近字元線WL配置，開關元件20靠近位元線BL配置也可以。又，在各層中，記憶體元件30形成於開關元件20上也可以，相反地，開關元件20形成於記憶體元件30上也可以。
(記憶體元件)
圖4為表示記憶體單元陣列1中的記憶體單元10的剖面構成的一例者。記憶體元件30具有下部電極、對向配置於下部電極的上部電極32、設於下部電極及上部電極32之間的記憶體層31。記憶體層31，例如，具有從下部電極側層積電阻變化層31B及離子源層31A的層積構造。此外，在本實施形態中，設於構成記憶體元件30的記憶體層31、與構成開關元件20的開關層22之間的中間電極41，也兼上述記憶體元件30的下部電極。
上部電極32，藉由用於半導體製程的配線材料，例如，鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等構成。下部電極21藉由Cu等的因電場有產生離子傳導的可能性的某材料構成時，將由Cu等形成的下部電極21的表面以W、WN、氮化鈦(TiN)、TaN等難以離子傳導及熱擴散的材料被覆也可以。
離子源層31A包含因電場的施加在電阻變化層31B內形成傳導通道的可動元素。該可動元素，例如，為過渡金屬元素、鋁(Al)、銅(Cu)或硫族元素。作為硫族元素，例如，可以是碲(Te)、硒(Se)、或硫(S)。作為過渡金屬元素，為週期表第4族～第6族的元素，例如，可以是鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)等。離子源層31A將上述可動元素以1種或者2種以上包含而構成。又，離子源層31A包含氧(O)、氮(N)、上述可動元素以外的元素(例如、錳(Mn)、鈷(Co)、鐵(Fe)、鎳(Ni)、或鉑(Pt))或矽(Si)等也無妨。離子源層31A的厚度例如為15nm以上40nm以下較佳。
電阻變化層31B，例如，為藉由金屬元素或者非金屬元素的氧化物、或金屬元素或者非金屬元素的氮化物構成，在中間電極41及上部電極32之間施加預定的電壓時電阻變化層31B的電阻值會變化者。例如，在中間電極41及上部電極32之間施加電壓後，離子源層31A中包含的過渡金屬元素會移動至電阻變化層31B內形成傳導通道，藉此電阻變化層31B會低電阻化。又，在電阻變化層31B內產生氧缺陷及氮缺陷等的構造缺陷而形成傳導通道，電阻變化層31B會低電阻化。又，藉由施加與電阻變化層31B低電阻化時施加的電壓的方向相反方向的電壓，傳導通道會被切斷、或導電性發生變化，電阻變化層高電阻化。
此外，包含於電阻變化層31B中的金屬元素及非金屬元素，未必全都要是氧化物的狀態也可以，一部分為氧化的狀態也可以。又，電阻變化層31B的初始電阻值，例如實現從數MΩ到數百GΩ程度的元件電阻即可，因元件的大小或離子源層的電阻值該最適值會變化。電阻變化層31B的厚度例如為0.5nm以上2nm以下較佳。
中間電極41也可以兼開關元件20的上部電極，與開關元件20的上部電極互為個體設置也可以。中間電極41兼開關元件20的上部電極時，與上述上部電極23一樣，在開關元件20側形成與上述碳含有層23B具有同樣構成的電極層較佳。
在記憶體層31側，例如，形成藉由防止因電場的施加而包含於開關層22及離子源層31A中的硫族元素擴散的材料構成的電極層較佳。這是因為例如在離子源層31A中作為記憶體動作保持寫入狀態的元素雖包含過渡金屬元素，但過渡金屬元素會有因電場的施加擴散至開關層22而開關特性劣化的疑慮。因此，在記憶體層31側，包含具有防止過渡金屬元素的擴散及離子傳導的阻障性的阻障材料而構成較佳。作為阻障材料，例如，可以是鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、碳(C)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、鈦鎢(TiW)、或矽化物等。
(開關元件)
在記憶體單元陣列1中，開關元件20如同上述，設於構成記憶體元件30的記憶體層31、與構成開關元件20的開關層22之間的中間電極41，也兼上部電極23。又，下部電極21也可以兼位元線BL，與位元線BL互為個體設置也可以。下部電極21與位元線BL互為個體設置時，下部電極21與位元線BL電連接。此外，開關元件20靠近字元線WL設置時，下部電極21也可以兼字元線WL，與字元線WL互為個體設置也可以。其中，下部電極21與字元線WL互為個體設置時，下部電極21與字元線WL電連接。
又，記憶體單元10除了圖4所示的構成以外可以是以下的構成。
在圖5所示的記憶體單元10中，記憶體元件30具有在離子源層31A與上部電極32之間設置電阻變化層31B的構成。在圖6所示的記憶體單元10中，省略中間電極41，開關層22及記憶體層31具有將電阻變化層31B層積在之間的構成。此外，如圖6所示電阻變化層31B配置於連接開關元件20之側時，電阻變化層31B與開關層22之間的碳含有層23B省略也可以。又，在圖4～圖6所示的記憶體單元10中，開關元件20雖將圖1所示的開關元件20的構成為例子表示，但不以此為限。再來，開關元件20作為記憶體元件30例如交互複數層積的構成也可以。
又，在本實施形態的記憶體單元陣列1中，記憶體元件30，例如，可以採用：使用保險絲和反熔絲的僅能一次寫入的OTP(One Time Programable)記憶體、單極性的相變化記憶體例如PCRAM、或者使用磁阻變化元件的磁記憶體等的任一種記憶體形態。
(1-3.作用・效果)
近年來，要求非揮發性記憶體的大容量化，各種電阻變化型記憶體被檢討。不過，在對1個存取電晶體配置1個記憶體元件的1T1R構成中，每單位單元的面積變大，大容量化會有極限。在此，檢討具有3維構造的交叉點記憶體。
在交叉點記憶體中，如同前述，在交叉的配線間的交點(交叉點)配置由串聯的記憶體元件及開關元件形成的記憶體單元，每單位單元的平面面積變小。例如，每單位單元的面積將F作為參照線寬能夠實現2F2 。因此，能夠縮小單元面積，且藉由層積複數交叉點陣列能夠實現大容量化。作為開關元件，有利用例如PN二極體及雪崩二極體或者金屬氧化物構成的開關元件。其他還有例如利用硫族化合物材料的開關元件(堆疊雙向閾值開關(OTS元件)。
在用於交叉點記憶體的開關元件中，為了抑制交叉點陣列中的漏電流，要求在截止時的洩漏電流小及開關閾值電壓的偏差少。相對於此，揭示在連接例如構成開關元件的硫族化合物層的電極材料使用碳的方法，報告有例如硫族化合物層含有硒(Se)時，藉由使用碳材料構成電極，改善閾值電壓的偏差。但是，在上述開關元件中，有在製程溫度(例如，400℃)的特性維持困難的問題。
耐熱性雖能夠藉由在例如硫族化合物層添加鍺(Ge)及砷(As)等元素使組成比變化來提升，但會產生開關閾值電壓的偏差變大的問題。又，利用例如碲(Te)構成硫族化合物層，在該硫族化合物層添加Ge時，雖改善了開關閾值電壓的偏差，但Ge的添加量若過多則會有開關閾值電壓降低而洩漏電流增加的問題。因此，僅利用碳材料構成電極，降低洩漏電流的產生同時降低開關閾值電壓的偏差是困難的。
相對於此在本實施形態中，作為夾持包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層22的下部電極21及上部電極23，設置與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種的碳含有層21B、23B。藉此，上述添加元素擴散至與開關層22的界面附近，能夠形成與開關層22的良好接觸界面。
根據以上，在本實施形態的開關元件20中，作為夾持開關層22的下部電極21及上部電極23，形成與碳(C)一同作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種的碳含有層21B、23B。藉此，添加元素擴散至與開關層22的界面附近，能夠在碳含有層21B、23B與開關層22之間形成良好接觸界面。藉此，能夠降低洩漏電流的產生及開關閾值電壓的偏差。因此，能夠降低大規模的交叉點型的記憶體單元陣列的動作錯誤的發生，能夠提供更大容量的交叉點記憶體。
又，在用於交叉點記憶體的開關元件中，如同上述，要求在半導體製程的400℃左右的熱履歷後的特性的維持。此外，在用於交叉點記憶體的開關元件中，也要求高重複特性。在連接上述元件的硫族化合物層的電極單純使用碳材料的開關元件中，難以兼具洩漏電流及開關閾值電壓的偏差等電特性與耐熱性。相對於此，在本實施形態的開關元件20中，即便使用施加400℃左右的熱履歷的半導體製程也能夠維持其電特性。
接著，說明有關上述實施形態的變形例。在以下中，有關與上述實施形態相同的構成要素，附加相同符號並適宜地省略其說明。
＜2.變形例＞
(2-1.變形例1)
圖7為斜視地表示本揭示的變形例的記憶體單元陣列2的構成的一例者。該記憶體單元陣列2與上述記憶體單元陣列1一樣，具備所謂交叉點陣列構造。在本變形例中，記憶體元件30其記憶體層31沿在互相共通的方向延伸的各位元線BL延伸。開關元件20其開關層22沿著與位元線BL的延伸方向不同的方向(例如，與位元線BL的延伸方向垂直的方向)延伸的字元線WL延伸。在複數字元線WL與複數位元線BL的交叉點中，隔介著中間電極41，成為層積開關層22與記憶體層31的構成。
因此，開關元件20及記憶體元件30不只是在交叉點，而是藉由分別在字元線WL的延伸方向及位元線BL的延伸方向延伸設置的構成，與成為位元線BL或者字元線WL的層同時將開關元件層或者記憶體元件層成膜，能夠總括進行光微影製程的形狀加工。因此，能夠刪減製程。
(2-2.變形例2)
圖8~11為斜視地表示具有本揭示的變形例的3維構造的記憶體單元陣列3~6的構成的一例者。在具有3維構造的記憶體單元陣列中，各字元線WL在互相共通的方向延伸。各位元線BL在與字元線WL的延伸方向不同的方向(例如，與字元線WL的延伸方向垂直的方向)，且互相共通的方向延伸。再來，複數字元線WL及複數位元線BL分別配置於複數的層內。
複數字元線WL分別配置於複數的階層時，在配置複數字元線WL的第1層、與配置複數字元線WL的鄰接第1層的第2層之間的層內，配置複數位元線BL。複數位元線BL分別配置於複數的階層時，在配置複數位元線BL的第3層、與配置複數位元線BL的鄰接第3層的第4層之間的層內，配置複數字元線WL。與複數字元線WL分別配置於複數的階層的同時，當複數位元線BL分別配置於複數的階層時，複數字元線WL及複數位元線BL在記憶體單元陣列的層積方向交互配置。
在本變形例的記憶體單元陣列中，字元線WL或位元線BL的任一者在Z軸方向平行具備，剩下的另一者在XY平面方向平行具備，具有縱型的交叉點構造。例如，如圖8所示，複數字元線WL分別在X軸方向，複數位元線BL分別在Z軸方向，在各自的交叉點配置記憶體單元10的構成也可以。又，如圖9所示，在X軸方向及Z軸方向延伸的複數字元線WL及複數位元線BL的交叉點的兩面，分別配置記憶體單元10的構成也可以。再來，如圖10所示，具有在Z軸方向延伸的複數位元線BL、與在X軸方向或Y軸方向的2方向延伸的2種類的複數的字元線WL的構成也可以。再來，複數字元線WL及複數位元線BL未必要在一方向延伸。例如，如圖11所示，例如，複數位元線BL在Z軸方向延伸，複數字元線WL在向X軸方向延伸的途中於Y軸方向屈曲，再向X軸方向屈曲，在XY平面中，延伸成所謂的U字狀也可以。
如同以上，本揭示的記憶體單元陣列將複數記憶體單元10配置成平面(2維，XY平面方向)，再來以在Z軸方向層積的3維構造，能提供更高密度且大容量的記憶裝置。
＜3.適用例＞
圖12為表示資料記憶系統(資料記憶系統500)的構成，其具備非揮發性記憶體系統(記憶體系統400)，具有包含在上述實施形態中說明的記憶體單元10的記憶體單元陣列1(或記憶體單元陣列2～5)。該資料記憶系統500由主機電腦100、記憶體控制器200、及記憶體300構成。記憶體系統400由記憶體控制器200、及記憶體300構成。
主機電腦100為發行對記憶體300指示關於資料的讀取處理及寫入處理、或錯誤訂正的處理等的指令者。該主機電腦100具備：執行作為主機電腦100的處理的處理器110、及用來進行與記憶體控制器200之間的交流的控制器介面101。
記憶體控制器200為依照來自主機電腦100的指令進行對記憶體300的請求控制者。該記憶體控制器200具備：控制部210、ECC處理部220、資料緩衝器230、主機介面201、記憶體介面202。
控制部210為進行記憶體控制器200全體的控制者。該控制部210解釋從主機電腦100指示的指令，對記憶體300要求必要的請求。
ECC處理部220為執行記錄於記憶體300的資料的錯誤訂正代碼(ECC: Error Correcting Code)的生成及從記憶體300讀出的資料的錯誤檢出及訂正處理者。
資料緩衝器230為用來從主機電腦100接收寫入資料、及在將從記憶體300接收到的讀取資料等轉送時暫時保存的緩衝器。
主機介面201為用來進行與主機電腦100之間的交流的介面。記憶體介面202為用來進行與記憶體300之間的交流的介面。
記憶體300具備：控制部310、記憶體單元陣列320、控制器介面301。控制部310為進行記憶體300全體的控制者，依照從記憶體控制器200接收到的要求，控制對記憶體單元陣列320的存取。控制器介面301為用來進行與記憶體控制器200之間的交流的介面。
記憶體單元陣列320使用具備複數字元線WL、複數位元線BL、分別在各個交點的某交叉點分別配置1個的複數記憶體單元10的交叉點陣列構造的記憶體單元陣列1(或2~5)。記憶體單元10由在上述實施形態中說明的開關元件20(開關元件20、20B、20C、20D)、及記憶體元件構成。該記憶體元件，如同上述，為具有電阻變化層、及包含因電場的施加而在該電阻變化層形成傳導通道的可動元素的離子源層的層積構造的電阻變化型記憶體(記憶體元件30)。其他，例如，採用：使用金屬氧化物的ReRAM(Resistive Random Access Memory)及使用保險絲和反熔絲的僅能一次寫入的OTP(One Time Programable)記憶體、單極性的相變化記憶體例如PCRAM、或者使用磁阻變化元件的磁記憶體等的非揮發性記憶體(NVM: Non-Volatile Memory)也可以。
構成記憶體單元陣列320的各記憶體單元10包含資料區域321、ECC區域322。資料區域321為用來記憶通常的資料的區域。
因此，藉由將包含本揭示的開關元件20的交叉點型的記憶體單元陣列1(或記憶體單元陣列2～5)用於記憶體系統，能夠使動作速度等的表現提升。
＜4.實施例＞
以下，說明有關本揭示的具體實施例。
(實驗1)
首先，將由TiN形成的160nmφ的插頭表面藉由逆濺鍍進行清理。接著，作為金屬層在插頭上將配線用的W膜成膜後，作為碳含有層，藉由共濺鍍將C靶材及Ge靶極同時放電，藉此將C-Ge膜成膜，形成下部電極。此時，以C及Ge的組成比成為90：10的方式調整成膜電力，將其厚度設為10nm。接著，在成膜腔室內流動氮氣而藉由反應濺鍍在下部電極上將由BCGaTw形成的開關層以30nm的膜厚成膜。接著，作為碳含有層將C90-Ge10膜以10nm的厚度成膜後，將配線用的W膜成膜形成上部電極。接著，進行圖案化，在元件加工之後與基板的MOS電晶體連接製作1電晶體-1開關元件(實驗例1)。在該1電晶體-1開關元件形成由Al形成的墊片電極後，以400℃進行2小時的熱處理並評價該特性。圖13為表示該特性評價的電流電壓曲線。
在實驗例1的開關元件中，開關電壓為3.7V、開關閾值電壓的偏差為46mV/σ、OFF洩漏電流為8nA。
又，將實驗例1的構成層積膜(W膜/C-Ge膜/開關層/C-Ge膜/W膜)成膜，調查開關層的密著性的溫度耐久性。首先，利用與上述同樣的方法將W膜/C-Ge膜/開關層/C-Ge膜/W膜成膜。將其以各種溫度(320℃、375℃、400℃、425℃)進行熱處理後，進行膠帶剝落試驗。其結果，在任何溫度都沒有確認到膜剝落。
(實驗2)
接著，除了將碳含有層作為C-Ge膜，改變Ge的添加量以外，與實驗例1利用一樣的方法製作5種類的開關元件(實驗例2～6)。又，除了將碳含有層作為C膜，將開關層作為BCGaGeTe膜，改變向開關層的Ge的添加量以外，與實驗例1利用一樣的方法製作2種類的開關元件(實驗例7、8)。接著，除了將碳含有層作為C-P膜或C-As膜以外，與實驗例1利用一樣的方法製作2種類的開關元件(實驗例9、10)。關於實驗例2~10，與實驗例1一樣進行電流電壓(IV)特性及膠帶剝落試驗。表1為整理以實驗例1～10的碳含有層及開關層的組成、開關電壓、開關閾值電壓的偏差(表1中表記成偏差)、洩漏電流及膠帶剝落試驗得到耐熱溫度者。圖14以實驗例1～7為基礎，為表示向碳含有層的Ge的添加量與洩漏電流及開關閾值電壓的偏差的關係者。
根據表1，關於向碳含有層的Ge的添加的有無，比較將Ge以10原子%添加的實驗例1、及僅以碳材料構成的實驗例2的結果，藉由向碳含有層添加Ge，開關閾值電壓的偏差從70mV/σ到50mV/σ，能確認有20mV/σ的降低。洩漏電流從15nA降低至8nA。關於膠帶剝落試驗的耐熱溫度從400℃上升至425℃。
在交叉點記憶體中，藉由改善開關元件的開關閾值電壓的偏差，降低記憶體操作時的開關動作窗擴展發生動作錯誤。開關元件的洩漏電流能使任何程度大規模的記憶體陣列動作是重要的。膜剝落耐久性在進行交叉點型的記憶體單元陣列的製程上是重要的。從表1得知該等特性藉由向碳含有層添加Ge而改善。
接著，關於最適的Ge添加量從整理實驗例1～7的洩漏電流及開關閾值電壓的偏差的圖14判斷後，得知Ge的添加量到25原子%為止的範圍若越多則能夠降低開關閾值電壓的偏差。另一方面，關於洩漏電流，明白Ge的添加量降低到3原子%，到20原子%為止之間具有下限值。又，在25原子%時洩漏電流再度上升。其結果雖然未必明確，但應該是因為從添加Ge的碳含有層Ge擴散至與開關層的界面，能得到與各電極的良好接合。該Ge的效果，雖然在添加量為3原子%以上20原子%以下的範圍內時，為了讓Ge的擴散量適切而得到洩漏電流的降低及開關閾值電壓的偏差降低這兩個效果，但若添加量多到25原子%為止，推察到向開關層擴散的Ge量會變得過多而與將Ge添加至開關層時成為相同的狀態，洩漏電流的降低效果變小。
接著，關於將Ge添加到開關層的情形利用實驗例1、7、8的結果說明。在開關層將Ge以1原子%、3原子%添加的實驗例7、8中，Ge的添加量越多變改善了開關閾值電壓的偏差，但在洩漏電流變大的同時，開關電壓會降低。因此，在將Ge添加至開關層時，為了使洩漏電流降低至較佳值為止，要求使開關層的厚度增加等的對應。從該等結果，得知藉由在碳含有層添加Ge，在得到與不增加開關層的厚度而在開關層添加Ge時一樣的開關閾值電壓的偏差降低效果的同時，洩漏電流也降低了。
此外，得知向碳含有層的添加元素，可以從實驗例9及實驗例10使用P或As也可以。在實驗例9中作為添加元素使用P、在實驗例10中作為添加元素吏用As，但該等添加元素分別為促進開關層的非晶構造的穩定化者。P及As從表1明白與Ge一樣，具有能夠改善開關閾值電壓的偏差及降低洩漏電流的發生的效果。
以上，從實驗2的結果，得知在連接開關層的碳含有層中，藉由將Ge、P、As等添加元素以3原子%以上20原子%以下的範圍添加 ，能夠降低洩漏電流的發生及開關閾值電壓的偏差。此外，在上述實驗例1~10中，將開關層的構成設為BCGaTe，但沒有限定於此，其他的組成，例如，在具有SiGeAsTe、BCTe、GeAsSe、GeSiAsSe、BCAsSe等的組成的開關層也能得到相同的效果。
以上，雖舉實施形態及變形例來說明本揭示，但本揭示內容不限於上述實施形態等，可以進行各種變形。例如，作為利用本揭示的記憶體元件30的記憶體單元陣列(例如，記憶體單元陣列1)的動作方法，可以使用公知的V、V/2方式及V、V/3方式等各種偏壓方式。
又，例如，本揭示可以取以下的各種構成。
(1)
一種開關元件，具備：第1電極；
與前述第1電極對向配置的第2電極；
設於前述第1電極與前述第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層；
前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
(2)
如前述(1)記載的開關元件，其中，前述添加元素的添加量為3原子%以上20原子%以下。
(3)
如前述(1)或(2)記載的開關元件，其中，前述開關層更包含硼(B)及鎵(Ga)的至少一者。
(4)
如前述(1)至(3)任一項記載的開關元件，其中，前述第1電極及前述第2電極的至少一者具有：與前述碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種的碳含有層、及金屬層的層積構造。
(5)
如前述(4)記載的開關元件，其中，前述碳含有層接於前述開關層設置。
(6)
如前述(4)或(5)記載的開關元件，其中，前述碳含有層的膜厚為3nm以上20nm以下。
(7)
如前述(1)至(6)中任一項記載的開關元件，其中，前述開關層，不伴隨著非晶質相與結晶相的相變化，藉由將施加電壓設為預定的閾值電壓以上來變化成低電阻狀態，藉由將施加電壓設為比前述閾值電壓還低來變化成高電阻狀態。
(8)
一種記憶裝置，具備：複數記憶體單元；
前述複數記憶體單元分別包含：記憶體元件及直接連接至前述記憶體元件的開關元件；
前述開關元件，具備：
一種開關元件，具備：第1電極；
與前述第1電極對向配置的第2電極；
設於前述第1電極與前述第2電極之間，並包含從硒(Se)及硫(S)選出的至少1種硫族元素的開關層；
前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
(9)
如前述(8)記載的記憶裝置，其中，前述記憶體元件為相變化記憶體元件、電阻變化記憶體元件及磁阻記憶體元件的任一者。
(10)
如前述(8)或(9)記載的記憶裝置，其中，前述複數記憶體單元層積2個以上。
(11)
一種記憶體系統，具備：包含處理器的主機電腦；
藉由包含複數記憶體單元的記憶體單元陣列構成的記憶體；
依照來自前述主機電腦的指令對前述記憶體進行請求控制的記憶體控制器；
前述複數記憶體單元分別包含：記憶體元件及直接連接至前述記憶體元件的開關元件；
前述開關元件，具備：
一種開關元件，具備：第1電極；
與前述第1電極對向配置的第2電極；
設於前述第1電極與前述第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層；
前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
本案係以在日本特許廳2018年4月9日申請的日本專利申請號2018-074639為基礎主張優先權，參照該申請的全部內容援用至本申請。
該技術領域的通常知識者，因應設計上的要件及其他要因雖能想到各種修正、組合、次組合及變更，但其等可以理解為包含於添附的申請專利範圍及其均等物的範圍內。
20‧‧‧開關元件
30‧‧‧記憶體元件
31‧‧‧記憶體層
21‧‧‧下部電極
22‧‧‧開關層
23‧‧‧上部電極
21A、23A‧‧‧金屬層
21B、23B‧‧‧碳含有層
WL‧‧‧字元線
BL‧‧‧位元線
10‧‧‧記憶體單元
32‧‧‧上部電極
31‧‧‧記憶體層
31B‧‧‧電阻變化層
31A‧‧‧離子源層
41‧‧‧中間電極
1~6‧‧‧記憶體單元陣列
500‧‧‧資料記憶系統
400‧‧‧記憶體系統
100‧‧‧主機電腦
200‧‧‧記憶體控制器
300‧‧‧記憶體
200‧‧‧憶體控制器
110‧‧‧處理器
101‧‧‧控制器介面
210‧‧‧控制部
220‧‧‧ECC處理部
230‧‧‧資料緩衝器
201‧‧‧主機介面
202‧‧‧記憶體介面
310‧‧‧控制部
320‧‧‧記憶體單元陣列
301‧‧‧控制器介面
301‧‧‧控制器介面
321‧‧‧資料區域
322‧‧‧ECC區域
[圖1]表示本揭示的一實施形態的開關元件的構成的一例的剖面圖。
[圖2]說明圖1所示的開關元件的電壓施加時的金屬元素的分佈的示意圖。
[圖3]表示本揭示的一實施形態的記憶體單元陣列的概略構成的一例的圖。
[圖4]表示圖3所示的記憶體單元的構成的一例的剖面圖。
[圖5]表示圖3所示的記憶體單元的構成的其他例的剖面圖。
[圖6]表示圖3所示的記憶體單元的構成的其他例的剖面圖。
[圖7]表示本揭示的變形例1中的記憶體單元陣列的概略構成的圖。
[圖8]表示本揭示的變形例2中的記憶體單元陣列的概略構成的一例的圖。
[圖9]表示本揭示的變形例2中的記憶體單元陣列的概略構成的其他例的圖。
[圖10]表示本揭示的變形例2中的記憶體單元陣列的概略構成的其他例的圖。
[圖11]表示本揭示的變形例2中的記憶體單元陣列的概略構成的其他例的圖。
[圖12]表示具備本揭示的記憶體系統的資料記憶系統的構成的區塊圖。
[圖13]表示實驗1中的電流與電壓之關係的特性圖。
[圖14]表示實驗2中的Ge的組成比與洩漏電流及偏差的關係的特性圖。

Claims (11)

  1. 一種開關元件，具備：第1電極； 與前述第1電極對向配置的第2電極； 設於前述第1電極與前述第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層； 前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
  2. 如請求項1記載的開關元件，其中，前述添加元素的添加量為3原子%以上20原子%以下。
  3. 如請求項1記載的開關元件，其中，前述開關層更包含硼(B)及鎵(Ga)的至少一者。
  4. 如請求項1記載的開關元件，其中，前述第1電極及前述第2電極的至少一者具有：與前述碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種的碳含有層、及金屬層的層積構造。
  5. 如請求項4記載的開關元件，其中，前述碳含有層接於前述開關層設置。
  6. 如請求項4記載的開關元件，其中，前述碳含有層的膜厚為3nm以上20nm以下。
  7. 如請求項1記載的開關元件，其中，前述開關層，不伴隨著非晶質相與結晶相的相變化，藉由將施加電壓設為預定的閾值電壓以上來變化成低電阻狀態，藉由將施加電壓設為比前述閾值電壓還低來變化成高電阻狀態。
  8. 一種記憶裝置，具備：複數記憶體單元； 前述複數記憶體單元分別包含：記憶體元件及直接連接至前述記憶體元件的開關元件； 前述開關元件，具備： 一種開關元件，具備：第1電極； 與前述第1電極對向配置的第2電極； 設於前述第1電極與前述第2電極之間，並包含從硒(Se)及硫(S)選出的至少1種硫族元素的開關層； 前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
  9. 如請求項8記載的記憶裝置，其中，前述記憶體元件為相變化記憶體元件、電阻變化記憶體元件及磁阻記憶體元件的任一者。
  10. 如請求項8記載的記憶裝置，其中，前述複數記憶體單元層積2個以上。
  11. 一種記憶體系統，具備：包含處理器的主機電腦； 藉由包含複數記憶體單元的記憶體單元陣列構成的記憶體； 依照來自前述主機電腦的指令對前述記憶體進行請求控制的記憶體控制器； 前述複數記憶體單元分別包含：記憶體元件及直接連接至前述記憶體元件的開關元件； 前述開關元件，具備： 一種開關元件，具備：第1電極； 與前述第1電極對向配置的第2電極； 設於前述第1電極與前述第2電極之間，並包含從硫(S)、硒(Se)及碲(Te)選出的至少1種硫族元素的開關層； 前述第1電極及前述第2電極的至少一者，與碳(C)一同，作為添加元素包含鍺(Ge)、磷(P)及砷(As)之中的至少1種。
TW108110865A 2018-04-09 2019-03-28 開關元件及記憶裝置以及記憶體系統 TW201946308A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-074639 2018-04-09
JP2018074639 2018-04-09

Publications (1)

Publication Number Publication Date
TW201946308A true TW201946308A (zh) 2019-12-01

Family

ID=68162933

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108110865A TW201946308A (zh) 2018-04-09 2019-03-28 開關元件及記憶裝置以及記憶體系統

Country Status (5)

Country Link
US (1) US20210036221A1 (zh)
JP (1) JPWO2019198410A1 (zh)
CN (1) CN111788673A (zh)
TW (1) TW201946308A (zh)
WO (1) WO2019198410A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775577B (zh) * 2020-09-17 2022-08-21 日商鎧俠股份有限公司 磁性記憶裝置及磁性記憶裝置之製造方法
TWI834232B (zh) * 2021-09-16 2024-03-01 日商鎧俠股份有限公司 磁性記憶裝置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049559B1 (en) * 2020-06-11 2021-06-29 Sandisk Technologies Llc Subthreshold voltage forming of selectors in a crosspoint memory array
JP2022112985A (ja) * 2021-01-22 2022-08-03 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶装置及びその製造方法
JP2022142627A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体記憶装置
KR102567759B1 (ko) * 2021-07-12 2023-08-17 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자
WO2023011561A1 (zh) * 2021-08-06 2023-02-09 南方科技大学 存储器
US12114583B1 (en) * 2023-08-01 2024-10-08 Huazhong University Of Science And Technology Se-based selector material, selector unit and method for preparing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014194069A2 (en) * 2013-05-29 2014-12-04 Shih-Yuan Wang Resistive random-access memory formed without forming voltage
US9716225B2 (en) * 2014-09-03 2017-07-25 Micron Technology, Inc. Memory cells including dielectric materials, memory devices including the memory cells, and methods of forming same
US9741930B2 (en) * 2015-03-27 2017-08-22 Intel Corporation Materials and components in phase change memory devices
JP6791845B2 (ja) * 2015-03-31 2020-11-25 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置
KR20170140194A (ko) * 2015-04-27 2017-12-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 메모리 장치, 메모리 시스템 및 메모리 제어 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775577B (zh) * 2020-09-17 2022-08-21 日商鎧俠股份有限公司 磁性記憶裝置及磁性記憶裝置之製造方法
TWI834232B (zh) * 2021-09-16 2024-03-01 日商鎧俠股份有限公司 磁性記憶裝置

Also Published As

Publication number Publication date
CN111788673A (zh) 2020-10-16
US20210036221A1 (en) 2021-02-04
JPWO2019198410A1 (ja) 2021-05-20
WO2019198410A1 (ja) 2019-10-17

Similar Documents

Publication Publication Date Title
JP6791845B2 (ja) スイッチ素子および記憶装置
TW201946308A (zh) 開關元件及記憶裝置以及記憶體系統
TWI724374B (zh) 開關元件及記憶裝置以及記憶體系統
KR102389106B1 (ko) 스위치 소자 및 기억 장치, 및 메모리 시스템
TWI661535B (zh) 切換裝置及儲存單元
TW201917889A (zh) 類超晶格開關元件
JP6787785B2 (ja) スイッチ素子および記憶装置
US11522132B2 (en) Storage device and storage unit with a chalcogen element
US8559210B2 (en) Memory device
TWI704705B (zh) 半導體記憶裝置
WO2019181273A1 (ja) クロスポイント素子および記憶装置
US12035541B2 (en) Selector device and semiconductor storage device
KR20240060306A (ko) 금속으로 도핑된 스위칭 소자 및 이를 포함하는 반도체 장치