JP2017103453A - 集束電場を有する抵抗変化メモリセル - Google Patents
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Landscapes
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
X (1) (層204)
X100−BYB (2) (層206)
X100−CYC (3) (層208)
X100−DYD (4) (層210)
X100−EYE (5) (層212)
102 メモリセル
104 上側の金属電極
106 下側の金属電極
108 スイッチング媒体
200 ReRAMデバイス
202 複数層電極構造物
204 層
206 層
208 層
210 層
212 層
214 接点
216 スイッチング媒体
218 複数層電極構造物の第1の面
220 複数層電極構造物の第2の面
222 酸化物
224 複数層電極構造物の外縁
226 円錐状または角錐状電極構造物の箇所
230 下側の電極
232 上側の電極
240 層
242 層
244 層
246 層
248 層
270 単一層
280 第2の複数層電極構造物
300 方法
310 作業
320 作業
330 作業
400 方法
410 作業
420 作業
430 作業
440 作業
450 作業
460 作業
470 作業
Claims (31)
- 複数の層を含む複数層金属電極構造物であって、複数の層の各層が、第1の群から選択される第1の材料および第2の群から選択される第2の材料を含み、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物からなり、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物からなる、複数層金属電極構造物と、
スイッチング媒体であって、前記複数の層のうちのスイッチング媒体に最も近い第1の層が前記第2の群の前記第2の材料の最も高い濃度を含み、前記複数の層のうちのスイッチング媒体から最も遠い第2の層が前記第2の群の前記第2の材料の最も低い濃度を含む、スイッチング媒体と
を含む、抵抗変化メモリ(ReRAM)デバイス。 - 前記複数の層の各層が約0.05nm〜約4nmの間の厚さを有する、請求項1に記載の抵抗変化メモリデバイス。
- 前記複数の層の各層が異なった厚さを有する、請求項1に記載の抵抗変化メモリデバイス。
- 前記複数の層が2層〜10層を含む、請求項1に記載の抵抗変化メモリデバイス。
- 前記複数の層が10より多い層を含む、請求項1に記載の抵抗変化メモリデバイス。
- 前記第2の層の前記第2の群の前記第2の材料の濃度がゼロパーセントである、請求項1に記載の抵抗変化メモリデバイス。
- 前記電極構造物が、酸化物または絶縁体材料が各層の外縁上に形成される円錐状構造物に形成される、請求項1に記載の抵抗変化メモリデバイス。
- 前記第2の材料の前記最も高い濃度を含む前記層が、酸化物または絶縁体材料の最大量をさらに含む、請求項7に記載の抵抗変化メモリデバイス。
- 前記複数層金属電極構造物が、抵抗変化メモリデバイス内の頂部電極、底部電極、または両方であってもよい、請求項1に記載の抵抗変化メモリデバイス。
- 第2の電極構造物をさらに含む、請求項1に記載の抵抗変化メモリデバイスであって、前記複数層金属電極構造物が前記スイッチング媒体の第1の面と結合され、前記第2の電極構造物が前記第1の面の反対側の前記スイッチング媒体の第2の面と結合される、請求項1に記載の抵抗変化メモリデバイス。
- 前記第2の電極構造物が、第2の複数の層を含む第2の複数層金属電極構造物であり、前記第2の複数の層の各層が、第1の群から選択される第1の材料および第2の群から選択される第2の材料を含み、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物からなり、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物からなり、前記第2の複数の層のうちの前記スイッチング媒体に最も近い第1の層が、前記第2の群の前記第2の材料の最も高い濃度を含み、前記第2の複数の層のうちの前記スイッチング媒体から最も遠い第2の層が、前記第2の群の前記第1の材料の最も低い濃度を含む、請求項10に記載の抵抗変化メモリデバイス。
- 第1の群の元素の1つおよび第2の群の元素の1つを含む、少なくとも1つの層であって、前記第1の群が、Ag、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物からなる群から選択され、前記第2の群が、Mg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物からなる群から選択される、少なくとも1つの層と、
スイッチング媒体であって、前記第1の群の前記元素の濃度が連続的に変化させられ、前記第2の群の前記元素の濃度が連続的に変化させられ、前記第2の群の前記元素の濃度がスイッチング媒体の近くで最も高く、前記第1の群の前記元素の濃度がスイッチング媒体から離れて最も高い、スイッチング媒体と、
接点であって、前記層が前記スイッチング媒体と前記接点との間に置かれる、接点と
を含む、メモリデバイス。 - 前記層が約0.05nm〜約4nmの間の厚さを有する、請求項12に記載のメモリデバイス。
- 前記第2の群の前記元素の前記濃度が、スイッチング媒体から最も遠い前記少なくとも1つの層上の位置でゼロパーセントである、請求項12に記載のメモリデバイス。
- 前記電極構造物が、酸化物または絶縁体材料が前記層の外縁上に形成される円錐状構造物に形成される、請求項12に記載のメモリデバイス。
- 第1の群からの材料および第2の群からの材料を含む第1の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含む工程と、
第1の群からの材料および第2の群からの材料を含む第2の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含み、前記第2の層が前記第1の層の下にあり、前記第2の層が、前記第1の層よりも高い濃度の、前記第2の群からの前記材料を含み、前記第1の層および前記第2の層が一緒に第1の電極を形成する工程と、
メモリデバイスをエッチングまたはイオンミリングする工程と、
前記第1の電極を高酸素または高窒素環境に暴露して前記第1の電極を円錐構造物に形成する工程であって、前記第2の群からの前記材料の最も高い濃度を有する前記第1の電極の領域が、酸化物または絶縁体材料の最も高い濃度を含有する工程と
を含む、メモリデバイスを形成するための方法。 - 前記第1の層および前記第2の層がそれぞれ、約0.05nm〜約4nmの間の厚さを有する、請求項16に記載の方法。
- 第1の層および前記第2の層がそれぞれ、異なった厚さを有する、請求項16に記載の方法。
- 前記酸化物または絶縁体材料が、前記第1の層および前記第2の層それぞれの外縁上に形成される、請求項16に記載の方法。
- 前記第1の層と前記第2の層とを組み合わせて複数層電極構造物を形成する工程をさらに含む請求項16に記載の方法であって、前記複数層電極構造物が前記メモリデバイス内の頂部電極、底部電極、または両方であってもよい、方法。
- 第1の群からの材料および第2の群からの材料を含む第3の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含む工程と、
第1の群からの材料および第2の群からの材料を含む第4の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含み、前記第4の層が前記第3の層の下にあり、前記第3の層が、前記第4の層よりも高い濃度の、前記第2の群からの前記材料を含み、前記第3の層および前記第4の層が一緒に第2の電極を形成し、前記第2の電極が、高酸素または高窒素環境への前記第1の電極の暴露前に形成される工程と、
前記第2の電極を高酸素または高窒素環境に暴露して前記第2の電極を円錐構造物に形成する工程であって、前記第2の群からの前記材料の最も高い濃度を有する前記第2の電極の領域が、酸化物または絶縁体材料の最も高い濃度を含有する工程と
をさらに含む、請求項16に記載の方法。 - 前記高酸素または前記高窒素環境への前記第1の電極および前記第2の電極の前記暴露が同時に行なわれる、請求項21に記載の方法。
- 第1の群からの材料および第2の群からの材料を含む第1の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含む工程と、
第1の群からの材料および第2の群からの材料を含む第2の層を形成する工程であって、前記第1の群がAg、Au、Pt、Pd、Cu、Rh、またはそれらの合金もしくは混合物を含み、前記第2の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含み、前記第2の層が前記第1の層の下にあり、前記第2の層が、前記第1の層よりも高い濃度の、前記第2の群からの前記材料を含み、前記第1の層および前記第2の層が一緒に第1の電極を形成する工程と、
第3の群からの材料を含む第3の層を形成する工程であって、前記第3の群がMg、Ta、TaN、Si、Al、Ti、TiN、W、Hf、Nb、Zr、またはそれらの合金もしくは混合物を含む工程と、
前記第1の群からの材料および前記第2の群からの材料を含む第4の層を形成する工程と、
前記第1の群からの材料および前記第2の群からの材料を含む第5の層を形成する工程であって、前記第5の層が前記第4の層の下にあり、前記第5の層が、前記第4の層よりも低い濃度の、前記第2の群からの前記材料を含み、前記第4の層および前記第5の層が一緒に第2の電極を形成し、前記第3の層が前記第1の電極と前記第2の電極との間にある工程と、
メモリデバイスをエッチングまたはイオンミリングする工程と、
前記第1の電極、前記第2の電極、および前記第3の層を高酸素または高窒素環境に暴露して前記第1の電極および前記第2の電極を円錐構造物に形成する工程であって、前記第2の群からの前記材料の最も高い濃度を有する前記第1の電極および前記第2の電極の領域が酸化物または絶縁体材料の最も高い濃度を含有し、前記暴露が、前記第3の層をスイッチング媒体に形成する工程とを含む、メモリデバイスを形成するための方法。 - 前記第1の層、前記第2の層、前記第4の層、および前記第5の層がそれぞれ、約0.05nm〜約4nmの間の厚さを有する、請求項23に記載の方法。
- 第1の層および前記第2の層がそれぞれ、異なった厚さを有する、請求項23に記載の方法。
- 前記第4の層および前記第5の層がそれぞれ、異なった厚さを有する、請求項23に記載の方法。
- 前記酸化物または絶縁体材料が、前記第1の層、前記第2の層、前記第4の層、および前記第5の層それぞれの外縁上に形成される、請求項23に記載の方法。
- 前記第1の層と前記第2の層とを組み合わせて複数層電極構造物を形成する工程をさらに含む請求項23に記載の方法であって、前記複数層電極構造物が前記メモリデバイス内の頂部電極、底部電極、または両方であってもよい、方法。
- 前記第4の層と前記第5の層とを組み合わせて複数層電極構造物を形成する工程をさらに含む請求項23に記載の方法であって、前記複数層電極構造物が前記メモリデバイス内の頂部電極、底部電極、または両方であってもよい、方法。
- 前記第1の群からの材料および前記第2の群からの材料を含む第6の層を形成する工程と、
前記第1の群からの材料および前記第2の群からの材料を含む第7の層を形成する工程であって、前記第7の層が前記第6の層の下にあり、前記第7の層が、前記第6の層よりも高い濃度の、前記第2の群からの前記材料を含み、前記第6の層および前記第7の層が一緒に第3の電極を形成する工程と、
前記第3の群からの材料を含む第8の層を形成する工程と、
前記第1の群からの材料および前記第2の群からの材料を含む第9の層を形成する工程と、
前記第1の群からの材料および前記第2の群からの材料を含む第10の層を形成する工程であって、前記第10の層が前記第9の層の下にあり、前記第10の層が、前記第9の層よりも低い濃度の前記第2の群からの前記材料を含み、前記第9の層および前記第10の層が一緒に第4の電極を形成し、前記第8の層が前記第3の電極と前記第4の電極との間にあり、前記第3の電極および前記第4の電極が、高酸素または高窒素環境への前記第1の電極および前記第2の電極の暴露前に形成される工程と、
前記第3の電極、前記第4の電極、および前記第8の層を高酸素または高窒素環境に暴露して前記第3の電極および前記第4の電極を円錐構造物に形成する工程であって、前記第2の群からの前記材料の最も高い濃度を有する前記第3の電極および前記第4の電極の領域が、酸化物または絶縁体材料の最も高い濃度を含有する工程と
をさらに含む、請求項23に記載の方法。 - 前記高酸素または前記高窒素環境への前記第1の電極、前記第2の電極、前記第3の電極、および前記第4の電極の前記暴露が同時に行なわれる、請求項30に記載の方法。
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