KR20170058275A - 집중된 전계를 갖는 저항성 ram 셀 - Google Patents
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- 230000005684 electric field Effects 0.000 title abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 167
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 52
- 239000000203 mixture Substances 0.000 claims description 50
- 239000000956 alloy Substances 0.000 claims description 43
- 229910045601 alloy Inorganic materials 0.000 claims description 43
- 238000006243 chemical reaction Methods 0.000 claims description 31
- 239000012212 insulator Substances 0.000 claims description 28
- 229910004166 TaN Inorganic materials 0.000 claims description 27
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 27
- 229910052782 aluminium Inorganic materials 0.000 claims description 27
- 229910052735 hafnium Inorganic materials 0.000 claims description 27
- 229910052758 niobium Inorganic materials 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 229910052718 tin Inorganic materials 0.000 claims description 27
- 229910052719 titanium Inorganic materials 0.000 claims description 27
- 229910052721 tungsten Inorganic materials 0.000 claims description 27
- 229910052726 zirconium Inorganic materials 0.000 claims description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 26
- 229910052757 nitrogen Inorganic materials 0.000 claims description 26
- 239000001301 oxygen Substances 0.000 claims description 26
- 229910052760 oxygen Inorganic materials 0.000 claims description 26
- 229910052737 gold Inorganic materials 0.000 claims description 23
- 229910052763 palladium Inorganic materials 0.000 claims description 23
- 229910052697 platinum Inorganic materials 0.000 claims description 23
- 229910052709 silver Inorganic materials 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 8
- 238000000992 sputter etching Methods 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000008569 process Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 211
- 210000004027 cell Anatomy 0.000 description 23
- 239000002356 single layer Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 210000002381 plasma Anatomy 0.000 description 3
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000001404 mediated effect Effects 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H01L45/12—
-
- H01L45/1253—
-
- H01L45/145—
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
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Abstract
여기서 개시된 실시예들은, 일반적으로, 셀의 중심에 전기장을 포커싱하는 저항성 랜덤 액세스 메모리(ReRAM) 디바이스 셀을 위한 전극 구조물 및 그 제조방법에 관한 것이다. 이에 따라, 셀 제조 동안 ReRAM 디바이스 상에는 비균일한 금속성 전극이 퇴적될 수 있고, 이어서 ReRAM 디바이스는 산화 또는 질화 공정에 노출된다. 전극 구조물은 원뿔형 또는 피라미드 형상일 수 있고, 제1 물질과 제2 물질을 포함한 적어도 하나의 층을 포함할 수 있으며, 제1 물질과 제2 물질의 농도는 전극 내 위치에 기초하여 달라진다. 셀의 중심을 최대 전기장을 갖는 위치로서 촉진시키는 금속 전극 프로파일이 형성된다. 이에 따라, 비휘발성 메모리 컴포넌트의 크기 스케일링 및 신뢰성이 각각 증가한다.
Description
본 발명의 실시예들은 일반적으로 데이터 저장 및 컴퓨터 메모리 시스템에 관한 것으로, 보다 상세하게는, 저항성 랜덤 액세스 메모리 디바이스 구조체 및 이를 만드는 방법에 관한 것이다.
임의의 컴퓨터의 중요 부분은 회전 자기 매체 또는 고체 상태 매체 디바이스를 전형적으로 포함할 수 있는 대용량 저장 디바이스이다. 오늘날, 컴퓨팅 시스템에서 사용되는 정보를 저장하기 위한 다수의 상이한 메모리 기술이 존재한다.
최근에, 높은 용량 저장 응용에 사용되는, 비교적 낮은 비트 당 비용을 유지하는 더 높은 밀도 디바이스에 대한 수요가 있었다. 오늘날, 일반적으로 컴퓨팅 산업을 좌우하는 메모리 기술은 자기 매체 및 NAND 플래시이지만; 이러한 메모리 기술은 차세대 컴퓨팅 시스템의 현재 및 장래 용량 수요에 대처하는 것이 가능하지 않을 수 있다.
저항성 랜덤 액세스 메모리(ReRAM)는 차세대 비휘발성 메모리(NVM) 디바이스에 대한 최근에 만들어진 기술이다. ReRAM 디바이스의 메모리 구조체는 각각 하나의 또는 다수의 비트의 데이터를 수용하는 셀의 어레이를 포함한다. ReRAM 디바이스의 메모리 구조체는 데이터를 저장하기 위해 전기 전하보다는 오히려 저항값을 활용한다. ReRAM 디바이스는 저항률이 전기 신호의 인가에 의해 전환될 수 있는 유전체 재료로 만들어진다. 전형적 ReRAM 셀은 전도성 전극들 사이에서 샌드위칭(sandwiching)되는 하나의 또는 다수의 유전체층을 포함한다. 일부 기존 ReRAM 셀은 필라멘트 전환 메커니즘을 통해 작동하고, 필라멘트 형성의 핵심 동인은 ReRAM 셀 전극에 인가되는 전위차에 의해 생성되는 전계이다. 그러나, 필라멘트 위치를 제어하는 것이 문제가 많은 것으로 나타났다. 필라멘트 위치의 제어를 유지하는 것은 디바이스 에지 근처의 필라멘트 형성을 피하는데, 그리고 그러므로, 디바이스 수율 및 전환 재현 가능성을 제어하기 위해 중요하다. 더욱이, 전형적 ReRAM 디바이스의 금속 합금은 에칭 및/또는 밀링에의 다양한 민감성을 갖는다.
다른 ReRAM 셀의 전환 메커니즘이 필라멘트의 형성에 의해 부분적으로만 매개되거나 결코 매개되지 않을 수 있지만, 모든 타입의 ReRAM은 유전체 상의 전계의 작용에 의해 작동하므로, 임의의 타입의 ReRAM에서 전계를 집중시키기 위한 필요가 발생한다.
그러므로, 셀의 중심에 전계를 집중시킬 수 있는 개선된 ReRAM 메모리 셀에 대한 관련 분야의 요구가 있다.
본 발명은 일반적으로 셀의 중심에 전계를 집중시키는 저항성 랜덤 액세스 메모리(ReRAM) 디바이스 셀에 대한 전극 구조체 및 이를 만드는 방법들에 관한 것이다. 이에 따라, 불균일 금속 전극은 셀 제작 동안 산화 또는 질화 프로세스에 이후에 노출되는 ReRAM 디바이스로 증착될 수 있다. 전극 구조체는 제1 재료 및 제2 재료를 포함하는 적어도 하나의 층을 포함할 수 있으며, 제1 재료 및 제2 재료의 농도는 전극 내의 위치에 기반하여 달라진다. 제2 재료를 보다 전기적으로 절연하게 하는 프로세스에 의해, 셀의 중심을 최대 전계를 갖는 위치로서 조력하는 금속 전극 윤곽이 형성된다. 이러한 윤곽은 처리 이전의 전극의 형상에 의존하여 원뿔형 또는 각뿔 형상일 수 있다. 이에 따라, 비휘발성 메모리 구성 요소의 크기 스케일링 및 신뢰성이 각각 증가된다.
일 실시예에서, 저항성 랜덤 액세스 메모리(ReRAM) 디바이스가 개시된다. ReRAM 디바이스는 다층 금속 전극 구조체 및 전환 매체를 포함한다. 다층 금속 전극 구조체는 복수의 층을 포함할 수 있다. 복수의 층의 각각의 층은 제1 그룹으로부터 선택되는 제1 재료 및 제2 그룹으로부터 선택되는 제2 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성된다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성된다. 전환 매체에 가장 근접한 복수의 층의 제1 층은 제2 그룹의 최대 농도의 제2 재료를 포함할 수 있다. 전환 매체로부터 가장 멀리 떨어져 있는 복수의 층의 제2 층은 제2 그룹의 최저 농도의 제2 재료를 포함할 수 있다.
다른 실시예에서, 메모리 디바이스가 개시된다. 메모리 디바이스는 적어도 하나의 층, 전환 매체 및 접촉부를 포함할 수 있다. 층은 전환 매체와 접촉부 사이에 위치될 수 있다. 적어도 하나의 층은 제1 그룹의 성분 중 하나 및 제2 그룹의 성분 중 하나를 포함할 수 있다. 제1 성분은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성된 제1 그룹으로부터 선택된다. 제2 성분은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성된 제2 그룹으로부터 선택된다. 제1 그룹의 성분의 농도는 연속적으로 달라질 수 있고 제2 그룹의 성분의 농도는 연속적으로 달라질 수 있다. 제2 그룹의 성분의 농도는 전환 매체 근처에서 최대일 수 있다. 제1 그룹의 성분의 농도는 전환 매체로부터 떨어져 최대이다.
또 다른 실시예에서, 메모리 디바이스를 형성하는 방법이 개시된다. 방법은 제1 층을 형성하는 단계를 포함할 수 있다. 제1 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 방법은 제2 층을 형성하는 단계를 더 포함할 수 있다. 제2 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 층은 제1 층 아래에 있을 수 있다. 제2 층은 제1 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제1 층 및 제2 층은 집합적으로 전극을 형성할 수 있다. 방법은 메모리 디바이스를 에칭하거나 이온 밀링하는 단계를 포함할 수도 있다. 방법은 또한 원뿔형 구조체로 층들을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 메모리 디바이스를 노출시키는 단계를 포함할 수 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함한다.
또 다른 실시예에서, 메모리 디바이스를 형성하는 방법이 개시된다. 방법은 제1 층, 제2 층, 제3 층, 제4 층 및 제5 층을 형성하는 단계를 포함할 수 있다. 제1 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 층은 제1 층 아래에 있을 수 있다. 제2 층은 제1 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제1 층 및 제2 층은 집합적으로 제1 전극을 형성할 수 있다. 제3 층은 제3 그룹으로부터의 재료를 포함할 수 있다. 제3 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제4 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제5 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제5 층은 제4 층 아래에 있을 수 있다. 제5 층은 제4 층보다 제2 그룹으로부터의 더 낮은 농도의 재료를 포함할 수 있다. 제4 층 및 제5 층은 집합적으로 제2 전극을 형성할 수 있다. 제3 층은 제1 전극과 제2 전극 사이에 있을 수 있다. 방법은 메모리 디바이스를 에칭하거나 이온 밀링하는 단계를 더 포함할 수 있다. 방법은 원뿔형 구조체로 제1 전극 및 제2 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 제1 전극, 제2 전극 및 제3 층을 노출시키는 단계를 포함할 수도 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 제1 전극 및 제2 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함할 수 있다. 노출은 제3 층을 전환 매체로 형성할 수 있다.
본 발명의 위에 상술한 특징들이 상세히 이해될 수 있는 방식을 위해, 앞서 간략히 요약된 본 발명의 보다 상세한 설명이 일부가 첨부 도면들에서 도시되는 실시예들을 참조하여 이루어질 수 있다. 그러나, 본 발명이 다른 동등하게 유효한 실시예들을 가능하게 할 수 있으므로, 첨부 도면들이 본 발명의 전형적 실시예들만을 도시하고 그러므로 본 발명의 범위를 제한하는 것으로 고려되지 않아야 한다는 점이 주목되어야 한다.
도 1은 통상적 저항성 랜덤 액세스 메모리 디바이스의 메모리 셀을 도시한다.
도 2a는 본원에 개시되는 일 실시예에 따른 저항성 랜덤 액세스 메모리 디바이스의 다층 전극 구조체를 도시한다.
도 2b 및 도 2c는 본원에 개시되는 적어도 일 실시예에 따른 산소가 풍부하거나 질소가 풍부한 환경에의 노출 후의 도 2a의 구조체를 도시한다.
도 2d는 본원에 개시되는 일 실시예에 따른 도 2b의 구조체의 대안적인 실시예를 도시한다.
도 2e는 본원에 개시되는 일 실시예에 따른 도 2d의 구조체의 대안적인 실시예를 도시한다.
도 3은 본원에 개시되는 적어도 일 실시예에 따른 메모리 디바이스를 형성하는 방법의 작동들을 도시한다.
도 4a 및 도 4b는 본원에 개시되는 적어도 일 실시예에 따른 메모리 디바이스를 형성하는 방법의 작동들을 도시한다.
이해를 용이하게 하기 위해, 도면들에 공통인 동일한 요소들을 지정하는데 가능한 한 동일한 참조 번호들이 사용되었다. 일 실시예에 개시된 요소들이 구체적으로 상술 없이 다른 실시예들에서 유익하게 활용될 수 있다는 점이 고려된다.
도 1은 통상적 저항성 랜덤 액세스 메모리 디바이스의 메모리 셀을 도시한다.
도 2a는 본원에 개시되는 일 실시예에 따른 저항성 랜덤 액세스 메모리 디바이스의 다층 전극 구조체를 도시한다.
도 2b 및 도 2c는 본원에 개시되는 적어도 일 실시예에 따른 산소가 풍부하거나 질소가 풍부한 환경에의 노출 후의 도 2a의 구조체를 도시한다.
도 2d는 본원에 개시되는 일 실시예에 따른 도 2b의 구조체의 대안적인 실시예를 도시한다.
도 2e는 본원에 개시되는 일 실시예에 따른 도 2d의 구조체의 대안적인 실시예를 도시한다.
도 3은 본원에 개시되는 적어도 일 실시예에 따른 메모리 디바이스를 형성하는 방법의 작동들을 도시한다.
도 4a 및 도 4b는 본원에 개시되는 적어도 일 실시예에 따른 메모리 디바이스를 형성하는 방법의 작동들을 도시한다.
이해를 용이하게 하기 위해, 도면들에 공통인 동일한 요소들을 지정하는데 가능한 한 동일한 참조 번호들이 사용되었다. 일 실시예에 개시된 요소들이 구체적으로 상술 없이 다른 실시예들에서 유익하게 활용될 수 있다는 점이 고려된다.
이하에서, 본 발명의 실시예들을 참조한다. 그러나, 본 발명이 설명하는 특정 실시예들에 제한되지 않는다는 점이 이해되어야 한다. 대신에, 상이한 실시예들과 관련되든 아니든, 이하의 특징들 및 요소들의 임의의 조합이 본 발명을 구현하고 실시하는데 고려된다. 더욱이, 본 발명의 실시예들이 다른 가능한 해결법들 및/또는 종래 기술을 능가하는 이점들을 달성할 수 있지만, 특정 이점이 주어진 실시예에 의해 달성되는지 아닌지 여부는 본 발명을 제한하고 있지 않다. 따라서, 이하의 양태들, 특징들, 실시예들 및 이점들은 단지 예시적이고 청구항(들)에서 명확히 상술되는 경우를 제외하고 첨부된 청구항들의 요소들 또는 제한들로 고려되지 않는다. 마찬가지로, “본 발명”에 대한 참조는 본원에 개시된 임의의 본 발명의 대상의 일반화로 해석되지 않을 것이고 청구항(들)에서 명확히 상술되는 경우를 제외하고 첨부된 청구항들의 요소 또는 제한인 것으로 고려되지 않을 것이다.
본 발명은 일반적으로 셀의 중심에 전계를 집중시키는 저항성 랜덤 액세스 메모리(ReRAM) 디바이스 셀에 대한 전극 구조체 및 이를 만드는 방법들에 관한 것이다. 이에 따라, 불균일 금속 전극은 셀 제작 동안 산화 또는 질화 프로세스에 이후에 노출되는 ReRAM 디바이스로 증착될 수 있다. 전극 구조체는 제1 재료 및 제2 재료를 포함하는 적어도 하나의 층을 포함할 수 있으며, 제1 재료 및 제2 재료의 농도는 전극 내의 위치에 기반하여 달라진다. 제2 재료를 보다 전기적으로 절연하게 하는 프로세스에 의해, 셀의 중심을 최대 전계를 갖는 위치로서 조력하는 금속 전극 윤곽이 형성된다. 이러한 윤곽은 처리 이전의 전극의 형상에 의존하여 원뿔형 또는 각뿔 형상일 수 있다. 이에 따라, 비휘발성 메모리 구성 요소의 크기 스케일링 및 신뢰성이 각각 증가된다.
도 1은 통상적 저항성 랜덤 액세스 메모리(ReRAM) 디바이스(100)의 메모리 셀(102)을 도시한다. ReRAM 디바이스(100)는 상부 금속 전극(104), 하부 금속 전극(106) 및 전환 매체(108)를 포함할 수 있다. 상부 금속 전극(104)은 양의 전압을 유지할 수 있다. 하부 금속 전극(106)은 음의 전압을 유지할 수 있다. 전환 매체(108)는 절연체 재료 또는 반도체 재료일 수 있다. 필라멘트 형성의 핵심 동인은 도 1에서 참조 화살표들(A)로 주가 달린 전계이다. 전계는 상부 금속 전극(104) 및 하부 금속 전극(106)에 인가되는 전위차에 의해 생성될 수 있다.
도 2a는 본 발명에 따른 저항성 랜덤 액세스 메모리(ReRAM) 디바이스(200)를 도시한다. ReRAM 디바이스(200)는 다층 전극 구조체(202) 및 전환 매체(216)를 포함할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 다층 금속 전극 구조체일 수 있다. 특정 실시예들에서, ReRAM 디바이스(200)는 접촉부(214)를 더 포함할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 상부 전극 구조체일 수 있다. 상부 전극 구조체는 양의 전압 또는 음의 전압을 유지할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 하부 전극 구조체일 수 있다. 하부 전극 구조체는 상부 전극 구조체의 전압 극성에 반대의 전압 극성을 유지할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 상부 전극 구조체 및 하부 전극 구조체일 수 있다. 이에 따라, 다층 전극 구조체(202)는 접촉부(214)와 전환 매체(216) 사이에서 샌드위칭될 수 있다. 접촉부(214)는 전극 구조체(202)의 제1 측부(218) 상에서 다층 전극 구조체(202)에 결합될 수 있다. 전환 매체(216)는 전극 구조체(202)의 제2 측부(220) 상에서 다층 전극 구조체(202)에 결합될 수 있으며, 제2 측부(220)는 제1 측부(218)에 반대이다. 전환 매체(216)는 전극 구조체(202)의 제1 측부(218) 상에서 다층 전극 구조체(202)에 결합될 수 있다.
다층 전극 구조체(202)는 복수의 층(204, 206, 208, 210, 212)을 포함할 수 있다. 복수의 층(204, 206, 208, 210, 212)의 각각의 층은 전극일 수 있다. 5개의 층(204, 206, 208, 210, 212)이 도시되지만, 임의의 수의 층이 활용될 수 있다는 점이 고려된다. 일 실시예에서, 복수의 층(204, 206, 208, 210, 212)은 대략 2개의 층과 대략 10개의 층 사이를 포함할 수 있다. 다른 실시예에서, 복수의 층(204, 206, 208, 210, 212)은 10개보다 더 많은 층을 포함할 수 있다. 각각의 층(204, 206, 208, 210, 212)은 금속층일 수 있다. 각각의 층은 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 유지할 수 있다. 일부 실시예들에서, 복수의 층의 각각의 층(204, 206, 208, 210, 212)은 상이한 두께를 가질 수 있다.
복수의 층의 각각의 층(204, 206, 208, 210, 212)은 제1 그룹으로부터 선택되는 제1 재료 및 제2 그룹으로부터 선택되는 제2 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성될 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성될 수 있다. 제2 재료는 산화 또는 질화 프로세스에 의해 반전도하거나 절연하게 될 수 있다.
전환 매체(216)에 가장 근접한 층들(204, 206, 208, 210, 212)은 제2 그룹으로부터의 최대 농도의 재료를 포함할 수 있다. 전환 매체(216)로부터 가장 멀리 떨어져 있는 층들(204, 206, 208, 210, 212)은 제2 그룹으로부터의 최저 농도의 재료를 포함할 수 있다. 일부 실시예들에서, 전환 매체(216)로부터 가장 멀리 떨어져 있는 층들(204, 206, 208, 210, 212)은 제2 그룹으로부터의 어떤 재료도 포함하지 않을 수 있다. 층들(204, 206, 208, 210, 212)이 전환 매체(216)에 더 근접해짐에 따라, 층들(204, 206, 208, 210, 212)은 제2 그룹으로부터의 점진적으로 더 높은 농도들의 재료를 포함할 수 있다. 이에 따라, 각각의 층 내의 제1 그룹으로부터의 재료의 조성 및 제2 그룹으로부터의 재료의 조성은 층(204, 206, 208, 210, 212)의 위치에 의존하여 달라질 수 있다. 일부 실시예들에서, 층 예를 들어, 접촉부(214)에 결합되는 층(204)은 제1 그룹으로부터만의 재료를 포함할 수 있다. 더욱이 일부 실시예들에서, 층 예를 들어, 전환 매체(216)에 결합되는 층(212)은 제2 그룹으로부터의 재료만을 포함할 수 있다. 예로서만, X가 제1 그룹의 재료를 나타내고, Y가 제2 그룹의 재료를 나타내고, B, C, D 및 E가 농도의 백분율을 나타내며, 여기서 E% > D% > C% > B%이면, 그 때 각각의 층은 이하의 식들에 의해 나타내어질 수 있다:
X
(1)
(층(204))
X100- BYB
(2)
(층(206))
X100- CYC
(3)
(층(208))
X100- DYD
(4)
(층(210))
X100- EYE
(5)
(층(212))
전환 매체(216)는 절연체 재료 및/또는 반도체 재료일 수 있다. 일부 실시예들에서, 전환 매체(216)는 금속으로서 증착될 수 있고/있거나 전환 매체는 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성될 수 있다.
ReRAM 디바이스(200)의 복수의 층(204, 206, 208, 210, 212)은 내부에 전극들을 한정하기 위해 제작 동안 에칭될 수 있다. 일부 실시예들에서, 복수의 층(204, 206, 208, 210, 212)은 내부에 전극들을 한정하기 위해 이온 밀링될 수 있다. 에칭 및/또는 이온 밀링 이후에, 각각의 층(204, 206, 208, 210, 212)은 예를 들어, 가스 및/또는 플라스마와 같은 산소가 풍부하고/하거나 질소가 풍부한 환경에 노출될 수 있다. 가스 및/또는 플라스마는 각각의 층(204, 206, 208, 210, 212)에 존재하는 제2 그룹으로부터의 재료의 농도에 의존할 수 있는 농도로 각각의 층(204, 206, 208, 210, 212)을 산화시키고/시키거나 질화시킬 수 있다. 복수의 층(204, 206, 208, 210, 212)의 증착은 층들(204, 206, 208, 210, 212)의 노출된 측부에서의 에칭 및/또는 밀링에의 민감성을 점진적으로 증가시킬 수 있다.
일부 실시예들에서, 전환 매체(216)는 층들(204, 206, 208, 210, 212) 각각과 동시에 산소가 풍부하고/하거나 질소가 풍부한 환경에 노출될 수 있다. 이에 따라 일부 실시예들에서, 전환 매체는 ReRAM 디바이스의 금속 다층 전환 매체일 수 있고 완전히 산화되고/되거나 질화될 수 있다. 전환 매체를 산화시키고/시키거나 질화시키는 것은 단일 단계에서 산소가 풍부하고/하거나 질소가 풍부한 환경에 전체 ReRAM 디바이스가 노출되는 것을 가능하게 할 수 있다.
도 2b 및 도 2c는 산소가 풍부하고/하거나 질소가 풍부한 환경에 노출되었던 도 2a의 ReRAM 디바이스(200)의 일 실시예를 도시한다. 도 2b의 ReRAM 디바이스(200)는 상부 전극(232)으로서의 다층 전극 구조체(202)의 층들(204, 206, 208, 210, 212)을 도시한다. 도 2b의 실시예에서, 하부 전극(230)은 계층화되지 않을 수 있다. 이에 따라, 다층 전극 구조체(202)는 양의 전압을 유지할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 음의 전압을 유지할 수 있다. 하부 전극(230)은 상부 전극(232)의 반대의 전압 극성을 유지할 수 있다. 도 2c의 ReRAM 디바이스(200)는 하부 전극(230)으로서의 다층 전극 구조체(202)의 층들(204, 206, 208, 210, 212)을 도시한다. 도 2c의 실시예에서, 상부 전극(232)은 계층화되지 않을 수 있다. 이에 따라, 다층 전극 구조체(202)는 음의 전압을 유지할 수 있다. 일부 실시예들에서, 다층 전극 구조체(202)는 양의 전압을 유지할 수 있다. 상부 전극(232)은 하부 전극(230)의 반대의 전압 극성을 유지할 수 있다.
다양한 정도의 산화, 및/또는 질화는 다층 전극 구조체(202)의 외부 에지(224) 근처에 형성되는 산화물(222) 또는 다른 절연체를 갖는, 도 2b 및 도 2c에 도시된 바와 같은 각각의 층(204, 206, 208, 210, 212) 내에 원뿔형 또는 각뿔형 금속 전극 구조체를 갖는 층들(204, 206, 208, 210, 212)을 생성할 수 있다. 이에 따라, 각각의 층(204, 206, 208, 210, 212) 상의 산화물(222) 또는 다른 절연체의 양은 층(204, 206, 208, 210, 212)의 위치에 의존하여 달라질 수 있다. 도시된 바와 같이, 층(212)은 층(212)이 전환 매체(216)에 가장 근접함에 따라, 가장 많은 산화물(222) 또는 다른 절연체를 가질 수 있다. 각각의 층(204, 206, 208, 210, 212)은 층(204, 206, 208, 210, 212)과 전환 매체(216) 사이의 거리가 증가함에 따라, 각각의 층(204, 206, 208, 210, 212) 위에 존재하는 더 적은 산화물 또는 다른 절연 재료를 점진적으로 가질 수 있다. 원뿔형 또는 각뿔형 전극 구조체를 특징으로 하는 층들(204, 206, 208, 210, 212)은 전압이 인가될 때, 원뿔형 또는 각뿔형 전극 구조체의 첨단(226) 근처에, 참조 화살표들(B)로 주가 달린 바와 같이, 더 높은 전계를 생성할 수 있다. 이에 따라, 첨단(226) 근처의 더 높은 전계는 첨단(226)의 부근에 필라멘트의 형성을 조력할 수 있다.
도 2d는 도 2b 및 도 2c의 ReRAM 디바이스(200)의 대안적인 실시예를 도시한다. 도 2d에 도시된 바와 같이, 상부 전극(232) 및 하부 전극(230) 둘 다는 각각 도 2b 및 도 2c의 다층 전극 구조체(202)를 포함할 수 있다.
하부 전극(230)은 제2 복수의 층(240, 242, 244, 246, 248)을 포함하는 제2 다층 전극 구조체(280)일 수 있으며, 제2 복수의 층(240, 242, 244, 246, 248)의 각각의 층은 제1 그룹으로부터 선택되는 제1 재료 및 제2 그룹으로부터 선택되는 제2 재료를 포함한다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성될 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성될 수 있다. 전환 매체(216)에 가장 근접한 제2 복수의 층(240, 242, 244, 246, 248)의 제1 층(248)은 제2 그룹의 최대 농도의 제2 재료를 포함할 수 있다. 전환 매체(216)로부터 가장 멀리 떨어져 있는 제2 복수의 층(240, 242, 244, 246, 248)의 제2 층(240)은 제2 그룹의 최저 농도의 제1 재료를 포함할 수 있다.
상부 전극(232)의 다층 전극 구조체(202)는 층들(204, 206, 208, 210, 212)을 포함할 수 있다. 하부 전극(230)의 제2 다층 전극 구조체(280)는 다층 전극 구조체(202)의 층들(204, 206, 208, 210, 212)과 실질적으로 유사할 수 있는 층들(240, 242, 244, 246, 248)을 포함할 수 있지만, 제2 다층 전극 구조체(280)의 층들(240, 242, 244, 246, 248)은 상부 전극(232)의 층들(204, 206, 208, 210, 212)의 미러 이미지일 수 있다. 도 2d에 도시된 실시예에서, 다층 전극 구조체(202)의 층들(204, 206, 208, 210, 212) 및 하부 전극(230)의 제2 다층 전극 구조체(280)의 층들(240, 242, 244, 246, 248)은 도 2b 및 도 2c를 참조하여 상술한 바와 같이, 산소가 풍부하고/하거나 질소가 풍부한 환경에 각각 노출될 수 있다. 이에 따라, 층들(204 및 240) 둘 다가 전환 매체(216)로부터 가장 멀리 떨어져 있을 수 있는 것과 같이 층(204)은 층(240)과 유사한 특성들을 공유할 수 있다. 층(206)은 층(242)과 유사한 특성들을 공유할 수 있고, 층(208)은 층(244)과 유사한 특성들을 공유할 수 있고, 층(210)은 층(246)과 유사한 특성들을 공유할 수 있고, 층들(212 및 248)이 전환 매체(216)에 가장 근접할 수 있는 점에서 층(212)은 층(248)과 유사한 특성들을 공유할 수 있다.
다양한 정도의 산화, 및/또는 질화는 다층 전극 구조체(202) 및 제2 다층 전극 구조체(280) 각각의 외부 에지(224) 근처에 형성되는 산화물(222) 또는 다른 절연체를 갖는, 도 2d에 도시된 바와 같은 각각의 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248) 내에 원뿔형 또는 각뿔형 금속 전극 구조체를 갖는 상부 전극(232)의 다층 전극 구조체(202)의 층들(204, 206, 208, 210, 212) 및 하부 전극(230)의 제2 다층 전극 구조체(280)의 층들(240, 242, 244, 246, 248)을 생성할 수 있다. 이에 따라, 각각의 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248) 상의 산화물(222) 또는 다른 절연체의 양은 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248)의 위치에 의존하여 달라질 수 있다. 도시된 바와 같이, 층들(212 및 248)은 층들(212 및 248)이 전환 매체(216)에 가장 근접함에 따라, 가장 많은 산화물 또는 다른 절연체를 가질 수 있다. 각각의 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248)은 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248)과 전환 매체(216) 사이의 거리가 증가함에 따라, 각각의 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248) 위에 존재하는 더 적은 산화물 또는 다른 절연 재료를 점진적으로 가질 수 있다. 원뿔형 또는 각뿔형 전극 구조체를 특징으로 하는 층들(204, 206, 208, 210, 212, 240, 242, 244, 246, 248)은 전압이 인가될 때, 원뿔형 또는 각뿔형 전극 구조체의 첨단들(226) 근처에, 참조 화살표들(B)로 주가 달린 바와 같이, 더 높은 전계를 생성할 수 있다. 이에 따라, 첨단들(226) 근처의 더 높은 전계는 첨단들(226)의 부근에 필라멘트의 형성을 조력할 수 있다.
도 2b, 도 2c 및/또는 도 2d에 도시된 바와 같은 각각의 층(204, 206, 208, 210, 212, 240, 242, 244, 246, 248)은 박막 동시 증착 방법들에 의해 증착될 수 있다. 이에 따라, 합금 조성은 동시에 증착되는 2개 이상의 성분의 상대 증착 속도를 다르게 함으로써 달라질 수 있다.
도 2e는 도 2d의 구조체의 대안적인 실시예를 도시한다. 도 2e에 도시된 바와 같이, 상부 전극(232)에 대한 다층 전극 구조체(202)는 단일 층(270)으로 대체될 수 있다. 하부 전극(230)에 대한 제2 다층 전극 구조체(280)는 단일 층(270)으로 대체될 수 있다. 상부 전극(232), 하부 전극(230), 및/또는 상부 전극(232) 및 하부 전극(230) 둘 다는 단일 층(270)을 포함할 수 있다. 단일 층은 제1 그룹으로부터의 성분 및 제2 그룹으로부터의 성분의 상대 백분율을 연속적으로 다르게 할 수 있어, 단일 층(270)은 더 풍부하고/하거나 앞서 논의된 바와 같이, 전환 매체(216) 근처에 제2 그룹으로부터의 최대 농도의 성분을 포함한다.
ReRAM 디바이스(200)의 단일 층들(270)은 내부에 전극들을 한정하기 위해 제작 동안 에칭될 수 있다. 일부 실시예들에서, 단일 층들(270)은 내부에 전극들을 한정하기 위해 이온 밀링될 수 있다. 에칭 및/또는 이온 밀링 이후에, 단일 층들(270)은 예를 들어, 가스 및/또는 플라스마와 같은 산소가 풍부하고/하거나 질소가 풍부한 환경에 노출될 수 있다. 가스 및/또는 플라스마는 각각의 단일 층(270)에 존재하는 제2 그룹으로부터의 재료의 농도에 의존할 수 있는 농도로 각각의 단일 층(270)을 산화시키고/시키거나 질화시킬 수 있다.
도 2e의 ReRAM 디바이스(200)는 산소가 풍부하고/하거나 질소가 풍부한 환경에 노출될 수 있다. 상부 전극(232)은 양의 전압 또는 음의 전압을 유지할 수 있다. 하부 전극(230)은 상부 전극(232)의 반대의 극성을 유지할 수 있다. 다양한 정도의 산화, 및/또는 질화는 단일 층들(270)에 원뿔형 또는 각뿔형 전극 구조체를 생성할 수 있다. 도 2e에 도시된 바와 같이, 산화물(222) 또는 다른 절연체는 ReRAM 디바이스(200)의 외부 에지(224) 근처에 형성될 수 있다. 이에 따라, 각각의 단일 층(270) 상의 산화물(222) 또는 다른 절연체의 양은 단일 층(270) 내의 위치에 의존하여 달라질 수 있다. 이에 따라, 산화물(222) 또는 다른 절연체의 농도가 달라질 수 있다. 도시된 바와 같이, 더 많은 산화물(222) 또는 다른 절연체가 층이 전환 매체(216)에 더 근접해짐에 따라, 각각의 단일 층(270)에 존재할 수 있다. 더욱이, 원뿔형 또는 각뿔형 전극 구조체의 첨단(226) 근처의 참조 화살표들(B)로 주가 달린 바와 같은 더 높은 전계가 존재할 수 있어, 전계가 집중된다. 이에 따라, 첨단(226) 근처의 더 높은 전계는 첨단(226)의 부근에 필라멘트의 형성을 조력할 수 있다.
참조 화살표들(A)로 주가 달린 도 1의 전계와 비교되는 바와 같이, 참조 화살표들(B)로 주가 달린 도 2b, 도 2c, 도 2d 및 도 2e의 전계는 좁혀진다. 참조 화살표들(B)은 도 2b, 도 2c, 도 2d 및 도 2e의 전계가 셀의 중심 쪽으로 집중되는 것을 나타낸다.
도 3은 본원에 설명하는 일 실시예에 따른 메모리 디바이스를 형성하는 방법(300)의 작동들을 개략적으로 도시한다. 작동(310)에서, 제1 층이 형성될 수 있다. 제1 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다.
작동(320)에서, 제2 층이 형성될 수 있다. 제2 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 층은 제1 층 아래에 있을 수 있다. 제2 층은 제1 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제1 층 및 제2 층은 집합적으로 전극을 형성할 수 있다.
작동(330)에서, 메모리 디바이스가 에칭되거나 이온 밀링될 수 있다. 작동(340)에서, 메모리 디바이스는 원뿔형 구조체로 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 노출될 수 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함할 수 있다.
일부 실시예들에서, 방법(300)은 제3 층을 형성하는 단계를 포함할 수도 있다. 제3 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있으며, 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함한다. 방법(300)은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함하는 제4 층을 형성하는 단계를 더 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있고, 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제4 층은 제3 층 아래에 있을 수 있다. 제3 층은 제4 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제3 층 및 제4 층은 집합적으로 제2 전극을 형성할 수 있다. 제2 전극은 산소가 풍부하거나 질소가 풍부한 환경에의 제1 전극의 노출 이전에 형성될 수 있다. 일부 실시예들에서, 방법(300)은 원뿔형 구조체로 제2 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 제2 전극을 노출시키는 단계를 포함할 수도 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 제2 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함한다. 특정 실시예들에서, 산소가 풍부하거나 질소가 풍부한 환경에의 제1 전극 및 제2 전극의 노출은 동시에 일어날 수 있다.
도 4a 및 도 4b는 본원에 설명하는 일 실시예에 따른 메모리 디바이스를 형성하는 방법(400)의 작동들을 개략적으로 도시한다. 작동(410)에서, 제1 층이 형성될 수 있다. 제1 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다.
작동(420)에서, 제2 층이 형성될 수 있다. 제2 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다. 제2 층은 제1 층 아래에 있을 수 있다. 제2 층은 제1 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제1 층 및 제2 층은 집합적으로 제1 전극을 형성할 수 있다.
작동(430)에서, 제3 층이 형성될 수 있다. 제3 층은 제3 그룹으로부터의 재료를 포함할 수 있다. 제3 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함할 수 있다.
작동(440)에서, 제4 층이 형성될 수 있다. 제4 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다.
작동(450)에서, 제5 층이 형성될 수 있다. 제5 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제5 층은 제4 층 아래에 있을 수 있다. 제5 층은 제4 층보다 제2 그룹으로부터의 더 낮은 농도의 재료를 포함할 수 있다. 제4 층 및 제5 층은 집합적으로 제2 전극을 형성할 수 있다. 제3 층은 제1 전극과 제2 전극 사이에 있을 수 있다. 일부 실시예들에서, 제1 층, 제2 층, 제4 층 및 제5 층은 각각 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 가질 수 있다. 일부 실시예들에서, 제1 층 및 제2 층은 각각 상이한 두께를 가질 수 있고/있거나, 제4 층 및 제5 층은 각각 상이한 두께를 가질 수 있다.
작동(460)에서, 메모리 디바이스가 에칭되거나 이온 밀링될 수 있다.
작동(470)에서, 제1 전극, 제2 전극 및 제3 층은 산소가 풍부하거나 질소가 풍부한 환경에 노출될 수 있다. 노출은 원뿔형 구조체로 제1 전극 및 제2 전극을 형성할 수 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 제1 전극 및 제2 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함할 수 있다. 노출은 제3 층을 전환 매체로 형성할 수 있다. 일부 실시예들에서, 산화물 또는 절연체 재료는 제1 층, 제2 층, 제4 층 및/또는 제5 층 각각의 외부 에지 상에 형성될 수 있다.
일부 실시예들에서, 방법(400)은 제1 다층 전극 구조체를 형성하기 위해 제1 층 및 제2 층을 결합시키는 단계를 더 포함할 수 있다. 일부 실시예들에서, 방법(400)은 제2 다층 전극 구조체를 형성하기 위해 제4 층 및 제5 층을 결합시키는 단계를 더 포함할 수 있다. 제1 및/또는 제2 다층 전극 구조체는 메모리 디바이스 내의 상단 전극, 하단 전극, 및/또는 상단 전극 및 하단 전극 둘 다일 수 있다.
일부 실시예들에서, 방법(400)은 제6 층을 형성하는 단계를 더 포함할 수 있다. 제6 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다.
일부 실시예들에서, 방법(400)은 제7 층을 형성하는 단계를 더 포함할 수 있다. 제7 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제7 층은 제6 층 아래에 있을 수 있다. 제7 층은 제6 층보다 제2 그룹으로부터의 더 큰 농도의 재료를 포함할 수 있다. 제6 층 및 제7 층은 집합적으로 제3 전극을 형성할 수 있다.
일부 실시예들에서, 방법(400)은 제3 그룹으로부터의 재료를 포함하는 제8 층을 형성하는 단계를 더 포함할 수 있다. 방법(400)은 제9 층을 형성하는 단계를 포함할 수도 있다. 제9 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 방법(400)은 제10 층을 형성하는 단계를 포함할 수도 있다. 제10 층은 제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함할 수 있다. 제10 층은 제9 층 아래에 있을 수 있다. 제10 층은 제9 층보다 제2 그룹으로부터의 더 낮은 농도의 재료를 포함할 수 있다. 제9 층 및 제10 층은 집합적으로 제4 전극을 형성할 수 있다. 제8 층은 제3 전극과 제4 전극 사이에 있을 수 있다. 제3 전극 및 제4 전극은 산소가 풍부하거나 질소가 풍부한 환경에의 제1 전극 및 제2 전극의 노출 이전에 형성될 수 있다.
일부 실시예들에서, 방법(400)은 원뿔형 구조체로 제3 전극 및 제4 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 제3 전극, 제4 전극 및 제8 층을 노출시키는 단계를 포함할 수도 있다. 제2 그룹으로부터의 최대 농도의 재료를 갖는 제3 전극 및 제4 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함할 수 있다.
일부 실시예들에서, 산소가 풍부하거나 질소가 풍부한 환경에의 제1 전극, 제2 전극, 제3 전극 및 제4 전극의 노출은 동시에 일어날 수 있다.
본 발명의 이익들은 개선된 필라멘트 위치 예측 가능성을 갖는 ReRAM 필라멘트 디바이스를 포함한다. 이에 따라, 필라멘트 위치가 제어되고 디바이스 에지들 근처의 필라멘트 형성이 피해진다. 원뿔형 구조체 또는 각뿔형 구조체의 첨단 근처의 필라멘트의 형성은 디바이스 수율을 개선하고, 필라멘트 형성에 필요한 형성 전압들을 낮추고, 재현 가능성을 개선할 수 있다.
본 발명은 셀의 중심에 전계를 집중시킴으로써 개선된 필라멘트 ReRAM 비휘발성 메모리 셀을 생성하는 재료 스택 및 방법을 제공한다. 셀 제작 동안 예를 들어, 산화 프로세스에 이후에 노출되는 조성적으로 조절되거나 다층의 불균일 금속 전극을 증착시킴으로써, 셀의 중심을 최고 전계를 갖는 위치로서 조력하는 금속 전극 윤곽이 자동적으로 생성된다. 필라멘트 생성/소멸이 전환 메커니즘인 ReRAM 셀들 예를 들어, OxRAM 또는 CBRAM의 경우, 본 발명의 장치 및 방법은 비휘발성 메모리 구성 요소의 크기 스케일링 및 신뢰성에 긍정적인 셀의 중심 근처의 필라멘트 형성의 확률을 증가시킨다.
전술한 것이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가의 실시예들이 본 발명의 기본 범위로부터 벗어나지 않는 범위 내에서 고안될 수 있고, 본 발명의 범위는 뒤따르는 청구항들에 의해 결정된다.
Claims (31)
- 복수의 층을 포함하는 다층 금속 전극 구조체로서, 상기 복수의 층의 각각의 층은 제1 그룹으로부터 선택되는 제1 재료 및 제2 그룹으로부터 선택되는 제2 재료를 포함하고, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성되고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성되는 다층 금속 전극 구조체; 및
전환 매체를 포함하며, 상기 전환 매체에 가장 근접한 상기 복수의 층의 제1 층은 상기 제2 그룹의 최대 농도의 상기 제2 재료를 포함하고, 상기 전환 매체로부터 가장 멀리 떨어져 있는 상기 복수의 층의 제2 층은 상기 제2 그룹의 최저 농도의 상기 제2 재료를 포함하는, 저항성 랜덤 액세스 메모리(ReRAM) 디바이스. - 제1항에 있어서,
상기 복수의 층의 각각의 층은 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 갖는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 복수의 층의 각각의 층은 상이한 두께를 갖는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 복수의 층은 2개의 층과 10개의 층 사이를 포함하는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 복수의 층은 10개보다 더 많은 층을 포함하는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 제2 층의 상기 제2 그룹의 상기 제2 재료의 농도는 0 퍼센트인, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 전극 구조체는 각각의 층의 외부 에지 상에 형성되는 산화물 또는 절연체 재료를 갖는 원뿔 형상의 구조체로 형성되는, 저항성 랜덤 액세스 메모리 디바이스. - 제7항에 있어서,
최대 농도의 상기 제2 재료를 포함하는 상기 층은 최대량의 상기 산화물 또는 절연체 재료를 더 포함하는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
상기 다층 금속 전극 구조체는 상기 저항성 랜덤 액세스 메모리 디바이스 내의 상단 전극, 하단 전극 또는 둘 다일 수 있는, 저항성 랜덤 액세스 메모리 디바이스. - 제1항에 있어서,
제2 전극 구조체를 더 포함하며, 상기 다층 금속 전극 구조체는 상기 전환 매체의 제1 측부와 결합되고 상기 제2 전극 구조체는 상기 제1 측부에 반대의 상기 전환 매체의 제2 측부와 결합되는, 저항성 랜덤 액세스 메모리 디바이스. - 제10항에 있어서,
상기 제2 전극 구조체는 제2 복수의 층을 포함하는 제2 다층 금속 전극 구조체이고, 상기 제2 복수의 층의 각각의 층은 상기 제1 그룹으로부터 선택되는 상기 제1 재료 및 상기 제2 그룹으로부터 선택되는 상기 제2 재료를 포함하고, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성되고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성되고, 상기 전환 매체에 가장 근접한 상기 제2 복수의 층의 제1 층은 상기 제2 그룹의 최대 농도의 상기 제2 재료를 포함하고, 상기 전환 매체로부터 가장 멀리 떨어져 있는 상기 제2 복수의 층의 제2 층은 상기 제2 그룹의 최저 농도의 상기 제2 재료를 포함하는, 저항성 랜덤 액세스 메모리 디바이스. - 제1 그룹의 성분 중 하나 및 제2 그룹의 성분 중 하나를 포함하는 적어도 하나의 층으로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들로 구성되는 그룹으로부터 선택되고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들로 구성되는 그룹으로부터 선택되는 적어도 하나의 층;
상기 제1 그룹의 성분의 농도가 연속적으로 달라지고 상기 제2 그룹의 성분의 농도가 연속적으로 달라지며, 상기 제2 그룹의 성분의 농도는 전환 매체 근처에서 최대이고 상기 제1 그룹의 성분의 농도는 전환 매체로부터 떨어져 최대인 전환 매체; 및
상기 층이 상기 전환 매체와 접촉부 사이에 위치되는 접촉부를 포함하는, 메모리 디바이스. - 제12항에 있어서,
상기 층은 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 갖는, 메모리 디바이스. - 제12항에 있어서,
상기 제2 그룹의 성분의 농도는 상기 전환 매체로부터 가장 먼 상기 적어도 하나의 층 상의 위치에서 0 퍼센트인, 메모리 디바이스. - 제12항에 있어서,
전극 구조체는 상기 층의 외부 에지 상에 형성되는 산화물 또는 절연체 재료를 갖는 원뿔 형상의 구조체로 형성되는, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법으로서:
제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함하는 제1 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제2 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 층은 상기 제1 층 아래에 있고, 상기 제2 층은 상기 제1 층보다 상기 제2 그룹으로부터의 더 큰 농도의 재료를 포함하고, 상기 제1 층 및 상기 제2 층은 집합적으로 제1 전극을 형성하는 단계;
상기 메모리 디바이스를 에칭하거나 이온 밀링하는 단계; 및
원뿔형 구조체로 상기 제1 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 상기 제1 전극을 노출시키는 단계를 포함하며, 상기 제2 그룹으로부터의 최대 농도의 재료를 갖는 상기 제1 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함하는, 방법. - 제16항에 있어서,
상기 제1 층 및 상기 제2 층은 각각 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 갖는, 방법. - 제16항에 있어서,
상기 제1 층 및 상기 제2 층은 각각 상이한 두께를 갖는, 방법. - 제16항에 있어서,
상기 산화물 또는 절연체 재료는 상기 제1 층 및 상기 제2 층 각각의 외부 에지 상에 형성되는, 방법. - 제16항에 있어서,
다층 전극 구조체를 형성하기 위해 상기 제1 층 및 상기 제2 층을 결합시키는 단계를 더 포함하고, 상기 다층 전극 구조체는 상기 메모리 디바이스 내의 상단 전극, 하단 전극 또는 둘 다일 수 있는, 방법. - 제16항에 있어서,
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제3 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제4 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제4 층은 상기 제3 층 아래에 있고, 상기 제3 층은 상기 제4 층보다 상기 제2 그룹으로부터의 더 큰 농도의 재료를 포함하고, 상기 제3 층 및 상기 제4 층은 집합적으로 제2 전극을 형성하고, 상기 제2 전극은 상기 산소가 풍부하거나 질소가 풍부한 환경에의 상기 제1 전극의 노출 이전에 형성되는 단계; 및
상기 원뿔형 구조체로 상기 제2 전극을 형성하기 위해 상기 산소가 풍부하거나 질소가 풍부한 환경에 상기 제2 전극을 노출시키는 단계를 더 포함하며, 상기 제2 그룹으로부터의 최대 농도의 재료를 갖는 상기 제2 전극의 영역들은 최대 농도의 상기 산화물 또는 절연체 재료를 포함하는, 방법. - 제21항에 있어서,
상기 산소가 풍부하거나 질소가 풍부한 환경에의 상기 제1 전극 및 상기 제2 전극의 노출은 동시에 일어나는, 방법. - 메모리 디바이스를 형성하는 방법으로서:
제1 그룹으로부터의 재료 및 제2 그룹으로부터의 재료를 포함하는 제1 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제2 층을 형성하는 단계로서, 상기 제1 그룹은 Ag, Au, Pt, Pd, Cu, Rh, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하고, 상기 제2 층은 상기 제1 층 아래에 있고, 상기 제2 층은 상기 제1 층보다 상기 제2 그룹으로부터의 더 큰 농도의 재료를 포함하고, 상기 제1 층 및 상기 제2 층은 집합적으로 제1 전극을 형성하는 단계;
제3 그룹으로부터의 재료를 포함하는 제3 층을 형성하는 단계로서, 상기 제3 그룹은 Mg, Ta, TaN, Si, Al, Ti, TiN, W, Hf, Nb, Zr, 또는 이들의 합금들 또는 혼합물들을 포함하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제4 층을 형성하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제5 층을 형성하는 단계로서, 상기 제5 층은 상기 제4 층 아래에 있고, 상기 제5 층은 상기 제4 층보다 상기 제2 그룹으로부터의 더 낮은 농도의 재료를 포함하고, 상기 제4 층 및 상기 제5 층은 집합적으로 제2 전극을 형성하고, 상기 제3 층은 상기 제1 전극과 상기 제2 전극 사이에 있는 단계;
상기 메모리 디바이스를 에칭하거나 이온 밀링하는 단계; 및
원뿔형 구조체로 상기 제1 전극 및 상기 제2 전극을 형성하기 위해 산소가 풍부하거나 질소가 풍부한 환경에 상기 제1 전극, 상기 제2 전극 및 상기 제3 층을 노출시키는 단계를 포함하며, 상기 제2 그룹으로부터의 최대 농도의 재료를 갖는 상기 제1 전극 및 상기 제2 전극의 영역들은 최대 농도의 산화물 또는 절연체 재료를 포함하고, 상기 노출은 상기 제3 층을 전환 매체로 형성하는, 방법. - 제23항에 있어서,
상기 제1 층, 상기 제2 층, 상기 제4 층 및 상기 제5 층은 각각 대략 0.05 ㎚와 대략 4 ㎚ 사이의 두께를 갖는, 방법. - 제23항에 있어서,
상기 제1 층 및 상기 제2 층은 각각 상이한 두께를 갖는, 방법. - 제23항에 있어서,
상기 제4 층 및 상기 제5 층은 각각 상이한 두께를 갖는, 방법. - 제23항에 있어서,
상기 산화물 또는 절연체 재료는 상기 제1 층, 상기 제2 층, 상기 제4 층 및 상기 제5 층 각각의 외부 에지 상에 형성되는, 방법. - 제23항에 있어서,
다층 전극 구조체를 형성하기 위해 상기 제1 층 및 상기 제2 층을 결합시키는 단계를 더 포함하고, 상기 다층 전극 구조체는 상기 메모리 디바이스 내의 상단 전극, 하단 전극 또는 둘 다일 수 있는, 방법. - 제23항에 있어서,
다층 전극 구조체를 형성하기 위해 상기 제4 층 및 상기 제5 층을 결합시키는 단계를 더 포함하고, 상기 다층 전극 구조체는 상기 메모리 디바이스 내의 상단 전극, 하단 전극 또는 둘 다일 수 있는, 방법. - 제23항에 있어서,
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제6 층을 형성하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제7 층을 형성하는 단계로서, 상기 제7 층은 상기 제6 층 아래에 있고, 상기 제7 층은 상기 제6 층보다 상기 제2 그룹으로부터의 더 큰 농도의 재료를 포함하고, 상기 제6 층 및 상기 제7 층은 집합적으로 제3 전극을 형성하는 단계;
상기 제3 그룹으로부터의 재료를 포함하는 제8 층을 형성하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제9 층을 형성하는 단계;
상기 제1 그룹으로부터의 재료 및 상기 제2 그룹으로부터의 재료를 포함하는 제10 층을 형성하는 단계로서, 상기 제10 층은 상기 제9 층 아래에 있고, 상기 제10 층은 상기 제9 층보다 상기 제2 그룹으로부터의 더 낮은 농도의 재료를 포함하고, 상기 제9 층 및 상기 제10 층은 집합적으로 제4 전극을 형성하고, 상기 제8 층은 상기 제3 전극과 상기 제4 전극 사이에 있고, 상기 제3 전극 및 상기 제4 전극은 상기 산소가 풍부하거나 질소가 풍부한 환경에의 상기 제1 전극 및 상기 제2 전극의 노출 이전에 형성되는 단계; 및
상기 원뿔형 구조체로 상기 제3 전극 및 상기 제4 전극을 형성하기 위해 상기 산소가 풍부하거나 질소가 풍부한 환경에 상기 제3 전극, 상기 제4 전극 및 상기 제8 층을 노출시키는 단계를 더 포함하며, 상기 제2 그룹으로부터의 최대 농도의 재료를 갖는 상기 제3 전극 및 상기 제4 전극의 영역들은 최대 농도의 상기 산화물 또는 절연체 재료를 포함하는, 방법. - 제30항에 있어서,
상기 산소가 풍부하거나 질소가 풍부한 환경에의 상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 제4 전극의 노출은 동시에 일어나는, 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/935,176 | 2015-11-06 | ||
| US14/935,176 US20170133588A1 (en) | 2015-11-06 | 2015-11-06 | Resistive ram cell with focused electric field |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20170058275A true KR20170058275A (ko) | 2017-05-26 |
Family
ID=58584825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160146674A KR20170058275A (ko) | 2015-11-06 | 2016-11-04 | 집중된 전계를 갖는 저항성 ram 셀 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20170133588A1 (ko) |
| JP (1) | JP2017103453A (ko) |
| KR (1) | KR20170058275A (ko) |
| CN (1) | CN107026234A (ko) |
| DE (1) | DE102016013178A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11189782B2 (en) | 2019-08-27 | 2021-11-30 | International Business Machines Corporation | Multilayered bottom electrode for MTJ-containing devices |
| US11737289B2 (en) | 2020-12-09 | 2023-08-22 | International Business Machines Corporation | High density ReRAM integration with interconnect |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635765A (en) * | 1996-02-26 | 1997-06-03 | Cypress Semiconductor Corporation | Multi-layer gate structure |
| JP2006032728A (ja) * | 2004-07-16 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性メモリ |
| US7374174B2 (en) * | 2004-12-22 | 2008-05-20 | Micron Technology, Inc. | Small electrode for resistance variable devices |
| US8003972B2 (en) * | 2006-08-30 | 2011-08-23 | Micron Technology, Inc. | Bottom electrode geometry for phase change memory |
| JP4118942B2 (ja) * | 2006-10-16 | 2008-07-16 | 松下電器産業株式会社 | 不揮発性記憶素子およびその製造方法 |
| KR101206036B1 (ko) * | 2006-11-16 | 2012-11-28 | 삼성전자주식회사 | 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법 |
| US8344347B2 (en) * | 2006-12-15 | 2013-01-01 | Macronix International Co., Ltd. | Multi-layer electrode structure |
| US7579612B2 (en) * | 2007-04-25 | 2009-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive memory device having enhanced resist ratio and method of manufacturing same |
| JP5422552B2 (ja) * | 2007-05-09 | 2014-02-19 | インターモレキュラー， インコーポレイテッド | 抵抗性スイッチング不揮発性メモリ要素 |
| KR20090037277A (ko) * | 2007-10-10 | 2009-04-15 | 삼성전자주식회사 | 크로스 포인트 메모리 어레이 |
| US7825398B2 (en) * | 2008-04-07 | 2010-11-02 | Macronix International Co., Ltd. | Memory cell having improved mechanical stability |
| KR20100002654A (ko) * | 2008-06-30 | 2010-01-07 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
| US8362454B2 (en) * | 2008-08-12 | 2013-01-29 | Industrial Technology Research Institute | Resistive random access memory having metal oxide layer with oxygen vacancies and method for fabricating the same |
| US8420478B2 (en) * | 2009-03-31 | 2013-04-16 | Intermolecular, Inc. | Controlled localized defect paths for resistive memories |
| US8598562B2 (en) * | 2011-07-01 | 2013-12-03 | Micron Technology, Inc. | Memory cell structures |
| US9048415B2 (en) * | 2012-01-11 | 2015-06-02 | Micron Technology, Inc. | Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods |
| US8866122B1 (en) * | 2012-06-14 | 2014-10-21 | Adesto Technologies Corporation | Resistive switching devices having a buffer layer and methods of formation thereof |
| US9871077B2 (en) * | 2013-12-06 | 2018-01-16 | University Of Massachusetts | Resistive memory device with semiconductor ridges |
| JP2015185771A (ja) * | 2014-03-25 | 2015-10-22 | 日本電気株式会社 | スイッチング素子およびスイッチング素子のプログラム方法 |
-
2015
- 2015-11-06 US US14/935,176 patent/US20170133588A1/en not_active Abandoned
-
2016
- 2016-11-04 DE DE102016013178.0A patent/DE102016013178A1/de not_active Withdrawn
- 2016-11-04 KR KR1020160146674A patent/KR20170058275A/ko not_active Application Discontinuation
- 2016-11-04 JP JP2016216314A patent/JP2017103453A/ja active Pending
- 2016-11-07 CN CN201611272921.9A patent/CN107026234A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017103453A (ja) | 2017-06-08 |
| US20170133588A1 (en) | 2017-05-11 |
| CN107026234A (zh) | 2017-08-08 |
| DE102016013178A1 (de) | 2017-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20161104 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20170102 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20161104 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20180620 Patent event code: PE09021S01D |
|
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20181228 Patent event code: PE09021S02D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20190327 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20181228 Comment text: Final Notice of Reason for Refusal Patent event code: PE06011S02I Patent event date: 20180620 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |