JP2008537820A - 電子シナプス・デバイス - Google Patents

Abstract

半導体物質から形成された基板と、重み信号を受信する第１入力と、プレシナプス・ニューロン・デバイスからの信号を受信する第２入力と、第１および第２の入力と半導体物質の間に供給される絶縁層と、出力とを含み、第２入力が第１入力と出力の間に位置する電子シナプス・デバイス。第１入力へ重み信号を加えると、ある量の電荷が前記第１入力の領域内で前記基板内に蓄積する。その後第２入力へプレシナプス信号を加えると、第２入力と実質的に見当が合った基板の領域へ電荷が転送されて、そこで電荷が出力において出力信号を発生させる。

Description

本発明は、電子シナプス・デバイスに関する。

神経回路網に基づいた生物学的発想の（ｂｉｏｌｏｇｉｃａｌｌｙ ｉｎｓｐｉｒｅｄ）計算機械は、特定課題について訓練できるその能力を通じて、数学的に扱いにくい課題に解決を提供する。図１ａに典型的なフィードフォワード神経回路網を示し、一般的に１０で指定する。回路網１０は複数のニューロン１２を含み、１つの層、例えば入力層（図１ａの左側）の中の各ニューロン１２は、シナプス１４などを介して、次の層の中の全てのニューロン１２へ接続されている：回路網１０は多数の層を有することもある。分かりやすくするために、図１ａには少数のシナプス１４のみを示す。図１ｂは、回路網１０の１つのニューロン１２を示すが、これは、全てのニューロン１２について、多数のシナプス１４があり得ることを強調するためである。各シナプス１４は、図１ａに示すように、ニューロン１２の間の経路内の接続ノードを形成する。

ソフトウェア内に神経回路網を実現することは、明らかにこの計算技法の最も一般的な表明である。しかしながら、ソフトウェア・プラットフォーム上を走る神経計算がオプション例えば生物インプラントでなく、ハードウェア・インプリメンテーションが好ましいオプションである場合、特にこのインプリメンテーション経路が生物神経システムの並行処理能力を維持する場合には、多くのアプリケーションが存在する。もし人工ニューロンの巨大規模で高度に並行な実施が実現されるようになれば、これを容易にするために、物理的寸法が小さなニューロンが利用可能であることが重要である。生物システムにおける各ニューロンが多数のシナプスと連合していることを考えれば、生物学的に尤もらしいニューロンのハードウェア実施において、シナプスが占める物理的空間は、加算／閾値処理ポイント・ニューロン（ｓｕｍｍｉｎｇ／ｔｈｒｅｓｈｏｌｄｉｎｇ ｐｏｉｎｔ ｎｅｕｒｏｎ）が占める物理的空間をはるかに超えることになる。

解決すべき問題は、ハードウェア・シナプスが正確な生物学的機能を持つべきであるだけでなく、それがまた物理的に小さくて、最小の電力を消費するものでなければならないことである。

デジタルまたはアナログのハードウエア内にシナプスをエミュレートするための現在の技法は、ほとんど回路に基づいており、これはエリアを消費する。回路から単一構成要素すなわちシナプスとして動作するように強制されたトランジスタへ移行することにより、ハードウエア・シナプスのエリアを限定する試みが行われてきた。しかしながら、トランジスタ・ベースのシナプスに基づく現在のＶＬＳＩアーキテクチャでも、基礎的な構築ブロック（トランジスタ）がシナプスをエミュレートするための正確な物的理属性を持っていないから、生物学的回路網のスケールに合致することができない。シナプスに基づく単一トランジスタのソリッドステート特性は、シナプスの可塑性を模倣するそれらの試みの方法において、あまりに制約的であるだけである。

したがって、シナプスの小型で効率的なハードウエア・インプリメンテーションを提供することが望ましい。

したがって、本発明の第１の面は、電子シナプス・デバイスを供給し、それは、半導体物質から形成される基板と、重み信号を受信する第１入力と、プレシナプス・ニューロン・デバイスから信号を受信する第２入力と、前記第１および第２の入力と前記半導体物質の間に供給される絶縁層と、出力とを含み、前記第２入力が前記第１入力と前記出力の間に配置されている。

前記好ましいデバイスの動作中に、前記第１入力へ前記重み信号が加えられると、前記第１入力の領域内の前記基板内に、ある量の電荷が蓄積し、また、前記第２入力へ前記プレシナプス信号が加えられると、前記第２入力と実質的に見当が合った前記基板内の領域へ前記電荷が転送されて、そこで前記電荷が前記出力において出力信号を発生させる。

便利には、その出力は電荷コレクタを含む。電荷コレクタは、前記基板内にｐｎまたはｎｐ接合を生成するようにドープされた前記基板内の領域を含み、これは、前記第２入力と実質的に見当が合った前記基板内の領域に隣接している。ｐｎまたはｎｐ接合は、前記第１入力の前記重み信号の付加の結果として前記基板内に蓄積される電荷を引き付けるようにバイアスされる。典型的な実施例においては、基板がｐ型半導体物質を含み、また前記ドープされた領域がＮ＋型半導体物質を含み、結果としてのｐｎ接合が使用に際して逆バイアスされる。接合のバイアスは、デバイスの出力および入力端末の一方または両方、たとえば第１入力端子へ適当な電圧を加えることにより達成される。

好ましい実施例においては、第１および第２入力は前記絶縁層の片側に互いに隣接して配置されている。第１入力は、有利にはフローティング・ゲートを含む。

使用中に前記第１入力へ加えられる重み信号は、典型的にシナプス・デバイスの各動作サイクル中に、固定レベルにある。これは、電荷の固定量または有限量を第１入力の領域内に蓄積させ、それはそれから第２入力の領域へ転送され、そして、結局は第２入力でプレシナプス信号が受信されると、出力へ転送される。しかしながら、複数の動作サイクルの間で、前記重み信号のレベルが調整可能であることが望ましい。これにより、電荷の異なった量を蓄積することができ、それに従って、デバイスの出力が調節可能になる。使用中に前記第２入力へ付加される信号は、便利にはたとえばクロック信号、スパイク信号、パルス信号またはステップ信号を含む。

好ましい実施例において、第１および第２の入力、絶縁層および基板は共に並列する第１キャパシタ構造と第２キャパシタ構造を形成する。これらキャパシタ構造は、好ましくはそれぞれ一つのＭＯＳキャパシタを各々含む。

本発明の第２の面は、プレシナプス・ニューロン・デバイスおよびポストシナプス・ニューロン・デバイスを含む電子神経構造を提供し、本発明の第１の面の電子シナプス・デバイスにより、これらは互いに連絡している。

典型的な実施例において、使用に際してプレシナプス・ニューロン・デバイスは、シナプス・デバイスの前記第２入力へプレシナプス入力を供給し、前記シナプス・デバイスは、またシナプス・デバイスの出力を介して、前記ポストシナプス・ニューロン・デバイスへ対応する重み出力信号を供給し、前記神経構造はさらに前記第１入力へ前記重み信号を加える手段を含む。

本発明の第３の面は、本発明の第２の面による少なくとも一つの電子神経構造を含む電子神経回路網を供給する。

本発明の第四の面は、本発明の第１の面による電子シナプス・デバイスを使用してシナプスの動作をエミュレートする方法を供給し、この方法は、前記第１入力へ重み信号を加えることにより、前記第１入力の領域内で前記基板内に、ある量の電荷を蓄積させること、および前記第２入力へ入力信号を加えることにより前記電荷を前記出力へ転送させることを含む。

好ましい実施例において、このデバイスは、前記第１入力に見当を合わせて、またはその領域内で、前記基板内に、ある量の電荷が生成されるように、前記第１入力へのバイアス信号を加える手段を含みまたは関連していて、前記第２入力へ入力信号が加えられると、前記電荷が前記出力へ転送されて出力信号へ生成する。

第１入力へ加えられたバイアス信号は重み信号として働き、重み信号は生成される電荷の量を決定して、それにより電子シナプスがプレシナプス・ニューロン構造から受信される信号へ加える重みを決定する。使用中に、第２入力は、プレシナプス・ニューロンから信号を受信する。有利には、第２入力で受信される信号は、電荷転送を実行するために、スパイク、パルスまたはステップの形式の中にありさえすれば良い。

使用中に、ポストシナプス・ニューロン構造に供給される出力信号は、典型的に過渡的またはスパイク信号の形式を取り、それ自体で生物学的シナプスからの出力信号の形にくらべられる。出力信号の大きさは、生成される電荷の量により決定され、従って第１入力への重み信号のレベルによって異なる。

好ましい実施例において、前記電荷は反転層内に蓄積し、反転層は基板のインターフェイスおよび絶縁層に隣接していて、第１入力の領域内またはそれに見当が合っている。

本発明の更なる有利な点は、添付図面を参照して下記の特定実施例の説明を検討することにより、当業者に明らかになる。

さて、図２を参照しながら生物学的シナプスの人工モデルを説明する。注意すべきは、生物学的シナプスは、極度に複雑な統計的行動を示すことが知られており、通常一次モデルのみが考察される。図２は、２ポイントのニューロン（ＡおよびＢ）からなる神経回路網の断片を、中間シナプスすなわちシナプス接合１４と共に示す。

ニューロンＡはスパイクＳを出力し、スパイクＳはシナプス接合１４への入力を形成する。接合１４において、スパイクＳは出力ニューロンＢへ転送され、その大きさは重み値Ｗ_ＡＢに重み付け済みである。シナプスの出力は、シナプス後電位（ＰＳＰ：Ｐｏｓｔ Ｓｙｎａｐｔｉｃ Ｐｏｔｅｎｔｉａｌ）として知られ、立ち上がり時定数と立下り時定数が互いに大きく異なる過渡関数に似ている。この振舞いは、シナプス後膜時定数（ｐｏｓｔ−ｓｙｎａｐｔｉｃ ｍｅｍｂｒａｎｅ ｔｉｍｅ ｃｏｎｓｔａｎｔ）に関連する効果をロードすることにより引き起こされる。従って、このロードによる効果が無い場合は、シナプスの出力は本質的に、重み入力で供給される重みＷ_ＡＢにより変調された大きさを有するもう一つのスパイクである（すなわち本質的にアナログ乗算器として振舞う）と仮定するのが正確である。

図３は、好ましい形で本発明を実施した電子シナプス・デバイスの略図を示し、電子シナプス・デバイスを２０で指示する。デバイス２０は半導体物質の基板２２を含み、図示の実施例ではｐ型半導体物質を含む。いずれかの従来の半導体物質、たとえばシリコンを使用できる。基板２２に隣接またはその上に電気絶縁層２４が供給され、これは、典型的に酸化物層、たとえば二酸化シリコン層の形を取る。第１入力端子すなわち電極２６が典型的に金属、たとえばアルミニウムから形成され、絶縁層２４に隣接またはその上に供給されて、それにより絶縁層２４が電極２６と基板２２の間に位置するようにされる。第１電極２６は、第１入力ゲートとして働き、好ましい実施例においてフローティング・ゲートを含む。第２入力端子すなわち電極２８は典型的に金属、たとえばアルミニウムから形成され、絶縁層２４に隣接またはその上に供給され、それにより絶縁層２４が電極２８と基板２２の間に位置するようにされる。第２電極２８は、第２入力ゲートとして働く。便利には、第１電極２６と第２電極２８が互いに近接して配置される。

基板２２は基準電圧に結合され、基準電圧は典型的に電気的接地（図３に要素２５で示される）であって、絶縁層２４から遠位である。通常は接地または他の基準電位へ接続するために、基板２２の表面２３に接触層（図示なし）が供給される。

デバイス２０は出力を含み、出力は出力端子３０を含む。好ましい実施例において、出力は電荷コレクタを含み、電荷コレクタは適当に（この場合逆に）バイアスされたｐｎ接合３１により形成される。この例では、これは出力３０の領域で基板２２をドープして、Ｎ＋領域３３を形成することにより達成される。したがって、接合３１へ到達する全ての電子が集められて、端子３０で出力される。この例においてコレクタは、電子コレクタとして示されているので、基板２２から電子を集める。基板がＮ型基板であって接合３１がｎｐ接合になるように領域３３をドープした代わりの実施例（図示なし）においては、コレクタはホール・コレクタであって、すなわち正電荷のコレクタである。出力信号を供給する限り、端子３０は、接合３１に適当なバイアス電圧を加えるために使用される。

図３に示すデバイス２０は、互いに隣接して配置された第１および第２のＭＯＳ（金属酸化物半導体）キャパシタ（図３にＣ１およびＣ２で一般的に識別する）に対して、構造において類似している。したがって好ましい実施例において、デバイス２０は、たとえば、ＣＣＤ（電荷結合デバイス）構造により示されるのと類似の方法で並置した２つのＭＯＳキャパシタを含むということができる。第１入力すなわちゲート２６は、第１キャパシタＣ１の入力として働き、第２入力すなわちゲート２８は、第２キャパシタＣ２の入力として働く。第１キャパシタＣ１と第２キャパシタＣ２は、共通の基板２２、絶縁層２４および基準端子（この例では電気的接地）を分かち合う。

下記の説明から分かるように、使用中に第１ＭＯＳキャパシタＣ１は、基板２２内で絶縁層２４との接合において、ある量の電荷を記憶するが、それは基板２２が適当にバイアスされた時に、第１ゲート電極２６と見当が合うかまたはその領域内であり、それは好ましい実施例においては第１ゲート電極２６に加えられる電圧のレベルによって異なる。たとえば、スパイク、パルスまたはステップ電圧で、電圧を第２ゲート電極２８すなわち第２ＭＯＳキャパシタＣ２へ加えることにより、記憶された電荷が放出されるが、詳細は後述する。理解すべきは、この文脈におけるキャパシタは、電気絶縁物質すなわち絶縁層２４によりゲート電極から電気的に絶縁された半導体物質を含み、ゲート電極と絶縁物質は半導体物質の片側に供給されており、半導体物質の他側たとえば反対側には基準電位への接続のための端子または接点が備えられていることである。

使用中に第１ゲート２６へ電圧Ｖ_ｗが加えられるが、これは、基板２２をバイアスして、基板２２の内で第１ゲートと見当が合う領域内で（図３のその下部に）、空乏層４０が形成され、また、半導体／絶縁体インターフェイスにおいて第１ゲート２６に見当が合う領域内に基板２２内に反転層４２が生成されるようにするためである。この実施例において、反転層４２は、電子形式（負電荷）において、ある量の電荷Ｑ_Ｗを含むが、その量は、第１ゲート２６へ加えられる電圧のレベルによって異なる。基板がｎ型半導体物質を含む代わりの実施例においては、この電荷は、ホールすなわち正電荷を含み得る。電圧Ｖ_Ｗは、この例においては接地に対して正の電圧を含み、重み電圧と呼ばれる。図２のシナプス・モデルと比較して、デバイス２０のゲート電圧２６は、シナプスのための重み入力として働き、加えられた電圧Ｖ_ｗは、重みＷ_ＡＢに対応する。電圧Ｖ_ｗは、あらゆる適当な手段で加えることができ、固定または変動電圧であり得る。好ましい実施例において、デバイス２０は希望する電荷Ｑ_ｗを生成するために、第１ゲート２６を介してデバイス２０をバイアスする手段を含みまたは関連する。バイアスする手段は、第１ゲート２６へ電圧を加える手段の形を取るのが好ましい。たとえば、メモリ・デバイス（図示なし）またはプログラマブル・メモリ・デバイスを使用して、電圧Ｖ_ｗを供給することができる。ゲート２６に加えられる電圧のレベルは、デバイス２０の要求される動作により（すなわち要求される重みＷ_ＡＢにより）異なる。しかし、通常第１ゲート２６へ加えられる電圧は、使用中固定されており、それにより電荷の既知の有限の量が反転層４２の中に形成される。

第２ゲート２８は、プレシナプス信号すなわちプレシナプス・ニューロン（たとえば図２のニューロンＡ）として動作する装置（図示なし）からの信号、を受信するための入力として動作する。プレシナプス信号は、静止状態において、電荷Ｑ_ｗが反転層４２内に残っているということである。しかしながら、プレシナプス信号が活動状態を取る場合は、それは基板２２をバイアスして、第２ゲート２８と見当の合った領域または領域内（図３の下部）を空乏へ追いやるようにする。典型的にプレシナプス信号は、パルスまたはスパイクの形式を取る。この実施例において、プレシナプス信号の活動状態は、第２ゲート２８において基板２２内に空乏を引き起すために、ある電圧、この例では正電圧を第２ゲート２８へ加えることを含む。

使用中にプレシナプス信号が静止状態にある場合は、有限な量の電荷Ｑ_ｗが、重み電圧Ｖ_ｗの結果として、キャパシタＣ１の半導体−絶縁体インターフェイス（すなわち反転層４２の中）に記憶される。

パルスまたは他のプレシナプス信号が、プレシナプス・ニューロン・デバイスにより第２ゲート２８へ転送されると、キャパシタＣ２のゲート２８の下または領域内のシリコンまたは他の半導体物質が深い空乏へ追いやられる。これにより、電荷Ｑ_Ｗが第２キャパシタＣ１から第２キャパシタＣ２へドリフトされ、特に第２ゲートの下の空乏層へドリフトされ、結果として出力端子３０へドリフトされて、そこで電荷Ｑ_Ｗが出力端子３０から出力信号を立ち上がらせる。この出力信号が、ポストシナプス・ニューロン・デバイス（たとえば、図２のニューロンＢ）のためのポスト・シナプス信号として働く。Ｑ_ｗは、キャパシタＣ１のゲート２６の下の空乏層４０内の電子／ホール・ペアの熱的発生を通じて設定されるので、電荷Ｑ_Ｗの横方向のドリフトが出力端子３０の過渡電流として結果するが、それは、反転層４２の電荷の密度が時間と共に減少するからである。従って、ポストシナプス・ニューロンへのポストシナプス出力信号は過渡的な（たとえば、一つのスパイクが発生される）ものであり、その大きさは、電圧Ｖ_Ｗの大きさの結果として空乏層４２内に形成する電荷Ｑ_Ｗの密度により影響される。従って、シナプスの可塑性が達成される。

デバイス２０の物理的サイズは、他のスパイクに関する出力信号、即ちスパイクの大きさが主要な関心であるので、最小化できる。

注意すべきは、好ましい実施例においては、キャパシタＣ２のゲート２８を「クロックさせる」スパイクを発生するために、プレシナプス・ニューロン・デバイスに何の要件も無いことである。唯一の要件は、反転層４２内の電荷Ｑ_Ｗのパケットをポストシナプス・ニューロン・デバイスへポストシナプス信号の形式で転送することであることから、ゲート２８へのプレシナプス入力として、一つの単純なステップ電圧がふさわしい。反転層４２が、電荷の無限の供給を含まない（通常のＭＯＳＦＥＴトランジスタのソースと反対に）ので、キャパシタＣ２からの出力信号は、過渡的またはスパイクの特性を示し、背景の熱的に発生された電流から起る漏洩がそれに続く。この後者の電流構成要素は、クロック・パルスの後で反転に置き換わる働きをするが、その大きさは、スパイクの大きさに比較して取るに足りないものである。従って、スパイクの代わりに電圧ステップを発生させるために唯一必要なものは、プレシナプス・ニューロン・デバイスであるので、プレシナプス・ニューロン・デバイスの設計もまた大いに単純化される。

更にまた、実際のニューロンには不応期が存在し、そこではニューロンの平衡膜電位を再建するために、そのニューロンについてスパイクの間に数ミリ秒程度の有限時間が必要である。好ましい実施例において、デバイス２０は不応期を模倣するが、その理由は、スパイク事象の後に、電子／ホールのペアの熱発生により反転層を設立するための時間の持続は、適当に設計された半導体物質について数ミリ秒程度であるように手配されるからである。その上、重み電圧を記憶するために可能な多数の解決方法があり、その中には、非揮発性メモリ類似の構成たとえば、デバイス２０と共に良好に集積されるデュアル・ゲート動作が含まれる。

前述の説明から理解すべきは、第１電極２６上の電圧Ｖ_ｗにより決定される有限量の電荷を含む電荷パケットＱ_Ｗが、第２キャパシタＣ２の出力３０における過渡的な「スパイク」信号または電流を結果して、第２キャパシタＣ２が、第２キャパシタＣ１に充分近接して供給されているので、上記のように第２キャパシタＣ２のゲート２８へプレシナプス信号を加えると電荷Ｑ_Ｗをドリフトさせる。説明したような仕方で有限量の電荷Ｑ_Ｗを記憶する能力は、電流スパイクの発生のための非常に単純で効率的な方法を提供し、従って適当なポストシナプス信号の非常に単純で効率的な方法を提供する。電圧Ｖ_ｗを調節することにより、電荷Ｑ_Ｗの種々なレベルを記憶することができ、従ってシナプスの可塑性が達成される。

デバイス２０は、生物学的シナプスの振舞いを模倣できる現実的な電子シナプスを提供するが、一方それは、それがデバイス・ベースであって回路ベースではないので、コンパクトのままである。その上、電荷転送中に過渡電流が流れるだけなので、このデバイスは比較的に小さな電力しか消費しない。

デバイス２０は乗算器として効果的に動作し、それは現にシナプスの受け入れられたモデルである。しかしながら、デバイス２０はサブミクロンの寸法で製作可能であり、また従来のアナログ乗算器と異なって待機電流の流れがない。

理解すべきは、本発明はｐ型基板の使用に限定されないことである。たとえば、基板２２はｎ型物質から形成され、その場合領域３３はＰ＋型領域であるようにドープされ、このデバイスのバイアスがデバイス２０の逆であることは、当業者に明白である。

上記から明らかなように、好ましい実施例において、シナプス・デバイスは、電荷記憶容量を有する電荷転送コードまたはＣＣＤ構造を含み、これは典型的にフローティング・ゲート電荷転送構造またはＣＣＤ構造であり、この構造は並列して近接した二つのＭＯＳキャパシタと、一つの出力とを含む。電荷記憶は、第１ＭＯＳキャパシタのフローティング領域を使用して、これにより記憶された電荷が基板の酸化物／半導体インターフェイスにおいて、電荷の反転層を誘引することにより達成される。二つのキャパシタの間の電流は過渡的であり、従って電力消費は無視し得る程である。

第１キャパシタの入力ゲートへ重み電圧が加えられ、第１キャパシタは強力な反転に動作して、空乏領域内の電子‐ホール・ペアの熱的発生から起る反転層の線形増加を引き起こす。プレシナプス信号、たとえばステップまたはスパイクが第２キャパシタのゲートを制御し、第２キャパシタは深い空乏状態で動作するので、熱的に平衡していない。第１ゲートに比較して第２ゲートの下に一層深いポテンシャル井戸が形成されて、それらが互いに充分な近接している場合は、二つのゲートの間に突然の電位の変化を引き起こす。従って、集められた電荷Ｑ_Ｗは第１キャパシタから第２キャパシタへ横方向にドリフトして、結果的に出力へドリフトする。反転層電荷密度は時間と共に減少するので、電荷の転送は、出力におけるスパイク電流を結果する。スパイクの特性は、反転層における電荷の集中および第２キャパシタの空乏層に関連する時定数によって異なる。

一例として、出力における領域３３は、Ｎ_Ｄ＝１０^１９ｃｍ^−３でドープされ、Ｐ型基板２２は、Ｎ_Ａ＝１０^１６ｃｍ^−３によりドープされる。それぞれのゲート２６およびゲート２８は、０．２ミクロンないし０．５ミクロンの間隔を空けて配置される。酸化物層２４の厚みは、０．０２ミクロンないし１００ｎｍである。出力は、Ｎ＋領域３３上で電極コレクタを含む。＋５Ｖおよび＋３Ｖの固定電圧が、それぞれコレクタ電極３０および第１ゲート２６へ加えられる。第２電極２８へ加えられる信号は＋５Ｖの過渡電圧を含み、１ｎｓの周期を越えて傾斜し、それから１０^−６ｎｓのタイムス・テップでゲート２８へ加えられる。当業者に明らかなように、これらの寸法、電圧および他の諸特性は本書に説明される機能を達成しながら変化することができる。

本発明を実施するシナプス装置は、一つまたはそれ以上のプレシナプスおよび／またはポスト・シナプス・ニューロン・デバイスまたは構造を容易に連合して、一つのニューロン・セルを形成する。プレシナプスおよび／またはポスト・シナプス・ニューロンの機能を供給するために、いずれか従来の電子ニューロン・デバイス使用できる。たとえば、前記または各々のポスト・シナプス・ニューロン構造は、マルチ入力フローティング・ゲートＭＯＳＦＥＴまたは類似のデバイスを含み、一つまたはそれ以上の電子シナプス・デバイスの出力信号は、ＭＯＳＦＥＴまたは類似デバイスのそれぞれのゲートにおいて入力を供給する。

本発明は、本書に説明された実施例に限定されるものではなく、本発明の範囲から離れずに修正並びに変化をなし得る。

添付図面を参照しながら、例示により上記に本発明の実施例を説明してきた。
フィードフォワード神経回路網の表現を示す。 図１ａの回路網の部分の拡大図である。 シナプス接合によるニューロンからニューロンへの構造の表現を示す。 本発明の実施例の好ましい電子シナプス・デバイスの略図を示す。

Claims (16)

1. 半導体物質から形成された基板と、重み信号を受信する第１入力と、プレシナプス・ニューロン・デバイスから信号を受信する第２入力と、前記第１および第２の入力と前記半導体物質の間に供給される絶縁層と、出力とを含み、前記第２入力が前記第１入力と前記出力の間に配置されている電子シナプス・デバイス。
2. 前記第１入力へ前記重み信号が加えられると、前記第１入力の領域内で前記基板内に、ある量の電荷が蓄積して、また前記第２入力へ前記プレシナプス信号が加えられると、前記第２入力と実質的に見当が合った前記基板の領域へ前記電荷が転送され、それにより前記電荷が前記出力で出力信号を発生させる請求項１記載のデバイス。
3. 前記出力が電荷コレクタを含む請求項１または請求項２記載のデバイス。
4. 前記第２入力と実質的に見当が合った前記基板の領域に隣接して、前記基板内にｐｎ接合またはｎｐ接合を生成するようにドープされた前記基板の領域を前記電荷コレクタが含む請求項３記載のデバイス。
5. 前記第１入力へ前記重み信号を加える結果として、前記基板内に蓄積する電荷を誘引するように前記ｐｎ接合またはｎｐ接合がバイアスされている請求項４記載のデバイス。
6. 前記絶縁層の片側に前記第１入力と前記第２入力が互いに隣接して配置された前項までのいずれかの請求項に記載されたデバイス。
7. 前記第１入力がフローティング・ゲートを含む前項までのいずれかの請求項記載のデバイス。
8. 使用中に前記第１入力へ加えられる前記重み信号が、前記シナプス領域の各運転サイクル中に一定レベルにある前項までのいずれかの請求項記載のデバイス。
9. 前記重み信号のレベルが、複数の運転サイクルの間で調節可能である請求項８記載のデバイス。
10. 使用中に前記第２入力へ加えられる信号が、クロック信号を含む前項までのいずれかの請求項記載のデバイス。
11. 前記第１および第２入力、前記絶縁層および前記基板が、並列して位置する第１キャパシタ構造と第２キャパシタ構造を共に形成する前項までのいずれかの請求項記載のデバイス。
12. 前記キャパシタ構造が、各々それぞれ一つのＭＯＳキャパシタを含む請求項１１記載のデバイス。
13. 請求項１記載の電子シナプス・デバイスにより互いに連絡しているプレシナプス・ニューロン・デバイスおよびポスト・シナプス・ニューロン・デバイスを含む電子神経構造。
14. 使用中に前記プレシナプス・ニューロン・デバイスが、前記シナプス・デバイスの前記第２入力へプレシナプス信号を供給し、また前記プレシナプス・デバイスが、前記シナプス・デバイスの前記出力を介して前記ポスト・シナプス・ニューロン・デバイスへ対応する重み出力信号を供給し、また前記神経構造がさらに前記第１入力へ前記重み信号を加える手段を含む請求項１３記載の電子神経構造。
15. 請求項１３記載の電子神経構造を少なくとも一つは含む電子神経回路網。
16. 請求項１記載の電子シナプス・デバイスを使用してシナプスの動作をエミュレートする方法であって、前記第１入力へ重み信号を加えることにより、前記第１入力の領域内で前記基板内に、ある量の電荷を蓄積させることと、前記第２入力へ入力信号を加えることにより、前記出力へ前記電荷を転送させることとを含む前記方法。

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