JPH08512421A - 半導体装置 - Google Patents

Abstract

(57)【要約】 本発明は、入力信号に重み付けを行なうことができ、重み付けされた入力信号を加算でき、ニューロンと関連して例えばニューラル回路網におけるシナプスとして用いうる半導体装置に関する。この半導体装置はｐ型基板１中の表面領域３より成る共通キャパシタ電極を有する多数のスイッチ付キャパシタを具える。表面領域３は増幅器１１の反転入力端子に接続され、この増幅器の＋入力端子は基準電圧点に接続され、この増幅器の出力端子１２は加算出力信号を生じる。この出力端子１２はスイッチＳを経て入力端子３に帰還接続しうる。キャパシタの他の電極は基準電圧点と入力源との間で切換えうる電極６ａ，６ｂ，６ｃを以って構成される。重みは各入力電極６と表面領域３との間に設けられた浮遊ゲート５ａ，５ｂ，５ｃ上に電荷の形態で蓄積される。動作中は、入力信号の各々が表面領域３中の空乏層電荷に変換され、その値は入力信号のみならず関連の浮遊ゲート上の電荷にも依存する。空乏層電荷の合計は殆ど出力キャパシタ１３，３中に蓄積され、増幅器１１により読みだされる。

Description

【発明の詳細な説明】 半導体装置 本発明は、表面に隣接する第１導電型の表面領域を有する半導体本体を具え、 前記の表面には、電気的浮遊ゲートを有し表面領域から絶縁されている電極構造 体と、加算すべき重み付け入力信号が供給される為のものであり、半導体本体の 表面及び浮遊ゲートから電気絶縁され且つ浮遊ゲートに容量的に結合されている 多数の入力電極とが設けられている、多数の重み付け入力信号の加算用半導体装 置に関するものである。この半導体装置は例えば、電気信号がシナプスで重み付 けされ、重み付けされた入力信号の和がニューロンによる非直線関数により１個 又は複数個の出力信号ｙ_iに変換されるニューラル回路網を構成しうる。信号ｙ_i 自体は次の層のニューロンに対する入力信号を構成することもできる。 上述した種類の半導体装置は、特に、文献“IEEE Transactions on Electron Devices”，vol．39，no．6，June 1992の第１４４４〜１４５５頁の論文“A Fu nctional MOS Transistor Featuring Gate Level Weighted Sum and Threshold Operations”（T.Shibata及びT.Ohmi氏著）から既知である。ここには浮遊ゲー トを有するＭＯＳトランジスタが記載されており、これは浮遊ゲートに容量的に 結合された多数の入力ゲートを有している。入力信号は重み付けされた形態で入 力電極に供給され、浮遊ゲートの電位は入力電極に供給される信号の合計により 決定される。浮遊ゲートの電位に依存するソース／ドレイン電流を測定すること により、重み付けされた入力信号の合計を表すパラメータを得ることができる。 この装置では、重みを蓄積するとともに入力信号に重み付けするための追加の手 段を設ける必要があり、その結果、回路が極めて複雑となる。又この装置は、特 にトランジスタチャネル中の移動度の温度依存性の為に、温度に強く依存するよ うになる。 本発明の目的は、重みの蓄積、入力信号と重みとの乗算及び重み付けされた入 力信号の加算を共通のスイッチング素子で行ないうるようにした前述した種類の 半導体装置を提供することにある。本発明の他の目的は、温度依存性が極めて小 さく、少なくとも上述した既知の装置の場合よりも著しく小さくした上述した種 類の半導体装置を提供することにある。 本発明は特に、各キャパシタに重みを蓄積する為の浮遊ゲートが設けられてい るいわゆるスイッチ付キャパシタに入力信号を供給する場合に、コンパクトな構 造が得られるという認識に基づいたものである。本発明によれば、前述した種類 の半導体装置において、各入力電極に浮遊ゲート電極が関連しており、関連の入 力電極に供給される入力信号に重み付けする重みを表す電荷を前記の浮遊ゲート 電極の各々に供給する手段が設けられ、前記の表面領域がｐｎ接合を介して第２ 導電型の半導体本体の隣接部分内に侵入して重み付け入力信号の和を表す値の電 荷を蓄積する電荷蓄積領域を形成し、表面領域を第１動作状態で基準電位にし、 第２動作状態で電気的浮遊電位にしうる手段が設けられていることを特徴とする 。図面に関する説明から明らかとなるように、浮遊ゲートのメモリ機能をスイッ チ付キャパシタ内に一体化し、これにより入力信号と重みとの乗算を行なうよう にすることにより、特にコンパクトな構造が得られる。空乏化が表面領域内での み生じる、すなわち導電型の反転が表面で生じない電圧範囲で半導体装置を動作 せしめうるようにすることにより、入力電圧とこれにより誘起される電荷との間 の非直線関係が得られる。この点は特に正及び負の双方の電荷を誘起させるのに 用いるのが有利であること明らかである。表面領域はすべての入力電極に対し共 通な連続領域を以て構成することができることに注意すべきである。しかし、表 面領域は半導体本体内で互いに分離された多数の副領域を以て構成し、これら副 領域を内部又は外部の配線により相互接続するようにすることもできる。 少数電荷キャリアの熱的な発生による反転を簡単に阻止する好適例では、表面 領域にこの表面領域とで整流接合を形成する１つ又は複数の領域を設け、この整 流接合により、逆電圧の印加中浮遊ゲートの下側の導電型の反転を阻止する。 表面領域の電荷状態は、一方の入力端子が表面領域に電気接続され、他方の入 力端子が動作中基準電位にある接続点に接続されている差動増幅器により調整し たり読出したりすることができる。出力端子はスイッチにより入力端子に接続し 、これにより表面領域の電位が基準電位に等しく或いはほぼ等しくなるようにし うる。スイッチが非導通状態にある場合、表面領域は電気的に浮遊している電位 に ある。表面領域の電荷状態は、表面領域が浮遊状態にある間に入力電極に基準電 圧を与えることにより決定しうる。一例では、このようにすることにより、表面 領域の電位がこの表面領域の電荷状態の目安、従って重み付けされた入力信号の 和に対する目安となるようにしうる。他の例では、増幅器の出力端子を帰還キャ パシタを経て表面領域に接続する。この場合、表面領域は、帰還キャパシタによ りほぼ一定の電圧に、すなわち増幅器の他方の入力端子にある基準電圧に保持さ れ、電荷は帰還キャパシタ内に完全に又はほぼ完全に蓄積される。出力信号は増 幅器の出力端子から取り出される。 帰還キャパシタは固定のキャパシタンス値を有するようにでき、ある例では適 切な電圧範囲内で電圧に応じて全く或いは殆ど変化しない一定の値のキャパシタ ンスを有するようにしうる。これにより、電荷と出力電圧との間を直線関係にす ることができる。他の例では、前記の帰還キャパシタが導電性の浮遊領域を有し 、この浮遊領域はこの帰還キャパシタの一方の電極を形成する表面領域と、この 帰還キャパシタの他方の電極を形成する導電層との間に位置し、この導電層は、 絶縁材料により前記の表面領域及び前記の浮遊領域から絶縁されていることを特 徴とする。キャパシタはニューロンの非直線伝達関数を構成しうる。この関数は 、帰還キャパシタ中の浮遊ゲートに印加しうる電荷によりプログラミング可能な ものとなる。この場合も、帰還キャパシタに属する表面領域の部分は、入力電極 の下側の副領域との、或いは配線により他の副領域に接続されている分離した副 領域との連続領域を形成しうる。 既知の、特に浮遊ゲートを有する不揮発性メモリの分野から既知の種々の技術 を重みの設定に用いることができる。本発明の例では、トンネル誘電体によって 浮遊ゲートから分離された注入領域を入力電極の各々及び関連の浮遊ゲートと関 連させることを特徴とする。浮遊ゲートの電荷状態は、電荷キャリアのトンネリ ング作用によりトンネル誘電体を経てデジタル及びアナログの双方で可制御的に 変えることができる。注入領域は表面領域から分離された第１導電型の表面領域 を以て構成することができる。 本発明は、１つの入力信号が１つの入力電極に対応する装置に用いるのが有利 である。より一層複雑な動作を実行する為には、浮遊ゲートを伴う多数の入力電 極を１つの入力信号に対し用い、入力信号をこれら入力電極に種々に供給しうる ようにする。好適例では、前記の多数の入力電極が４個であり、表面領域中の電 荷Ｑ_d1となる入力信号Ｖ_inが第１入力電極に供給され、電荷Ｑ_d2となる−Ｖ_inの 形態の入力信号が第２入力電極に供給された際に、第３入力電極に供給される入 力信号は、第１入力電極に属する重みに等しい重みが与えられた電荷−Ｑ_d1が表 面領域内に誘起される形態で供給され、第４入力電極の為の入力信号は、第２入 力電極に属する重みに等しい重みが与えられた電荷−Ｑ_d2が表面領域内に誘起さ れる形態で供給されるように入力信号が入力電極に供給されることを特徴とする 。 本発明を数個の実施例及び図面につき詳細に説明する。 図１はニューラル回路網のセル素子を示すブロック線図であり、 図２はこのようなセルに用いる本発明による半導体装置を線図的に示し、 図３はこの装置の実施例の断面図であり、 図４は入力電圧とこれにより誘起される電荷との関係を浮遊ゲート上の種々の 電荷量に対し示すグラフ線図であり、 図５はこの関係を基準電圧で誘起された電荷に対し異なるように示すグラフ線 図であり、 図６は図２の半導体装置の電気回路をサンプリング段階と転送段階とで示し、 図７は入力信号を４つの異なる方法でサンプリングする本発明によるニューラ ル回路網を示す回路図であり、 図８は浮遊ゲート上の電荷の４つの異なる組合わせに対するこれらのサンプリ ング方法で出力キャパシタンスの電荷を装置に対するＶ_cwの関数として示し、 図９は本発明の半導体装置による数種類の信号処理動作を示すグラフ線図であ る。 図１は、本発明が特に重要となるニューラル回路網の、それ自体既知のセル要 素を示すブロック線図である。パーセプトロンとも称するセルは入力信号Ｘ₁， Ｘ₂，Ｘ₃・・・，Ｘ_nに対する多数の入力端子を有する。これらの信号は、前の パーセプトロンから生ぜしめることができるが、これらの信号は外部信号源によ りこの回路網に供給される信号とすることもできる。これらの入力信号の各々に は重みＷ₁，Ｗ₂，Ｗ₃・・・，Ｗ_nが乗ぜられる。このように重み付けされ た入力信号は加算装置Σにより加算される。この加算信号がｙ＝Ｆ（ΣＷ_iＸ_i− θ）である非直線関数Ｆの回路を経て出力端子に伝達される。入力信号Ｘ_iは乗 数Ｗ_iと相俟っていわゆるシナプスを形成し、加算装置Σは関数Ｆを形成するブ ロックと相俟って文献ではしばしば神経（ニューロン）と称されている。重みＷ_i はアナログ的にプログラミングしうるようにするのが好ましく、調整手続きに より回路網が所望の関数を実行しうるように設定される。 図２は、図１に示す関数を実行しうる本発明による装置を線図的に示す。この 装置は半導体本体１を有する。この半導体本体は本例の場合シリコンより成るが 、他の適切な半導体材料から形成することもできること明らかである。この半導 体本体は表面２に隣接する第１導電型の表面領域３を有する。この表面領域３は 本例の場合ｎ型とするが、このことは本発明にとって本質的なことではないこと 明らかである。更に、表面領域３は本例では連続領域を以って構成する。しかし 、この表面領域は、半導体本体内で横方向に分離され配線により相互接続されて いる種々のキャパシタに相当する多数の副領域を以って構成することもできる。 表面２には、例えば酸化シリコンより成り例えば２５ｎｍの厚さのゲート誘電体 を構成する絶縁層４によりこの表面から電気絶縁された電極構造体が設けられて いる。この絶縁された電極構造体は、酸化物層４上に形成された電気的に浮遊の ゲート５と、電圧Ｖ₁，Ｖ₂，Ｖ₃等で示す入力信号を供給する為の接続手段８が 設けられた多数の入力電極６ａ，６ｂ，６ｃとを有する。入力電極６ａ，６ｂ， ６ｃは電気絶縁層７により浮遊ゲート５から絶縁されているとともに、誘電体層 ７を介して浮遊ゲートに容量的に結合されている。本例では、ゲート５及び６間 の層７は例えば３０ｎｍの厚さの酸化シリコン層を以って形成されている。しか し、この層７に対しては、窒化シリコン又はオキシニトリドのような他の材料を 用いることもできること明らかである。浮遊ゲート５は多結晶シリコン（ポリ） の形態でそれ自体既知の方法で設けることができ、電極６はポリ又は金属電極か 或いは例えばシリコンと金属との合金を以って構成することができる。 本発明によれば、浮遊ゲート５ａ，５ｂ，５ｃを各入力電極６ａ，６ｂ，６ｃ と関連させるととも、関連の入力電極６ｉと表面領域３との間に位置させる。浮 遊ゲート電極５は互いに分離された多数のゲートに細分されている為、入力信号 Ｖｉに載せられる重みを表す電荷を浮遊ゲート上に設けることができる。電荷は 不揮発性浮遊ゲートメモリにおける手段に類似する手段により浮遊ゲートに与え ることができる。このことは図３につき更に説明する。重み付けされた入力信号 の加算はｐｎ接合９を介して半導体本体のｐ型部分１０に隣接するｎ型領域より 成る表面領域３で行われる。重み付けされた入力信号の合計は電荷の形態で表面 領域３内に蓄積される。この目的の為に、第１動作状態で表面領域３に基準電位 を与え、第２動作状態で表面領域３を電気的に浮遊状態とする手段を設ける。こ れらの手段は本例の場合、スイッチＳと差動増幅器１１とを有し、差動増幅器の 一方の入力端子、この場合−入力端子は表面領域３に接続され、その十入力端子 は基準電圧源Ｖ_refに接続されている。表面領域３はスイッチＳにより差動増幅 器の出力端子１２に導電的に接続しうる為、表面領域３の電位は帰還の為にＶ_{re f} に等しく或いは少なくとも殆ど等しくなる。更に、表面領域３と差動増幅器１ １の出力端子との間には帰還キャパシタが設けられ、その一方の電極は表面領域 ３を以って構成され、他方の電極は導体１３を以って構成されている。このキャ パシタは図２から明らかなようにキャパシタ６，５，３と同様に形成され、酸化 物層７により電極１３から電気的に絶縁さた浮遊ゲート１４をも有し、これによ り、浮遊ゲート１４上に蓄積しうる電荷により電荷／電圧特性を設定しうるよう になる。 図３は、図２の断面の方向に対し直交する方向にとった実際例の断面図である 。ｐ型シリコン本体１０にはその表面に比較的厚肉のフィールド酸化物１５が設 けられ、このフィールド酸化物により半導体本体の活性領域を画成する。これら 活性領域の１つがｎ型表面領域３を以って構成されている。浮遊ゲート５ｉは表 面領域３を横切って延在し且つ酸化物層４によりこの表面領域から分離されてい る。浮遊ゲート５ｉは表面領域３を越えてｎ型領域１６の上方に延在する。この ｎ型領域１６は極めて薄肉の酸化物層１７によりゲート５ｉから電気絶縁されて いる。層１７の厚さは、適切な値のトンネル電流が、領域１６と浮遊ゲート５ｉ との間であまり高くない電圧が与えられた酸化物１７を通る程度に薄肉に、例え ば８ｎｍに選択する。関連する入力電極６ｉも図３に示してあり、この入力電極 は浮遊ゲート５ｉをその全表面に亘って被覆し、容量結合を可能な限り最強とす るよう にしている。 この装置の動作の説明においては、表面領域３と酸化物層４との間の境界での 導電型の反転を阻止するために印加する電圧でフェルミ準位（正孔）が充分に高 くなると仮定している。図４は、表面領域３中の空乏領域の電荷Ｑ_dと、入力ゲ ート６ｉ及び表面領域３間の電圧Ｖ_cwとの間の関係を、浮遊ゲート５ｉ上の３つ の異なる電荷量に対し示している。電圧値Ｖ_cwが大きな負の値になると、Ｑ_dは 導電型の反転が表面に生じるＱ_d,_maxに等しくなる。表面の導電型が反転するし きい値電圧は浮遊ゲート上に蓄積される電荷に依存し、本例では浮遊ゲートに存 在する負の電荷が少なくなるのに比例して低くなる。曲線がＶ_cw軸に交差するＶ_cw の値はフラットバンド電圧であり、これらも浮遊ゲートの電荷状態に依存する 。関連のフラットバンド電圧よりも大きな電圧では、電子の蓄積が表面で行われ る。曲線Ａは浮遊ゲート上の負の電荷が最大の場合、曲線Ｃは浮遊ゲート上の負 の電荷が最小の場合、曲線Ｂは浮遊ゲート上の電荷の値が中間値の場合のＱ_d及 びＶ_cw間の関係をそれぞれ示す。入力電圧が変化しうる領域を図４に符号１８で 示してある。正及び負の電荷を入力信号に依存して蓄積しうるようにする為には 、入力信号Ｖ_cwに対する電荷Ｑ_dと、例えば電圧領域１８の半分に位置するよう に選択した値の基準電圧Ｖ_refに対する電荷Ｑ_dとの間の差を決定しうるようにす る。この場合、図４のそれぞれの曲線Ａ，Ｂ及びＣに対応する曲線Ａ′，Ｂ′及 びＣ′が図５に示すように得られる。 装置の動作を図６につき説明する。この図６では２つの入力電極６ａ及び６ｂ と出力電極１３とを線図的に示してある。入力及び出力電極は表面領域３と関連 するキャパシタとして示してある。浮遊ゲートはこれらのキャパシタの誘電体中 に破線で示してある。図６ａは、スイッチＳ₁及びＳ₂が電極６ａ及び６ｂを入力 信号Ｖ₁及びＶ₂の端子にそれぞれ接続してこれら入力信号Ｖ₁及びＶ₂をサンプリ ングする状態を示す。これと同時に表面領域３がスイッチＳを経て増幅器１１の 出力端子Ｖ_outに短絡される為、表面領域３の（非空乏化部分の）電位がＶ_refに 等しくなるか或いは少なくともほぼ等しくなる。キャパシタ６ｉ，３の電荷は入 力信号Ｖｉと浮遊ゲートの電荷状態とによって決定される。図６ｂに示す次の段 階では、キャパシタ６ｉ，３に蓄積された電荷がキャパシタ１３，３に 伝達される。この目的の為に、第１スイッチＳを開放する為、増幅器１１の出力 端子はもはや−入力端子と短絡されない。次に、入力電極６ａ及び６ｂをスイッ チＳ₁及びＳ₂により基準電圧Ｖ_refにする。表面領域の電位は少なくともほぼＶ_{r ef} に等しくなる為、入力信号Ｖ₁及びＶ₂により誘起される電荷はキャパシタ３， １３に転送される。このキャパシタの電荷／電圧は図１のニューラル回路網にお ける非直線関数Ｆとして用いられ、一方、キャパシタ１３，３における浮遊ゲー トの電荷状態によりある範囲内でこの関数の特性を調整することができる。 図４又は図５の電荷Ｑ_d対Ｖ_cwの関係は４つの可能な種類の１つである。第２ の種類は図４又は図５の特性をラインＶ_cw＝Ｖ_refに対し反転させることにより 得られる。第３の種類は図４又は図５の特性をＶ_cw軸に対し反転させた場合に得 られる。第２の種類は、入力信号を２Ｖ_ref−Ｖ_inとして反転形態で入力電極６ に供給することにより得られる。第３及び第４の種類はそれぞれ第１及び第２の 種類の方法により得られる電荷を次のニーロンの入力から減算することにより得 られる。図７は、上述した４つの種類が存在するニューラル回路網の可能な実施 例の回路図を示す。この場合、基準電圧Ｖ_refが０Ｖに等しいと仮定する。図面 にはシナプス（ＳＹＮＡＰＳ）ｉｊにより結合された２つのニューロン（ＮＥＵ ＲＯＮ）ｉ及びｊを示してある。図６に破線で示すこれらのキャパシタにおける 浮遊ゲートは図面を簡単にする為に図示していないが、これらは存在しているも のとする。各増幅器は２つの出力端子、すなわち、図６にも存在するような非反 転出力端子と、他の出力端子から区別する為に○の記号を付して示す反転出力端 子とを有する。増幅器の反転入力端子にも同じ記号を付した。各ニューロンは２ つの出力キャパシタを有する。すなわち、ニューロンｉは出力キャパシタ２０及 び２１を有し、ニューロンｊは出力キャパシタ２２及び２３を有する。キャパシ タ２０及び２２は可変のキャパシタンスを有する前述した種類のものとすること ができる。一方、キャパシタ２１及び２３は、利用する電圧範囲内で一定のキャ パシタンスを有する。キャパシタ２０は増幅器２７の非反転出力端子２４及び反 転入力端子２６間に結合されている。このキャパシタはスイッチ２８により短絡 せしめることができる。増幅器２７、スイッチ２８及びキャパシタ２０は図６の 回路におけるように入力信号Ｖ₁〜Ｖ₄が与えられると出力端子２４に第１の種 類の出力信号を生じる。増幅器２７の反転出力端子２５は反転出力信号、すなわ ち上述した第２の種類の信号を生じる。第２出力キャパシタ２１は第３及び第４ の種類の信号に対して作用する。キャパシタ２１のキャパシタンスは例えば、キ ャパシタ２０のキャパシタンスと同じ、或いはほぼ同じ大きさである。このキャ パシタ２１は一定のキャパシタンスの擬似キャパシタ２９を経てキャパシタ２０ に結合されている。このキャパシタ２１は増幅器３１の非反転出力端子３０を反 転入力端子に結合する。出力端子３０はスイッチ２８とほぼ逆相で動作するスイ ッチ３３により入力端子３２に接続される。出力端子３０は以下に説明するよう に第３の種類の出力信号を生じる。増幅器３１は第４の種類の出力信号を生じる 反転出力端子３４を有する。出力端子２４，２５，３０及び３４の各々は接続ラ イン３５を経てシナプスｉｊの関連の入力電極３６〜３９に接続されている。ニ ューロンｊはニューロンｉにのみならず図７に破線接続ライン３５′で線図的に 示すようにシナプスｉ′ｊ（図示せず）を介して他のニューロンにも接続しうる 。図６の回路でスイッチＳ₁及びＳ₂によって形成されている、入力電極３６，３ ７及び３８，３９を基準電位に対し設定する手段は、図７の回路中のニューロン ｉではそれぞれのスイッチ２８及び３３によって形成されている。ニューロンｊ の構成は例えば、ニューロンｉの構成と同じであり、２つの増幅器４０及び４１ を有している。増幅器４０の非反転出力端子４２は、スイッチ３３と同期して動 作するスイッチ４３を介して反転入力端子４４に接続される。同様に、増幅器４ １の非反転出力端子４５はスイッチ２８と同期して切換わるスイッチ４６を介し て反転入力端子４７に接続される。出力キャパシタ２２及び２３は一定のキャパ シタンスの擬似キャパシタ４８により結合されている。 回路の説明は、入力信号Ｖ₁〜Ｖ₄がサンプリングされ、スイッチ２８が開放し （非導通となり）入力信号が与えられる入力電極が基準電位レベル（０ボルト） にある状態から始める。この場合、重み付き入力信号の合計を表す電荷が出力キ ャパシタ２０に完全に又はほぼ完全に蓄積されている。出力端子２４は出力信号 Ｖ_outを生じ、反転出力端子２５は出力信号−Ｖ_outを生じる。これと同時にスイ ッチ４３及び３３が閉じられている（導通している）為、ニューロンｊにおける 増幅器４０の入力端子４４及び増幅器３１の入力端子３２は基準電圧にある。 増幅器２７の出力信号は接続ライン３５を経てシナプスｉｊの入力電極３６及び ３７に供給され、重み付け形態の電荷に変換される。これと同時に基準電圧が閉 じられているスイッチ３３を経てシナプスｉｊの入力電極３８及び３９に供給さ れる。次の段階では、スイッチ３３及び４３が最初に開放し、その後にスイッチ ２８及び４６が閉じられる。この場合も、入力電極３６及び３７が基準電圧とな り、これらの電極により誘起された空乏層電荷がニューロンｉの出力キャパシタ ２２に蓄積される。電荷は擬似キャパシタ２３を経て増幅器３１の出力キャパシ タ２１内にも誘起され、この電荷は増幅器２７のキャパシタ２０内に蓄積された 電荷に対応する。出力増幅器３１の出力端子３０及び３４は出力信号Ｖ_out及び −Ｖ_outを生じ、これら出力信号はシナプスｉｊにおいてキャパシタ３８及び３ ９内に蓄積された重み信号により重み付けされ、空乏層電荷を誘起し、この空乏 層電荷が出力キャパシタンスにおける電荷から減算される。 図８は、浮遊ゲートにおける重みの４つの異なる組合せに対して上述した４つ の信号入力の種類に対するシナプスでの電荷Ｑ_outの４つの曲線Ｉ，II，III及び IVを示す。０Ｖと−５Ｖとの間の値を有しうる入力電圧Ｖ_cwがＶ_ref＝−２．５ Ｖに対し横軸にプロットされている。電荷Ｑ_outはＰＣで縦軸にプロットされて いる。曲線Ｉは第１及び第４の種類の浮遊ゲートに最大の電荷が存在し、第２及 び第３の種類の浮遊ゲートに最小の電荷が存在している状態でのＱ_outを示す。 曲線IIは逆の状態、すなわち、第２及び第３の種類の浮遊ゲートに最大の電荷が 存在し、第１及び第４の種類の浮遊ゲートに最小の電荷が存在する状態でのＱ_{ou t} を示す。曲線IIIでは、第１及び第２の種類の浮遊ゲートにおける電荷が最小で 、第３及び第４の種類の浮遊ゲートにおける電荷が最大である。曲線IVはその逆 の状態のＱ_outを示す。 上述した４つの変換は必ずしも１つのシナプス中に生じるようにする必要がな いこと明らかである。図９ａは、重みを図８の曲線Ｉ及びIIによりそれぞれ選択 した２つの入力信号Ｘ₁及びＸ₂の例を示す。信号Ｘ₁及びＸ₂はこの設定で２つの 種類に、すなわちＸ₁＞Ｘ₂及びＸ₁＜Ｘ₂の種類に分類しうる。実行する処理は、 簡単の為にＱ_threshold＝０Ｃを選択した場合に Ｑ_out(Ｘ₁)＋Ｑ_out(Ｘ₂)＞Ｑ_threshold が正しくなるＸ₁,Ｘ₂の線図中の領域で表わすことができる。図８の線図から容 易に分るように、曲線Ｉ及びIIに属する重みを有するこの式は図９ａに＋符号で 示す領域で満足される。これと相補を成す領域は−符号で示してあり、ライン５ ０はこれら２つの領域間の境界を示す。図９ｂも同様な線図であるが、シナプス が図８の曲線IV及びIIIに対して設定されている。この線図は４つの象現に分割 されており、これらは曲線III及びIVから容易に得ることもできる。図９ｃは図 ８の曲線IV及びIIに対し設定されたシナプスを有する線図を示す。 本発明は上述した実施例に限定されず、本発明の範囲内で多くの変形が可能で あること当業者にとって明らかである。例えば、ｎ型表面領域内にｐ型表面領域 を形成し、この表面領域を浮遊ゲートの隣りで表面に見えるように位置させ、こ の表面領域を、浮遊ゲートの下の導電型の反転が阻止されるような低電圧に対し て設定されるようにすることもできる。上述した例の導電型は反転させることが できるが、この場合印加する電圧を適切に変える必要があること勿論である。 図７の実施例では、キャパシタ２０及び２２を可変キャパシタの代りに固定キ ャパシタとすることができる。この場合、これらキャパシタは固定の、すなわち 殆ど電圧に依存しないキャパシタンスを有するようにすることができ、従って例 えば、２つの導電層を中間の誘電体によって分離させたものを以って構成するこ とができる。より一層複雑な関数Ｆ（図１）を達成しうる可調整キャパシタの組 合せにより増幅器の帰還を達成することもできる。更に、上述した実施例におけ る重みは、浮遊ゲート上の電荷によってのみならず、表面領域３における垂直方 向のドーピング分布の選択によっても設定しうる。

Claims (1)

1. 【特許請求の範囲】 １．表面に隣接する第１導電型の表面領域を有する半導体本体を具え、前記の表 面には、電気的浮遊ゲートを有し表面領域から絶縁されている電極構造体と、加 算すべき重み付け入力信号が供給される為のものであり、半導体本体の表面及び 浮遊ゲートから電気絶縁され且つ浮遊ゲートに容量的に結合されている多数の入 力電極とが設けられている、多数の重み付け入力信号の加算用半導体装置におい て、 各入力電極に浮遊ゲート電極が関連しており、関連の入力電極に供給される 入力信号に重み付けする重みを表わす電荷を前記の浮遊ゲート電極の各々に供給 する手段が設けられ、前記の表面領域がｐｎ接合を介して第２導電型の半導体本 体の隣接部分内に侵入して重み付け入力信号の和を表わす値の電荷を蓄積する電 荷蓄積領域を形成し、表面領域を第１動作状態で基準電位にし、第２動作状態で 電気的浮遊電位にしうる手段が設けられていることを特徴とする半導体装置。 ２．請求の範囲１に記載の半導体装置において、前記の表面領域が差動増幅器の １つの入力端子に電気接続され、この差動増幅器の他の入力端子が動作中基準電 位となる接続点に接続されていることを特徴とする半導体装置。 ３．請求の範囲２に記載の半導体装置において、増幅器の出力端子を前記の表面 領域に接続しうるとともに基準電圧又は入力信号を入力電極に供給しうるスイッ チング手段が設けられていることを特徴とする半導体装置。 ４．請求の範囲２又は３に記載の半導体装置において、前記の表面領域と増幅器 の出力端子とが帰還キャパシタを経て電気的に相互接続されていることを特徴と する半導体装置。 ５．請求の範囲４に記載の半導体装置において、前記の帰還キャパシタが導電性 の浮遊領域を有し、この浮遊領域はこの帰還キャパシタの一方の電極を形成する 表面領域に接続された半導体本体の領域と、この帰還キャパシタの他方の電極を 形成する導電層との間に位置し、この導電層は絶縁材料により前記の表面領域及 び前記の浮遊領域から絶縁されていることを特徴とする半導体装置。 ６．請求の範囲１〜５のいずれか一項に記載の半導体装置において、動作中入力 電極に入力信号と基準電圧とを交互に供給しうるようにする手段が設けられてい ることを特徴とする半導体装置。 ７．請求の範囲１〜６のいずれか一項に記載の半導体装置において、トンネル誘 電体により浮遊ゲートから分離されている注入領域が入力電極の各々及びこれに 関連する浮遊ゲートと関連していることを特徴とする半導体装置。 ８．請求の範囲７に記載の半導体装置において、前記の注入領域が第１導電型の 表面領域を以って構成され、この表面領域は、第２導電型の半導体本体の前記の 隣接部分内に第１導電型の表面領域から横方向に分離されて設けられていること を特徴とする半導体装置。 ９．請求の範囲１〜８のいずれか一項に記載の半導体装置において、関連の浮遊 ゲートを有する多数の入力電極が設けられ、これら入力電極に共通入力信号が互 いに異なるように供給されるようになっていることを特徴とする半導体装置。 10．請求の範囲９に記載の半導体装置において、前記の多数の入力電極が４個で あり、表面領域中の電荷Ｑ_d1となる入力信号Ｖ_inが第１入力電極に供給され、電 荷Ｑ_d2となる−Ｖ_inの形態の入力信号が第２入力電極に供給された際に、第３入 力電極に供給される入力信号は、第１入力電極に属する重みに等しい重みが与え られた電荷−Ｑ_d1が表面領域内に誘起される形態で供給され、第４入力電極の為 の入力信号は、第２入力電極に属する重みに等しい重みが与えられた電荷−Ｑ_d2 が表面領域内に誘起される形態で供給されるように入力信号が入力電極に供給さ れることを特徴とする半導体装置。 11．請求の範囲１〜１０のいずれか一項に記載の半導体装置において、表面領域 にはこの表面領域とで整流接合を形成する１つ又は複数個の領域が設けられ、こ の整流接合により、浮遊ゲートの下側の導電型の反転が逆電圧の印加中阻止され るようになっていることを特徴とする半導体装置。