JPH04144166A - 分布しきい値型電界効果トランジスタ - Google Patents
分布しきい値型電界効果トランジスタInfo
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- JPH04144166A JPH04144166A JP2267237A JP26723790A JPH04144166A JP H04144166 A JPH04144166 A JP H04144166A JP 2267237 A JP2267237 A JP 2267237A JP 26723790 A JP26723790 A JP 26723790A JP H04144166 A JPH04144166 A JP H04144166A
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- 238000009826 distribution Methods 0.000 title claims description 4
- 230000005685 electric field effect Effects 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 34
- 230000005669 field effect Effects 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000001052 transient effect Effects 0.000 description 27
- 230000000694 effects Effects 0.000 description 11
- 239000012212 insulator Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 235000011475 lollipops Nutrition 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、第一電界効果型トランジスタ（ＦＥＴ）及び
第二ＦＥＴが直列に結合され、電圧が前記第−ＦＥＴの
ゲートに印加される分布しきい値型電界効果トランジス
タ（１）ＴＶ−ＦＥＴ）に間する。
第二ＦＥＴが直列に結合され、電圧が前記第−ＦＥＴの
ゲートに印加される分布しきい値型電界効果トランジス
タ（１）ＴＶ−ＦＥＴ）に間する。
［背景技術］
オフ電流が低いことはアクティブマトリクスに使用され
る非晶質シリコン電Ｗ効果型トランジスタ（ａ−５ｉ
ＦＥＴ）に対しては非常に重要なファクタである。この
理由は、オフ電流が高いことによりＦＥＴを用いた液晶
デイスプレィの光学像の質が低下すると言うような様々
な問題が発生するからである。
る非晶質シリコン電Ｗ効果型トランジスタ（ａ−５ｉ
ＦＥＴ）に対しては非常に重要なファクタである。この
理由は、オフ電流が高いことによりＦＥＴを用いた液晶
デイスプレィの光学像の質が低下すると言うような様々
な問題が発生するからである。
このような状況に於て、分布しきい値型ＦＥＴ（Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇ
ｅ Ｆｌｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：
ＤＴＶ−ＦＥＴ）が、最近提案された（Ｊａｐａｎｅ
ｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ 第２７巻、 １２号、１９８８年、第Ｌ２
３７９〜Ｌ２３８１頁）。それは、チャンネルがソース
からドレインへ局所的に変化するしきい値電圧Ｖｔを有
しているような非晶質シリコン（ａ−５ｉ：Ｈ）又は多
結晶シリコンの構造的なチャンネルを備えている。これ
によって電子電導とホール電導との間の（ゲート電圧に
対する）分離が増大する。この増大した分離がＤＴＶ−
ＦＥＴ効果と呼はれている。この効果の利点は、これに
より使用することが可能となる電圧範囲をより大きくす
ることが出来る点てあり、これにより設計の自由度が増
大する。この自由度は、例えばアクティブマトリックス
内でのトランジスタ特性が不均一に分布する問題の解決
に使用することが出来、又それにより使用することが出
来る液晶の選択度を増すことが可能となる。又ＤＴＶ−
ＦＥＴ効果の結果として生しるオフ電流の減少により、
アクティブマトリックスＬＣＤデイスプレィの特性が改
善される。
ｔｒｉｂｕｔｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇ
ｅ Ｆｌｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：
ＤＴＶ−ＦＥＴ）が、最近提案された（Ｊａｐａｎｅ
ｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ 第２７巻、 １２号、１９８８年、第Ｌ２
３７９〜Ｌ２３８１頁）。それは、チャンネルがソース
からドレインへ局所的に変化するしきい値電圧Ｖｔを有
しているような非晶質シリコン（ａ−５ｉ：Ｈ）又は多
結晶シリコンの構造的なチャンネルを備えている。これ
によって電子電導とホール電導との間の（ゲート電圧に
対する）分離が増大する。この増大した分離がＤＴＶ−
ＦＥＴ効果と呼はれている。この効果の利点は、これに
より使用することが可能となる電圧範囲をより大きくす
ることが出来る点てあり、これにより設計の自由度が増
大する。この自由度は、例えばアクティブマトリックス
内でのトランジスタ特性が不均一に分布する問題の解決
に使用することが出来、又それにより使用することが出
来る液晶の選択度を増すことが可能となる。又ＤＴＶ−
ＦＥＴ効果の結果として生しるオフ電流の減少により、
アクティブマトリックスＬＣＤデイスプレィの特性が改
善される。
ＤＴＶ−ＦＥＴを実現する最も単純な方法は、第８図に
示されるように２個の通常のトランジスタを直列に外部
から接続し、そしてゲート電圧Ｖｇに一定のオフセット
電圧Ｖｏｓを加えた電圧をドレイン側のトランジスタに
与える事である。
示されるように２個の通常のトランジスタを直列に外部
から接続し、そしてゲート電圧Ｖｇに一定のオフセット
電圧Ｖｏｓを加えた電圧をドレイン側のトランジスタに
与える事である。
ＤＴＶ−ＦＥＴを得る第二の方法は、第９ａ図に示され
ているようにチャンネルの一部をドープすることである
。図で’ｎ−ａ−５−と記載されているチャンネル部分
は実質上ドープされておらず、ＩＩ ｎａ−ｓ １＋１
と記されている領域は適度にドープされている。適度の
ドープによってそれらの形状を変えずに（ゲート電圧の
点で）特性が変化する。この結果しきい値分布電圧はチ
ャンネルに沿ってステップ函数となる。この時これがＤ
ＴＶ−ＦＥＴ効果となる。
ているようにチャンネルの一部をドープすることである
。図で’ｎ−ａ−５−と記載されているチャンネル部分
は実質上ドープされておらず、ＩＩ ｎａ−ｓ １＋１
と記されている領域は適度にドープされている。適度の
ドープによってそれらの形状を変えずに（ゲート電圧の
点で）特性が変化する。この結果しきい値分布電圧はチ
ャンネルに沿ってステップ函数となる。この時これがＤ
ＴＶ−ＦＥＴ効果となる。
第９ｂ図は、２個の均＝−のＦＥＴ、Ｑ５及びＱｄを直
列に接続することによって形成された第９ａ図に示され
るＤＴＶ−ＦＥＴの等価回路を示す。第９ｃ図は、第９
ａ図に示されるＤＴＶ−ＦＥＴのオフ特性の一例を示し
、ここで点線は各均−ＦＥＴの特性を示す。
列に接続することによって形成された第９ａ図に示され
るＤＴＶ−ＦＥＴの等価回路を示す。第９ｃ図は、第９
ａ図に示されるＤＴＶ−ＦＥＴのオフ特性の一例を示し
、ここで点線は各均−ＦＥＴの特性を示す。
［本発明が解決する問題点コ
上述したようにこれまでに提案されたＤＴＶ−ＦＥＴは
、第８図のＤＴＶ−ＦＥＴに示されるように余分のオフ
セット電圧を使用するか、または第９ａ図に示されるよ
うにチャンネルの一部をドープすることによって得られ
る。
、第８図のＤＴＶ−ＦＥＴに示されるように余分のオフ
セット電圧を使用するか、または第９ａ図に示されるよ
うにチャンネルの一部をドープすることによって得られ
る。
第一の方法の欠点は、それが少なくとも第三の電圧を必
要とするので、それが４端子素子となることである。こ
のことは、トランジスタが設けられる回路（例えば液晶
デイスプレィのアクティブマトリックス）において、外
部電圧をトランジスタに与えるために付加的な走査ライ
ンを使用しなけれはならない事を意味する。これらの付
加的な走査ラインを設けなけれはならないことによって
、製造コストが増大し、例えばクロスオーバーショート
のようなデイスプレィの故障の機会が増大する。史にこ
れらの付加的な走査ラインが占める面積によりデイスプ
レィの開口比が減少する。
要とするので、それが４端子素子となることである。こ
のことは、トランジスタが設けられる回路（例えば液晶
デイスプレィのアクティブマトリックス）において、外
部電圧をトランジスタに与えるために付加的な走査ライ
ンを使用しなけれはならない事を意味する。これらの付
加的な走査ラインを設けなけれはならないことによって
、製造コストが増大し、例えばクロスオーバーショート
のようなデイスプレィの故障の機会が増大する。史にこ
れらの付加的な走査ラインが占める面積によりデイスプ
レィの開口比が減少する。
チャンネルの一部をトープすることによりＤＴＶ−ＦＥ
Ｔを形成する第二の方法は、余分の電圧を必要としない
ので、付加的な走査ラインの問題は解決している。しか
しながらＶｔに於ける分布の大きさ、つまりＤＴＶ−Ｆ
ＥＴ効果の程度が、ドーピングによって得ることの出来
るしきい値電圧が少ししか変化しないので、制限されて
しまう（例えは、ＭＲ５ＳｙｍｐＰｒｏｃ １４９−２
４７ （＋９８９）を参照）。
Ｔを形成する第二の方法は、余分の電圧を必要としない
ので、付加的な走査ラインの問題は解決している。しか
しながらＶｔに於ける分布の大きさ、つまりＤＴＶ−Ｆ
ＥＴ効果の程度が、ドーピングによって得ることの出来
るしきい値電圧が少ししか変化しないので、制限されて
しまう（例えは、ＭＲ５ＳｙｍｐＰｒｏｃ １４９−２
４７ （＋９８９）を参照）。
［本発明の概要コ
本発明の目的の一つは、外部から与える付加的な電圧を
必要とせず、又その製造にドーピング方法を必要としな
い、 ［技術分野］の項に記載した新規なりＴＶ−ＦＥ
Ｔを提供することにある。
必要とせず、又その製造にドーピング方法を必要としな
い、 ［技術分野］の項に記載した新規なりＴＶ−ＦＥ
Ｔを提供することにある。
この目的達成のために本発明のＤＴＶ−ＦＥＴが特徴と
する点は、 （ａ）前記電圧を、オンとオフの時間を各々ｔ０．．と
ｔｏｒｔとするパルス電圧とし、 （ｂ）前記第一電界効果トランジスタと前記第二電界効
果トランジスタとの共通接続点と前記第一電界効果トラ
ンジスタの前記ゲートとの間に、容量Ｃ１を有する第一
キャパシタと容１１ｋＣ２を有する第二キャパシタとを
直列に結合し、 （ｃ）前記ｔｏｎとｔ。ｒｒの時間における抵抗値が各
々Ｒ０゜とＲ８ｒｌである非線形抵抗素子を、前記第一
電界効果トランジスタと前記第二電界効果トランジスタ
の各々のゲートの間に結合し、（ｄ）前記第一キャパシ
タと前記第二キャパシタとの共有接続点を前記第二電界
効果トランジスタの各々のゲートの間に結合し、 （ｅ）時定数Ｒｏ、（（：＋＋Ｃ２）をｔｏｎより充分
に小とし、かつ （ｆ）時定数Ｒｏ ｔ ｔ （ＣＩ ＋Ｃ２）をｊｏ＋
＋より充分に大とした、点である。
する点は、 （ａ）前記電圧を、オンとオフの時間を各々ｔ０．．と
ｔｏｒｔとするパルス電圧とし、 （ｂ）前記第一電界効果トランジスタと前記第二電界効
果トランジスタとの共通接続点と前記第一電界効果トラ
ンジスタの前記ゲートとの間に、容量Ｃ１を有する第一
キャパシタと容１１ｋＣ２を有する第二キャパシタとを
直列に結合し、 （ｃ）前記ｔｏｎとｔ。ｒｒの時間における抵抗値が各
々Ｒ０゜とＲ８ｒｌである非線形抵抗素子を、前記第一
電界効果トランジスタと前記第二電界効果トランジスタ
の各々のゲートの間に結合し、（ｄ）前記第一キャパシ
タと前記第二キャパシタとの共有接続点を前記第二電界
効果トランジスタの各々のゲートの間に結合し、 （ｅ）時定数Ｒｏ、（（：＋＋Ｃ２）をｔｏｎより充分
に小とし、かつ （ｆ）時定数Ｒｏ ｔ ｔ （ＣＩ ＋Ｃ２）をｊｏ＋
＋より充分に大とした、点である。
本発明は次のような認識に基づいている。前述した応用
分野に於いてはトランジスタは常にパルス駆動で動作す
る。従って後に第４ａ及び第４ｂ図に基ついて説明する
ように、２側辺Ｅのゲートの間に一次的なオフセット電
圧を発生させるＲＣ回路を使用することが可能となる。
分野に於いてはトランジスタは常にパルス駆動で動作す
る。従って後に第４ａ及び第４ｂ図に基ついて説明する
ように、２側辺Ｅのゲートの間に一次的なオフセット電
圧を発生させるＲＣ回路を使用することが可能となる。
第４ｂ図に示される様なパルス波形をノート１に与える
と、ノード２にはその波形がそのまま出現する。ＲＣ回
路３の時定数がｔｏｎまたはｔ。「ｆの何れかと同じ程
度であると、時間に依存した電圧がノード２とノード４
の間に現れるであろう。更に、ＲＣ回路における抵抗素
子として、例えばダイオードの様な非線形抵抗素子を使
用することによって、これらのオフセット電圧をデバイ
スが“１ＯｎＩ＋又は”ｏ ｆ ｆ ”状態となる状態
に対応させることが可能となる。例えば、Ｒがｔｏｎの
間に低く、ｔ、ｒｔの間に高い場合には、ノード２と４
の間のオフセット電圧はｔ。「ｆの間のみに存在するで
あろう。
と、ノード２にはその波形がそのまま出現する。ＲＣ回
路３の時定数がｔｏｎまたはｔ。「ｆの何れかと同じ程
度であると、時間に依存した電圧がノード２とノード４
の間に現れるであろう。更に、ＲＣ回路における抵抗素
子として、例えばダイオードの様な非線形抵抗素子を使
用することによって、これらのオフセット電圧をデバイ
スが“１ＯｎＩ＋又は”ｏ ｆ ｆ ”状態となる状態
に対応させることが可能となる。例えば、Ｒがｔｏｎの
間に低く、ｔ、ｒｔの間に高い場合には、ノード２と４
の間のオフセット電圧はｔ。「ｆの間のみに存在するで
あろう。
従ってメインゲートを構成する第−ＦＥＴのゲートにノ
ート２を接続し、トランジェントゲートを構成する第二
ＦＥＴゲートにノート４を接続することによって、ＤＴ
Ｖ−ＦＥＴを得ることが可能となる。
ート２を接続し、トランジェントゲートを構成する第二
ＦＥＴゲートにノート４を接続することによって、ＤＴ
Ｖ−ＦＥＴを得ることが可能となる。
正と負の両方のトレイン電圧てＤＴＶ−ＦＥＴ効果が得
られる対称ＤＴＶ−ＦＥＴが必要な場合には、次のよう
なりＴＶ−ＦＥＴが必要となる。それらのＤＴＶ−ＦＥ
Ｔの一つが特徴とず′る点は、前記第−ＦＥＴに別のＦ
ＥＴを直列に接続し、そのゲートを前記第二ＦＥＴのゲ
ートに接続した点である。
られる対称ＤＴＶ−ＦＥＴが必要な場合には、次のよう
なりＴＶ−ＦＥＴが必要となる。それらのＤＴＶ−ＦＥ
Ｔの一つが特徴とず′る点は、前記第−ＦＥＴに別のＦ
ＥＴを直列に接続し、そのゲートを前記第二ＦＥＴのゲ
ートに接続した点である。
他方の対称ＤＴＶ−ＦＥＴが特徴とする点は、前記第二
ＦＥＴに別のＦＥＴを直列に接続し、そのゲートを前記
第−ＦＥＴのゲートに接続した点である。
ＦＥＴに別のＦＥＴを直列に接続し、そのゲートを前記
第−ＦＥＴのゲートに接続した点である。
ＤＴＶ−ＦＥＴの非線形抵抗素子はダイオードが望まし
い。
い。
ＬＣＤマトリックスに特に適しているＤＴＶ−ＦＥＴが
特徴とする点は、 （ａ）基板上に設けられた第一ゲート電極、（ｂ）前記
ゲート電極を部分的に覆う第一絶縁層、（Ｃ）前記第一
絶縁Ｎｒ、こ設けられた第二ゲート電極、 （ｄ）前記第一ゲート電極と前記第二ゲート電極に設け
られた窓以外の前記第二ゲート電極を覆う第二絶縁層、 （ｅ）前記第二絶縁層上に設けられた半導体層、（ｆ）
前記半導体層の一部乙こ設けられた２個のコンタクト、
及び （ｇ）前記第二ｗ！縁屡の他の部分に設けられた２個の
コンタクトで、一方が前記半導体層と前記第二ゲート電
極との間ζこ接続されていて、他方が前記半導体層と前
記第一ゲート電極層との間に結合されている２個のコン
タクト、を有する点である。
特徴とする点は、 （ａ）基板上に設けられた第一ゲート電極、（ｂ）前記
ゲート電極を部分的に覆う第一絶縁層、（Ｃ）前記第一
絶縁Ｎｒ、こ設けられた第二ゲート電極、 （ｄ）前記第一ゲート電極と前記第二ゲート電極に設け
られた窓以外の前記第二ゲート電極を覆う第二絶縁層、 （ｅ）前記第二絶縁層上に設けられた半導体層、（ｆ）
前記半導体層の一部乙こ設けられた２個のコンタクト、
及び （ｇ）前記第二ｗ！縁屡の他の部分に設けられた２個の
コンタクトで、一方が前記半導体層と前記第二ゲート電
極との間ζこ接続されていて、他方が前記半導体層と前
記第一ゲート電極層との間に結合されている２個のコン
タクト、を有する点である。
その構造が単純であるＤＴＶ−ＦＥＴが特徴とする点は
、（ａ）基板上に設けられたゲート電極、（ｂ）前記ゲ
ート電極を部分的に覆う第一絶縁層、（Ｃ）前記第一絶
縁層と前記ゲート電極の一部の両方を覆う第一半導体層
、 （ｄ）前記第一半導体層に設けられた第二絶縁層、（ｅ
）そのチャンネルの導伝型が前記第一半導体層のそれと
反対である第二半導体層、及び（ｆ）前記第二半導体層
に設けられた２個のコンタク ト を有する点である。
、（ａ）基板上に設けられたゲート電極、（ｂ）前記ゲ
ート電極を部分的に覆う第一絶縁層、（Ｃ）前記第一絶
縁層と前記ゲート電極の一部の両方を覆う第一半導体層
、 （ｄ）前記第一半導体層に設けられた第二絶縁層、（ｅ
）そのチャンネルの導伝型が前記第一半導体層のそれと
反対である第二半導体層、及び（ｆ）前記第二半導体層
に設けられた２個のコンタク ト を有する点である。
［実施例］
第１図は、前述した認識に基づいた本発明のＤＴＶＦＥ
Ｔを示す。ノート５に於けるメインゲートポテンシャル
ｖｇは、第２図の−Ｌ側の波形図に示されろようなパル
ス波形である。この波形を使用する場合、回路は、ｎチ
ャンネルモートて動作する、つまりオン電圧■。。がオ
フ電圧Ｖ。ｒ＋よりも大きい必要がある。
Ｔを示す。ノート５に於けるメインゲートポテンシャル
ｖｇは、第２図の−Ｌ側の波形図に示されろようなパル
ス波形である。この波形を使用する場合、回路は、ｎチ
ャンネルモートて動作する、つまりオン電圧■。。がオ
フ電圧Ｖ。ｒ＋よりも大きい必要がある。
ｐチャンネルトランジスタとゲート電圧波形を反転させ
た条件でもこの回路は動作する。
た条件でもこの回路は動作する。
第２図に示されたポテンシャルは、トランジスタ６のゲ
ート（メインゲート）に直接与えられる。トランジスタ
７のゲートポテンシャル■ｇ′ つまりトランジェン
トゲートポテンシャルは、キャパシタ８と９及び非線形
抵抗素子ｌＯのＲＣ回路によって決定される。非線形抵
抗素子は、ノート３０がノード５に対し負である時その
抵抗が低い値Ｒ８０を有し、非線形抵抗素子ＩＯの両端
の電圧差が正である時、その抵抗が大きな値Ｒ０ｒ「を
冑する性質を示す。非線形抵抗素子１０は、ダイオード
、トランジスタ等により形成することが出来る。
ート（メインゲート）に直接与えられる。トランジスタ
７のゲートポテンシャル■ｇ′ つまりトランジェン
トゲートポテンシャルは、キャパシタ８と９及び非線形
抵抗素子ｌＯのＲＣ回路によって決定される。非線形抵
抗素子は、ノート３０がノード５に対し負である時その
抵抗が低い値Ｒ８０を有し、非線形抵抗素子ＩＯの両端
の電圧差が正である時、その抵抗が大きな値Ｒ０ｒ「を
冑する性質を示す。非線形抵抗素子１０は、ダイオード
、トランジスタ等により形成することが出来る。
本願発明に於いては、Ｃ＋＋ ｃ２． Ｒｏｎ、Ｒｏｔ
）の値は、ｔｏ。及びｔ。ｆ「との関連で次のように選
ばれる。
）の値は、ｔｏ。及びｔ。ｆ「との関連で次のように選
ばれる。
（１） Ｒａｎ （ＣＩ ＋Ｃ２） ＜＜ ｔｏｎ
（２） Ｒｏｔｒ（Ｃ＋＋Ｃ２） ＞＞ ＬｏｌＩ
しかしながら、第１図のＤＴＶ−ＦＥＴの動作をより容
易に理解出来るように、ここでは、 Ｒｏｎ （ＣＩ ＋Ｃ２）ｚｊｏｎ Ｒｏ＋＋（Ｃ＋＋Ｃ２）夕ｔ。ｆ。
（２） Ｒｏｔｒ（Ｃ＋＋Ｃ２） ＞＞ ＬｏｌＩ
しかしながら、第１図のＤＴＶ−ＦＥＴの動作をより容
易に理解出来るように、ここでは、 Ｒｏｎ （ＣＩ ＋Ｃ２）ｚｊｏｎ Ｒｏ＋＋（Ｃ＋＋Ｃ２）夕ｔ。ｆ。
の条件を用いる。時刻ｔ１以前に於いてはポテンシャル
ｖｇ′はメインゲートポテンシャルＶ。＋＋に等しい。
ｖｇ′はメインゲートポテンシャルＶ。＋＋に等しい。
時刻１＋に於いてメインゲートポテンシャルＶｇはＶ。
ｎとこスイッチされ、キャパシタ８及び９によってＶｇ
’はν。Ｉｌ＋ＣＩ／（ＣＩ＋Ｃ２）（ＶＯＩｌ−Ｖｏ
ｌｔ）にスイ・ンナされる。非線形抵抗素子１ｏの抵抗
は低くなり（Ｒ，ｎ）、そしてポテンシャルｖ８′は時
定数Ｒ０゜（ＣＩ ＋Ｃ２）で即座にＶ。、、に上昇す
る。時刻ｔ２まてにｖｇ′は再びメインゲートのポテン
シャルに等しくなる。次いで、メインゲートポテンシャ
ルはスイッチオフされ、Ｖｇ′は■。ｎ−Ｃ＋／（Ｃ＋
＋Ｃ２）（Ｖｏｎ−Ｖ。＋＋）に低下し、その結果非線
形抵抗素子の抵抗値は高くなり（Ｒｏ＋＋）、ポテンシ
ャルｖｇ′はより大きな時定数Ｒ８ｒｒ（Ｃ＋＋Ｃ２）
てＶｏｆ＋に減少して行く。
’はν。Ｉｌ＋ＣＩ／（ＣＩ＋Ｃ２）（ＶＯＩｌ−Ｖｏ
ｌｔ）にスイ・ンナされる。非線形抵抗素子１ｏの抵抗
は低くなり（Ｒ，ｎ）、そしてポテンシャルｖ８′は時
定数Ｒ０゜（ＣＩ ＋Ｃ２）で即座にＶ。、、に上昇す
る。時刻ｔ２まてにｖｇ′は再びメインゲートのポテン
シャルに等しくなる。次いで、メインゲートポテンシャ
ルはスイッチオフされ、Ｖｇ′は■。ｎ−Ｃ＋／（Ｃ＋
＋Ｃ２）（Ｖｏｎ−Ｖ。＋＋）に低下し、その結果非線
形抵抗素子の抵抗値は高くなり（Ｒｏ＋＋）、ポテンシ
ャルｖｇ′はより大きな時定数Ｒ８ｒｒ（Ｃ＋＋Ｃ２）
てＶｏｆ＋に減少して行く。
前述の本発明のＤＴＶ−ＦＥＴの説明に於いては、ｔｏ
ｎ及びｔ。ｆ「にほぼ等しい時定数を使用したが、もし
上述した Ｒｏｎ （ＣＩ”Ｃ２） ＜＜ ｔｏｎＲＯＩＩ（ＣＩ
＋Ｃ２） ＞＞ ｔａｒ「の関係が成立すると、 （３） Ｖｇ’ ＝ＶｏＩＩｔ＝ｔｏ、の間（４） Ｖ
ｇ ’ ＝Ｘ’ｏ ｎ−ＣＩ ／ （（１：＋ ”Ｃ２
） （Ｖ。、−Ｖ、１Ｔ）ｔ”ｔｏ＋＋の閘 となる。第２図の点線で示されるように、この条件は、
ここに記載した状況がｔ。「ｆの間ステップ函数Ｖｔを
有することと等価となる。つまり、結果としてＤＴＶ−
ＦＥＴ効果が得られた事になる。現実にはオフタイムの
間に第１図の回路のノート５に負のゲートポテンシャル
を与えると、■ｇ′は第２図の下側の波形図の二本の実
線が示すように常にＶｏｓだけＶｇより大きくなる。こ
の事は、本発明の回路素子が第８図て示したような従来
のものとは異なり付加的な電圧供給を必要としないＤＴ
Ｖ−ＦＥＴとして動作することを意味する。
ｎ及びｔ。ｆ「にほぼ等しい時定数を使用したが、もし
上述した Ｒｏｎ （ＣＩ”Ｃ２） ＜＜ ｔｏｎＲＯＩＩ（ＣＩ
＋Ｃ２） ＞＞ ｔａｒ「の関係が成立すると、 （３） Ｖｇ’ ＝ＶｏＩＩｔ＝ｔｏ、の間（４） Ｖ
ｇ ’ ＝Ｘ’ｏ ｎ−ＣＩ ／ （（１：＋ ”Ｃ２
） （Ｖ。、−Ｖ、１Ｔ）ｔ”ｔｏ＋＋の閘 となる。第２図の点線で示されるように、この条件は、
ここに記載した状況がｔ。「ｆの間ステップ函数Ｖｔを
有することと等価となる。つまり、結果としてＤＴＶ−
ＦＥＴ効果が得られた事になる。現実にはオフタイムの
間に第１図の回路のノート５に負のゲートポテンシャル
を与えると、■ｇ′は第２図の下側の波形図の二本の実
線が示すように常にＶｏｓだけＶｇより大きくなる。こ
の事は、本発明の回路素子が第８図て示したような従来
のものとは異なり付加的な電圧供給を必要としないＤＴ
Ｖ−ＦＥＴとして動作することを意味する。
第１図の回路素子のＤＴＶ−ＦＥＴ効果は第３図に示さ
れている。実線（曲線Ｃ）は、ｔｏｒ＋の間に於けるソ
ース１１とトレイン１２の間の電流を、Ｒｏ、 ＝０及
びＲ０ｆＴ＝無限大； Ｃ１：Ｃ２； ドレイン電圧
Ｖｄ＝１０Ｖ： オンタイムの間ゲート電圧Ｖ。、＝
ｌ ＯＶ、の条件で、Ｖｏｘの函数として示している。
れている。実線（曲線Ｃ）は、ｔｏｒ＋の間に於けるソ
ース１１とトレイン１２の間の電流を、Ｒｏ、 ＝０及
びＲ０ｆＴ＝無限大； Ｃ１：Ｃ２； ドレイン電圧
Ｖｄ＝１０Ｖ： オンタイムの間ゲート電圧Ｖ。、＝
ｌ ＯＶ、の条件で、Ｖｏｘの函数として示している。
比較のために曲線ａは、ＲＣ回路かショートされている
場合、つまりＶｇ’ ＝■ｇが常に成立する場合の特性
を示している。この曲線ａは実質上通常の（非ＤＴＶ−
ＦＥＴ） ）ランジスタを示している。曲線すはトラン
ジスタ６のゲートも又■ｇ′に接続されている場合の特
性を示す。第３図に於ける曲線ａ及びＣを比較すること
によって本発明のＤＴＶ−ＦＥＴ効果、つまりトランジ
スタが実質上オフになっている範囲が実質上増大してい
る効果が、明確に判る。この事は、本発明のＤＴＶ−Ｆ
ＥＴがドーピング方法によって製造される第９ａ図に示
される従来のＤＴＶ−ＦＥＴよりもオフ状態の領域が広
くなっていることをボしている。
場合、つまりＶｇ’ ＝■ｇが常に成立する場合の特性
を示している。この曲線ａは実質上通常の（非ＤＴＶ−
ＦＥＴ） ）ランジスタを示している。曲線すはトラン
ジスタ６のゲートも又■ｇ′に接続されている場合の特
性を示す。第３図に於ける曲線ａ及びＣを比較すること
によって本発明のＤＴＶ−ＦＥＴ効果、つまりトランジ
スタが実質上オフになっている範囲が実質上増大してい
る効果が、明確に判る。この事は、本発明のＤＴＶ−Ｆ
ＥＴがドーピング方法によって製造される第９ａ図に示
される従来のＤＴＶ−ＦＥＴよりもオフ状態の領域が広
くなっていることをボしている。
第５ａ及び５ｂ図は、この素子かアクティフマトリック
スディスプレイに応用される場合に必要となる第１図の
ＤＴＶ−ＦＥＴの変形例を示す。前述したようにアクテ
ィブマトリクスのアドレシングにおいては正と負の両方
の電圧に於ける動作が必要となり、これには対称型ＤＴ
Ｖ−ＦＥＴが必要となる。これを実施するためには、ト
ランジェントゲートがソースコンタクト、あるいはトレ
インコンタクトに設けられた通常のトランジスタにも形
成されなけれはならない。第５ａ図に於いては新たなト
ランジスタ１３が左側に加えられ、この新たなトランジ
スタのゲートはトランジェントゲートポテンシャルＶ３
’に接続されている。第５ｂ図の場合新たなトランジス
タ１３は右側に配置され、そのゲートはゲートポテンシ
ャルＶｇ（こ接続されている。これらの回路の場合、ソ
ースとトレインの間に厳密な区別は存在せず、回路はコ
ンタクト１４と１５の開の正と負の両方のポテンシャル
差に対してＤＴＶ−ＦＥＴ効果を示す。
スディスプレイに応用される場合に必要となる第１図の
ＤＴＶ−ＦＥＴの変形例を示す。前述したようにアクテ
ィブマトリクスのアドレシングにおいては正と負の両方
の電圧に於ける動作が必要となり、これには対称型ＤＴ
Ｖ−ＦＥＴが必要となる。これを実施するためには、ト
ランジェントゲートがソースコンタクト、あるいはトレ
インコンタクトに設けられた通常のトランジスタにも形
成されなけれはならない。第５ａ図に於いては新たなト
ランジスタ１３が左側に加えられ、この新たなトランジ
スタのゲートはトランジェントゲートポテンシャルＶ３
’に接続されている。第５ｂ図の場合新たなトランジス
タ１３は右側に配置され、そのゲートはゲートポテンシ
ャルＶｇ（こ接続されている。これらの回路の場合、ソ
ースとトレインの間に厳密な区別は存在せず、回路はコ
ンタクト１４と１５の開の正と負の両方のポテンシャル
差に対してＤＴＶ−ＦＥＴ効果を示す。
勿論、第１図の回路は、個別ＦＥＴ及びキャパシタのよ
うな標準的な部品を使用して実現させることが出来る。
うな標準的な部品を使用して実現させることが出来る。
しかしながら、ＬＣＤ ７クテイブマトリツクスの場合
各々の部品によって占有される面積及びそれらの間の内
部接続に必要となる余分な製造工程が、デイスプレィの
開口を減少させ、製造コストを増大させかつ歩留まりを
減少させることになる。
各々の部品によって占有される面積及びそれらの間の内
部接続に必要となる余分な製造工程が、デイスプレィの
開口を減少させ、製造コストを増大させかつ歩留まりを
減少させることになる。
次にＬＣＤアクティブマトリックスに於ける使用に適し
た第１図のＤＴＶ−ＦＥＴを実現する２種類の構造を説
明する。第６図には本発明のＤＴＶ−ＦＥＴ構造の一例
が示されている。例えはガラスからなる基板２６上に例
えはクロムからなるゲート電極１６が設けられている。
た第１図のＤＴＶ−ＦＥＴを実現する２種類の構造を説
明する。第６図には本発明のＤＴＶ−ＦＥＴ構造の一例
が示されている。例えはガラスからなる基板２６上に例
えはクロムからなるゲート電極１６が設けられている。
このゲート電極１６は、例えばＳｉＮｘの第一絶縁層１
７により部分的に覆われていて、かつ例えはＳｉＮｘの
第二絶縁層１９により部分的に覆われている。
７により部分的に覆われていて、かつ例えはＳｉＮｘの
第二絶縁層１９により部分的に覆われている。
例えばモリブデンからなるトランジェントゲート電極１
８は、第一絶縁Ｎ１７上に設けられ、かつ窓を除いて第
二絶縁層１９により覆われている。この窓はトランジェ
ントゲート電極１８とコンタクト２１との間の電気接続
を与えるために設けられている。
８は、第一絶縁Ｎ１７上に設けられ、かつ窓を除いて第
二絶縁層１９により覆われている。この窓はトランジェ
ントゲート電極１８とコンタクト２１との間の電気接続
を与えるために設けられている。
第二絶縁！＋９上には、例°えばａ−５１：Ｈの半導体
層２０が設けられていて、例えはＡ１のコンタクト２１
．２２、２３．２４及び２５が半導体［２０の上に設け
られている。
層２０が設けられていて、例えはＡ１のコンタクト２１
．２２、２３．２４及び２５が半導体［２０の上に設け
られている。
第１図のトランジスタ６は領域Ｔ１に形成されていて、
それはゲートとしてのゲート電極１６、ゲート絶縁体と
しての第二絶ＪｉｔＪ！＋９、アクティブ層としての半
導体層２０、及びソースとトレインとしての各コンタク
ト２３及び２４からなる。第１図のトランジスタ７は領
域Ｔ２に形成されていて、それはゲートとしてのトラン
ジェントゲート電極１８、ゲート絶縁体としての第二絶
縁層１９、アクティブ層としての半導体ｆｉ２０及びソ
ースとト用／インとしての各コンタクト２４及び２５か
らなる。第１図のキャパシタ８は領域Ｔ２に形成されて
いて、これは下側プレートとしてのゲート電極１８、絶
縁体としての第一絶縁層【７及び上側プレートとしての
トランジェントゲート電極１８から構成されている。最
後に第１図のキャパシタ９は領域Ｔ２に形成されていて
、これは下側プレートとしてのトランジェントゲート電
極１９、絶縁体としての第二絶縁層１９及び上側キヤノ
（シタプレートとしての半導体Ｎ２０から構成されてＩ
、′する。
それはゲートとしてのゲート電極１６、ゲート絶縁体と
しての第二絶ＪｉｔＪ！＋９、アクティブ層としての半
導体層２０、及びソースとトレインとしての各コンタク
ト２３及び２４からなる。第１図のトランジスタ７は領
域Ｔ２に形成されていて、それはゲートとしてのトラン
ジェントゲート電極１８、ゲート絶縁体としての第二絶
縁層１９、アクティブ層としての半導体ｆｉ２０及びソ
ースとト用／インとしての各コンタクト２４及び２５か
らなる。第１図のキャパシタ８は領域Ｔ２に形成されて
いて、これは下側プレートとしてのゲート電極１８、絶
縁体としての第一絶縁層【７及び上側プレートとしての
トランジェントゲート電極１８から構成されている。最
後に第１図のキャパシタ９は領域Ｔ２に形成されていて
、これは下側プレートとしてのトランジェントゲート電
極１９、絶縁体としての第二絶縁層１９及び上側キヤノ
（シタプレートとしての半導体Ｎ２０から構成されてＩ
、′する。
トランジスタ６のトレイン及びトランジスタ７のソース
として機能するコンタクト２４の機能は、トランジスタ
６と７のチャンネルが位置しているアクティブ層２０の
領域の間を接続し、第一絶縁層がトランジェントゲート
１８によって覆われていなし１領域をブリッジすること
である。コンタクト２４の長さはこの後者の領域の長さ
によって決められるが、この領域が存在しない場合には
０となる。
として機能するコンタクト２４の機能は、トランジスタ
６と７のチャンネルが位置しているアクティブ層２０の
領域の間を接続し、第一絶縁層がトランジェントゲート
１８によって覆われていなし１領域をブリッジすること
である。コンタクト２４の長さはこの後者の領域の長さ
によって決められるが、この領域が存在しない場合には
０となる。
動作中には、第６図に示されるように、ポテンシャルＶ
ｇがゲート電極１６に与えられ、ポテンシャルＶｓがコ
ンタクト２３に、かつポテンシャルＶｄがコンタクト２
５に与えられる。
ｇがゲート電極１６に与えられ、ポテンシャルＶｓがコ
ンタクト２３に、かつポテンシャルＶｄがコンタクト２
５に与えられる。
第６図のＤＴＶ−ＦＥＴの場合第１図の非線形抵抗素子
１０は、領域Ｔ３に於けるトランジスタにより構成され
ていて、これはゲートとしてのゲート電極１６、ゲート
絶縁体としての第二絶縁層１９、アクティブ層としての
半導体層加、ソースコンタク）２１及びトレインコンタ
クト２２を有している。このトランジスタのゲートとト
レインは、電気的に接続されている。このトランジスタ
は、ゲートポテンシャルがＶ。ｎである時、ゲート電極
１６とトランジェント電Ｆｉｉ１８との間に低い抵抗１
ｌＷＲｏｎを示し、ゲートポテンシャルがＶ。Ｃ「であ
る時、高い抵抗値Ｒ８ｆ【をボす。
１０は、領域Ｔ３に於けるトランジスタにより構成され
ていて、これはゲートとしてのゲート電極１６、ゲート
絶縁体としての第二絶縁層１９、アクティブ層としての
半導体層加、ソースコンタク）２１及びトレインコンタ
クト２２を有している。このトランジスタのゲートとト
レインは、電気的に接続されている。このトランジスタ
は、ゲートポテンシャルがＶ。ｎである時、ゲート電極
１６とトランジェント電Ｆｉｉ１８との間に低い抵抗１
ｌＷＲｏｎを示し、ゲートポテンシャルがＶ。Ｃ「であ
る時、高い抵抗値Ｒ８ｆ【をボす。
詳述ずれは、例えはアクティブＮ２０がａ−５ｉ ：Ｈ
の場合のようなｎチャンネルモートて使用される場合に
は、ｔｏｎの間コンタク）２１のポテンシャルがゲート
電極１６及びコンタクト２２のポテンシャルＶｇよりも
低い際には、電子蓄積層が半導体層２０内に形成され、
トランジスタがピンチオフモートで動作し、低い抵抗値
を有することになる。しかしながら、コンタク）２１と
２２の閑の電圧差が負である場合には電子蓄積層は発生
せず、非線上抵抗素子ＸＯに要求される特性のように高
抵抗状態が存在する。
の場合のようなｎチャンネルモートて使用される場合に
は、ｔｏｎの間コンタク）２１のポテンシャルがゲート
電極１６及びコンタクト２２のポテンシャルＶｇよりも
低い際には、電子蓄積層が半導体層２０内に形成され、
トランジスタがピンチオフモートで動作し、低い抵抗値
を有することになる。しかしながら、コンタク）２１と
２２の閑の電圧差が負である場合には電子蓄積層は発生
せず、非線上抵抗素子ＸＯに要求される特性のように高
抵抗状態が存在する。
第３図の計算結果を得るために使用した伝達函数は、２
＋０ＯＡの厚さの窒化硅素ゲート絶縁層１７．１９．８
００Ａの厚さのアクティブ層２０及びＡ１のソース及び
トレインコンタクト２１〜２５を有し、アスペクト比Ｗ
／Ｌを１０としたインバーテツド型のスタガード構造非
晶質シリコン薄膜トランジスタＴＩ、Ｔ２を基にした。
＋０ＯＡの厚さの窒化硅素ゲート絶縁層１７．１９．８
００Ａの厚さのアクティブ層２０及びＡ１のソース及び
トレインコンタクト２１〜２５を有し、アスペクト比Ｗ
／Ｌを１０としたインバーテツド型のスタガード構造非
晶質シリコン薄膜トランジスタＴＩ、Ｔ２を基にした。
本発明のＤＴＶ−ＦＥＴの第二の構造が第７図に示され
ている。第６図の構造と同様に、例えばガラスの基板２
６上に、例えばクロムのゲート電極１６が形成されてい
て、これは例えばＳｉＮｘの第一絶縁層１７により部分
的に覆われている。
ている。第６図の構造と同様に、例えばガラスの基板２
６上に、例えばクロムのゲート電極１６が形成されてい
て、これは例えばＳｉＮｘの第一絶縁層１７により部分
的に覆われている。
第６図に示された構造に対する第７図のそれの際だった
特徴は、トランジェント電極１８が第一絶縁ｆｆ１１７
とゲート電極１６の部分の両方を覆っている点である。
特徴は、トランジェント電極１８が第一絶縁ｆｆ１１７
とゲート電極１６の部分の両方を覆っている点である。
更にトランジェントゲート１８は、例えばａ−５ｉ：Ｈ
の場合にはｎチャンネル伝導を示すアクティブ層２００
チヤンネルの導電型とは反対の導電型の、例えばｐ型ａ
−５ｉ ：Ｈの半導体である。例えはＳｉＮｘの第二絶
縁Ｆ’１９とアクティブ層２０はトランジエントゲ−）
１８の上に設けられている。
の場合にはｎチャンネル伝導を示すアクティブ層２００
チヤンネルの導電型とは反対の導電型の、例えばｐ型ａ
−５ｉ ：Ｈの半導体である。例えはＳｉＮｘの第二絶
縁Ｆ’１９とアクティブ層２０はトランジエントゲ−）
１８の上に設けられている。
各々ソース及びドレインとして機能する、例えばアルミ
ニウムのコンタクト２３及び２５は、アクティブＮ２０
の上に設けられている。第６図の構造と同様に、動作中
ポテンシャルＶｇがゲート電極に与えられ、ポテンシャ
ルＶｓがコンタクト２３に、ポテンシャルＶｄがコンタ
クト２５に与えられる。
ニウムのコンタクト２３及び２５は、アクティブＮ２０
の上に設けられている。第６図の構造と同様に、動作中
ポテンシャルＶｇがゲート電極に与えられ、ポテンシャ
ルＶｓがコンタクト２３に、ポテンシャルＶｄがコンタ
クト２５に与えられる。
非線形素子を除いて第７図に示された構造に設けられた
全ての要素は、第６図に示された構造と同様な方法で形
成されている。つまりトランジスタ６は領域Ｔ１に形成
されていて、これはゲートとしてのゲート電極１６上に
直接存在するトランジェントゲート電極１８の部分、ア
クティブ層としての半導体Ｎ２０、ソースコンタクト２
３及び実質上のトレインとしてのアクティブ層２０の中
央部分を有している。
全ての要素は、第６図に示された構造と同様な方法で形
成されている。つまりトランジスタ６は領域Ｔ１に形成
されていて、これはゲートとしてのゲート電極１６上に
直接存在するトランジェントゲート電極１８の部分、ア
クティブ層としての半導体Ｎ２０、ソースコンタクト２
３及び実質上のトレインとしてのアクティブ層２０の中
央部分を有している。
トランジスタ７は領域Ｔ２に形成されていて、これはゲ
ートとしての第−及び第二絶縁層１７．１９の間に挟ま
れたトランジェントゲート電極１８の部分、ゲート絶縁
体としての第二絶縁層１９、アクティブ層としての半導
体層２０、トレインとしてのコンタクト２５及び実質上
のソースとしてのアクティブＮ２０の中央部分からなっ
ている。キャパシタ８は第７図で示される領域ＣＩに設
けられていて、これは下側プレートとしてのゲート電極
１６、絶縁体としての第−ｗ！、１８！＋７及び上側プ
レートとじての第−及び第二絶縁層ＩＴ、 １９によっ
て挟まれているトランジェントゲート［１８０部分より
なる。キャパシタ９は、第７図に於ける領域Ｃ２として
示されているように、下側プレートとし・てのトランジ
ェントゲート１８、ゲート絶縁体としての第二絶１ｔＦ
’ ！９及び上側プレートとしてのアクティブ層２０よ
り形成されている。
ートとしての第−及び第二絶縁層１７．１９の間に挟ま
れたトランジェントゲート電極１８の部分、ゲート絶縁
体としての第二絶縁層１９、アクティブ層としての半導
体層２０、トレインとしてのコンタクト２５及び実質上
のソースとしてのアクティブＮ２０の中央部分からなっ
ている。キャパシタ８は第７図で示される領域ＣＩに設
けられていて、これは下側プレートとしてのゲート電極
１６、絶縁体としての第−ｗ！、１８！＋７及び上側プ
レートとじての第−及び第二絶縁層ＩＴ、 １９によっ
て挟まれているトランジェントゲート［１８０部分より
なる。キャパシタ９は、第７図に於ける領域Ｃ２として
示されているように、下側プレートとし・てのトランジ
ェントゲート１８、ゲート絶縁体としての第二絶１ｔＦ
’ ！９及び上側プレートとしてのアクティブ層２０よ
り形成されている。
第１図の非線形抵抗素子ＩＯは第７図に於いてＮＬとし
て示されいて、トランジエントゲ−１１’１８それ自身
によって形成されている。このドープされた半導体層の
Ｒ８０及びＲｏ【！の差はこの屡の中でのホールと電子
伝導の差から生しる。例えばアクティブ層２０のトラン
ジスタのチャンネルが電子エンノ＼ンスメント型の場合
（それ故トランジェントゲートの導電型が１〕型である
場合）には、オンタイムｔ。ｎの間、ゲートポテンシャ
ル■８はトランジェントゲート１８とアクティブ層２０
との間には正のポテンシャル差が存在することになるで
あろう。このポテンシャル差により、敷図したようにア
クティブ層内に電子蓄積チャンネルが形成されるが、こ
れは叉トランジェントゲート内にホール蓄積をも発生さ
せる。このホール蓄積は、領域Ｔ２因に於ける第−及び
第一絶縁層の間に挟まれたトランジェントゲートの部分
と領域Ｔ１に於ける主ゲート上に直接存在するトランジ
ェントゲートの部分との間に低い抵抗値Ｒ８０を発生さ
せる。
て示されいて、トランジエントゲ−１１’１８それ自身
によって形成されている。このドープされた半導体層の
Ｒ８０及びＲｏ【！の差はこの屡の中でのホールと電子
伝導の差から生しる。例えばアクティブ層２０のトラン
ジスタのチャンネルが電子エンノ＼ンスメント型の場合
（それ故トランジェントゲートの導電型が１〕型である
場合）には、オンタイムｔ。ｎの間、ゲートポテンシャ
ル■８はトランジェントゲート１８とアクティブ層２０
との間には正のポテンシャル差が存在することになるで
あろう。このポテンシャル差により、敷図したようにア
クティブ層内に電子蓄積チャンネルが形成されるが、こ
れは叉トランジェントゲート内にホール蓄積をも発生さ
せる。このホール蓄積は、領域Ｔ２因に於ける第−及び
第一絶縁層の間に挟まれたトランジェントゲートの部分
と領域Ｔ１に於ける主ゲート上に直接存在するトランジ
ェントゲートの部分との間に低い抵抗値Ｒ８０を発生さ
せる。
オフタイムｔ。７．の間、アクティブ層２０とゲート電
極の間のポテンシャル差が逆転されると、蓄積されたホ
ールの正の電荷は右側領域で２層の絶縁層１７、１９の
間に挟まれているトランジェントゲート１８から即座に
流れ出て、そこでのポテンシャルをｖｇ’ ”Ｃ＋／（
Ｃ＋ ＋Ｃ２）Ｖｇニ低下させる（第１図の符号を使用
しかつｖｓ：ｖｄ＝０）。しかしながらこの後半導体Ｎ
１８の抵抗値は、高抵抗値Ｒ８ｆ＋を有することになる
ｐＮにおける電子少数キャリア導伝によって決まる。こ
の様にして第７図に於けるトランジェントゲート屡１８
の抵抗値は、第１図に於ける非線形抵抗素子１０の要求
に合致することになる。完全な多数キャリアデイプレッ
ションが発生するようにｐＦｇは充分薄くなけれはなら
ないことは理解されるであるら 第６及び第７図の両方の構造に於いてキャパシタ９とト
ランジスタ７を形成するエレメントは、同一であること
に注意すべきである。更にキャパシタ９の一ト側ブレー
１・がアクティブ層２０により形成されろでいると言う
理由から、キャパシタのＬ側プレートは、単一ポテンシ
ャルではなくて、第６図の場合には右側に於けるコンタ
クト２５のポテンシャルと左側に於けるコンタクト２４
のポテンシャルの間に連続的に変化していて、第７図の
場合にはアクティブ層２０の中央のポテンシャルとなる
。
極の間のポテンシャル差が逆転されると、蓄積されたホ
ールの正の電荷は右側領域で２層の絶縁層１７、１９の
間に挟まれているトランジェントゲート１８から即座に
流れ出て、そこでのポテンシャルをｖｇ’ ”Ｃ＋／（
Ｃ＋ ＋Ｃ２）Ｖｇニ低下させる（第１図の符号を使用
しかつｖｓ：ｖｄ＝０）。しかしながらこの後半導体Ｎ
１８の抵抗値は、高抵抗値Ｒ８ｆ＋を有することになる
ｐＮにおける電子少数キャリア導伝によって決まる。こ
の様にして第７図に於けるトランジェントゲート屡１８
の抵抗値は、第１図に於ける非線形抵抗素子１０の要求
に合致することになる。完全な多数キャリアデイプレッ
ションが発生するようにｐＦｇは充分薄くなけれはなら
ないことは理解されるであるら 第６及び第７図の両方の構造に於いてキャパシタ９とト
ランジスタ７を形成するエレメントは、同一であること
に注意すべきである。更にキャパシタ９の一ト側ブレー
１・がアクティブ層２０により形成されろでいると言う
理由から、キャパシタのＬ側プレートは、単一ポテンシ
ャルではなくて、第６図の場合には右側に於けるコンタ
クト２５のポテンシャルと左側に於けるコンタクト２４
のポテンシャルの間に連続的に変化していて、第７図の
場合にはアクティブ層２０の中央のポテンシャルとなる
。
前述の構造に於いてはＡ１コンタクトは直接半導体層に
設けられているが、現在のａ−５ｉ：ＨＴＦＴ技術に於
いてはｎ゛型にドープされた半導体層及びクロムのよう
な遷移金属層が度々ａ−５ｉ：Ｈ半導体とＡ１の間に挿
入される。この様に挿入された特徴及びプロセス手段は
本発明によって排除されるものではない。
設けられているが、現在のａ−５ｉ：ＨＴＦＴ技術に於
いてはｎ゛型にドープされた半導体層及びクロムのよう
な遷移金属層が度々ａ−５ｉ：Ｈ半導体とＡ１の間に挿
入される。この様に挿入された特徴及びプロセス手段は
本発明によって排除されるものではない。
第１図は、本発明のＤＴＶ−ＦＥＴを示ず。
第２図は、第１図のＤＴＶ−ＦＥＴ（７） ｖ３及びＶ
ｇ’ （７）波形を示す。 第３図は、第１図のＤＴＶ−ＦＥＴのＶ。１．の函数と
してのソーストレイン電流を示す。 第４ａ、 ４ｂ図は、本発明の基本的な考えを説明する
図面である。 第５ａ及び５ｂ図は、第１図に於けるＤＴＶ−ＦＥＴの
変形例を示す。 第６図は、ｗ、１図に於ける回路を実現するＤＴＶ−Ｆ
ＥＴの構造を示す。 第７図は、第１図に於けるＤＴＶ−ＦＥＴの別の構造を
示す。 第８図は、ＤＴＶ−ＦＥＴを実現するための第一の従来
の方法を示す。 第９ａ図は、ＤＴＶ−ＦＥＴを実現する第二の従来の方
法を示す。 第９ｂ図は、第９ａ図に示されるＤＴＶ−ＦＥＴの等価
回路である。 第９ｃ図は、第９ａ図に示されるＤＴＶ−ＦＥＴのオフ
特性を４ぐす。 １、 ２． ４． ５・・・ノート、 ３・・−
ＲＣ回路、６．７・−・トランジスタ、 ８，９・
・・キャパシタ、１０・・−非線形抵抗素子、 ｌ
ｌ・−・ソース、１２・・・トレイン、 １
４．１５・・・コンタクト、１３・・・トランジスタ、
１６・・・ゲート電極、１７・・・第一絶縁層
、 １８・・・トランジェントゲート電極、１９・・−第二
絶縁層、 ２０・・・半導体層、２１、２２．
２３．２４．２５・・・コンタクト、２６・・・基板、
３０・・・ノート。 出願人二日本フィリップス株式会社 代理人：弁理士 沢 １）雅 男 第４ｂ図 Ｖｇ＋Ｖｏｓ 第８ 図 ■９ ＳＵＢＳＴＲＡＴＥ 第９ａ図
ｇ’ （７）波形を示す。 第３図は、第１図のＤＴＶ−ＦＥＴのＶ。１．の函数と
してのソーストレイン電流を示す。 第４ａ、 ４ｂ図は、本発明の基本的な考えを説明する
図面である。 第５ａ及び５ｂ図は、第１図に於けるＤＴＶ−ＦＥＴの
変形例を示す。 第６図は、ｗ、１図に於ける回路を実現するＤＴＶ−Ｆ
ＥＴの構造を示す。 第７図は、第１図に於けるＤＴＶ−ＦＥＴの別の構造を
示す。 第８図は、ＤＴＶ−ＦＥＴを実現するための第一の従来
の方法を示す。 第９ａ図は、ＤＴＶ−ＦＥＴを実現する第二の従来の方
法を示す。 第９ｂ図は、第９ａ図に示されるＤＴＶ−ＦＥＴの等価
回路である。 第９ｃ図は、第９ａ図に示されるＤＴＶ−ＦＥＴのオフ
特性を４ぐす。 １、 ２． ４． ５・・・ノート、 ３・・−
ＲＣ回路、６．７・−・トランジスタ、 ８，９・
・・キャパシタ、１０・・−非線形抵抗素子、 ｌ
ｌ・−・ソース、１２・・・トレイン、 １
４．１５・・・コンタクト、１３・・・トランジスタ、
１６・・・ゲート電極、１７・・・第一絶縁層
、 １８・・・トランジェントゲート電極、１９・・−第二
絶縁層、 ２０・・・半導体層、２１、２２．
２３．２４．２５・・・コンタクト、２６・・・基板、
３０・・・ノート。 出願人二日本フィリップス株式会社 代理人：弁理士 沢 １）雅 男 第４ｂ図 Ｖｇ＋Ｖｏｓ 第８ 図 ■９ ＳＵＢＳＴＲＡＴＥ 第９ａ図
Claims (6)
- （１）第一の電界効果トランジスタと第二の電界効果ト
ランジスタとを直列に結合し、かつ第一電界効果トラン
ジスタのゲートに電圧を印加する分布しきい値型電界効
果トランジスタに於て、 （ａ）前記電圧を、オンとオフの時間を各々ｔ＿ｏ＿ｎ
とｔ＿ｏ＿ｆ＿ｆとするパルス電圧とし、 （ｂ）前記第一電界効果トランジスタと前記第二電界効
果トランジスタとの共通結合点と前記第一電界効果トラ
ンジスタの前記ゲートとの間に、容量Ｃ＿１を有する第
一キャパシタと容量Ｃ＿２を有する第二キャパシタとを
直列に結合し、 （ｃ）前記ｔ＿ｏ＿ｎとｔ＿ｏ＿ｆ＿ｆの時間における
抵抗値が各々Ｒ＿ｏ＿ｎとＲ＿ｏ＿ｆ＿ｆである非線形
抵抗素子を、前記第一電界効果トランジスタと前記第二
電界効果トランジスタの各々のゲートの間に結合し、 （ｄ）前記第一キャパシタと前記第二キャパシタとの共
有結合点を前記第二電界効果トランジスタのゲートに結
合し、 （ｅ）時定数Ｒ＿ｏ＿ｎ（Ｃ＿１＋Ｃ＿２）をｔ＿ｏ＿
ｎより充分に小とし、かつ （ｆ）時定数Ｒ＿ｏ＿ｆ＿ｆ（Ｃ＿１＋Ｃ＿２）をｔ＿
ｏ＿ｆ＿ｆより充分に大とした、事を特徴とする分布し
きい値型電界効果トランジスタ。 - （２）前記第一電界効果トランジスタに別の電界効果ト
ランジスタを直列に結合し、そのゲートを前記第二電界
効果トランジスタのゲートに結合した事を特徴とする請
求項（１）記載の分布しきい値型電界効果トランジスタ
。 - （３）前記第二電界効果トランジスタに別の電界効果ト
ランジスタを直列に結合し、そのゲートを前記第一電界
効果トランジスタのゲートに結合した事を特徴とする請
求項（１）記載の分布しきい値型電界効果トランジスタ
。 - （４）前記非線形抵抗素子がダイオードである事を特徴
とする請求項（１）〜（３）の何れかに記載の分布しき
い値型電界効果トランジスタ。 - （５）（ａ）基板上に設けられた第一ゲート電極、 （ｂ）前記ゲート電極を部分的に覆う第一絶縁層、 （ｃ）前記第一絶縁層に設けられた第二ゲート電極、 （ｄ）前記第一ゲート電極と前記第二ゲート電極に設け
られた窓以外の前記第二ゲート電極を覆う第二絶縁層、 （ｅ）前記第二絶縁層上に設けられた半導体層、 （ｆ）前記半導体層の一部に設けられた２個のコンタク
ト、及び （ｇ）前記第二絶縁層の他の部分に設けられた２個のコ
ンタクトで、一方が前記半導体層と前記第二ゲート電極
との間に結合されていて、他方が前記半導体層と前記第
一ゲート電極層との間に結合されている２個のコンタク
ト、を有することを特徴とする前項何れかに記載の分布
しきい値型電界効果トランジスタ。 - （６）（ａ）基板上に設けられたゲート電極、 （ｂ）前記ゲート電極を部分的に覆う第一絶縁層、 （ｃ）前記第一絶縁層と前記ゲート電極の一部の両方を
覆う第一半導体層、 （ｄ）前記第一半導体層に設けられた第二絶縁層、 （ｅ）そのチャンネルの導伝型が前記第一半導体層のそ
れと反対である第二半導体層、及び （ｆ）前記第二半導体層に設けられた２個のコンタクト
、 を有することを特徴とする請求項（１）〜（４）の何れ
かに記載の分布しきい値型電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267237A JPH04144166A (ja) | 1990-10-04 | 1990-10-04 | 分布しきい値型電界効果トランジスタ |
| EP91202497A EP0480500B1 (en) | 1990-10-04 | 1991-09-26 | Distributed threshold voltage field effect transistor |
| DE69112561T DE69112561T2 (de) | 1990-10-04 | 1991-09-26 | Feldeffekttransistor mit verteilter Schwellenspannung. |
| US07/769,919 US5266820A (en) | 1990-10-04 | 1991-09-30 | Distributed threshold voltage field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267237A JPH04144166A (ja) | 1990-10-04 | 1990-10-04 | 分布しきい値型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144166A true JPH04144166A (ja) | 1992-05-18 |
Family
ID=17442044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267237A Pending JPH04144166A (ja) | 1990-10-04 | 1990-10-04 | 分布しきい値型電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5266820A (ja) |
| EP (1) | EP0480500B1 (ja) |
| JP (1) | JPH04144166A (ja) |
| DE (1) | DE69112561T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116500774A (zh) * | 2022-01-19 | 2023-07-28 | 荣耀终端有限公司 | 电润湿基板、电润湿显示面板及电润湿显示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2166555A1 (en) * | 1994-05-06 | 1995-11-16 | Franciscus Petrus Widdershoven | Semiconductor device |
| US5763924A (en) * | 1996-05-09 | 1998-06-09 | Linear Technology Corporation | Circuits and methods for compensating non-linear capacitances to minimize harmonic distortion |
| JPH10116964A (ja) | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法およびスパッタリング装置 |
| US6507044B1 (en) * | 1999-03-25 | 2003-01-14 | Advanced Micro Devices, Inc. | Position-selective and material-selective silicon etching to form measurement structures for semiconductor fabrication |
| US10347667B2 (en) * | 2017-07-26 | 2019-07-09 | International Business Machines Corporation | Thin-film negative differential resistance and neuronal circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599735A (ja) * | 1982-07-07 | 1984-01-19 | Mitsubishi Electric Corp | クロツク発生回路 |
| US5113091A (en) * | 1988-05-20 | 1992-05-12 | Texas Instruments Incorporated | Apparatus and method for comparing signals |
-
1990
- 1990-10-04 JP JP2267237A patent/JPH04144166A/ja active Pending
-
1991
- 1991-09-26 DE DE69112561T patent/DE69112561T2/de not_active Expired - Fee Related
- 1991-09-26 EP EP91202497A patent/EP0480500B1/en not_active Expired - Lifetime
- 1991-09-30 US US07/769,919 patent/US5266820A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116500774A (zh) * | 2022-01-19 | 2023-07-28 | 荣耀终端有限公司 | 电润湿基板、电润湿显示面板及电润湿显示装置 |
| CN116500774B (zh) * | 2022-01-19 | 2023-10-31 | 荣耀终端有限公司 | 电润湿基板、电润湿显示面板及电润湿显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0480500A1 (en) | 1992-04-15 |
| EP0480500B1 (en) | 1995-08-30 |
| DE69112561T2 (de) | 1996-04-18 |
| US5266820A (en) | 1993-11-30 |
| DE69112561D1 (de) | 1995-10-05 |
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