CN114067883A - 阵列装置及其写入方法 - Google Patents

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Abstract

本发明提供一种阵列装置及其写入方法，通过脉冲宽度控制可更准确地控制设置写入时的电阻值的变化。本发明的突触阵列装置包括：交叉式阵列，在多个行线与多个列线各自的交叉部连接有可变电阻式存储元件；行选择/驱动电路，选择交叉式阵列的行线并对所选择的行线施加脉冲信号；列选择/驱动电路，选择交叉式阵列的列线并对所选择的列线施加脉冲信号；以及写入构件，对连接于所选择的行线及所选择的列线的可变电阻式存储元件进行写入。对所选择的行线施加脉冲宽度经控制的第一写入电压，并对所选择的列线施加脉冲宽度经控制的第二写入电压，来进行可变电阻式存储元件的设置写入。

Description

阵列装置及其写入方法
技术领域
本发明涉及一种使用可变电阻式存储元件的交叉式阵列装置及其写入方法，尤其涉及一种可用于神经元网络(neuron network)的突触阵列装置的写入。
背景技术
人工类神经网络(artificial neural network)在图案识别等识别分类技术中作为软件的算法而被引入，其已成为通过高集成的数字互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)技术进行安装的必要技术。通过数字技术安装的类神经网络在功率、规模的方面逐渐达到极限。另一方面，最近几年进行将电阻元件用作突触的类神经网络的研究及开发。
类神经网络中的学习、亦即将突触的结合强度设定为适当的值主要通过反向传播算法(back propagation algorithm，BPA)来进行。BPA的最重要的部分是在学习期间如何对突触的强度进行微调整。在突触的强度的调整为非线性的及陡坡度的情况下，BPA难以收敛。
就集成度的观点而言，在交叉式结构中使用了可变电阻元件的突触阵列(synapsearray)为最优选的结构。特别理想的是使用与CMOS工艺具有高亲和性的氧化铪等金属过渡氧化物作为可变电阻元件。图1中示出使用了可变电阻元件的交叉式阵列的一例。交叉式阵列包括在行方向上延伸存在的多个行线10、以与所述行线10正交的方式在列方向上延伸存在的多个列线20、以及连接于各行线10与列线20之间的交叉部的可变电阻式存储元件30。可变电阻式存储元件30通过施加电压或电流来存储不同的电阻状态。
向可变电阻式存储元件的写入速度、即电阻变化的电压依存性是氧化铪等金属过渡氧化物中所特有的。设置侧的电阻变化的电压依存性与重置侧相比非常大，因此，在一个可变电阻式存储单元中存储多位的电阻状态的多级单元(Multi level cell，MLC)的控制性并不优异。这意味着在学习过程期间难以进行BPA。然而，若使用适当低的写入功率，则可通过脉冲宽度控制来使设置写入的电阻值的变化更缓和。
图2A是表示包含氧化铪的可变电阻式存储元件的设置特性的图，且纵轴为电导，横轴为写入电压施加的脉冲数。示出了使设置写入的脉冲电压变化为Vp＝0.7V、Vp＝0.8V、Vp＝0.9V、Vp＝1.0V时的电导。可知脉冲电压越大，则电导越大。此处应注意的是，当Vp＝1.0V时，电阻值在仅300mV的范围内的电压下急剧变化。
图2B中上方的图表示出了将脉冲电压固定为Vp＝0.9、使脉冲施加时间变化为tp＝10us、tp＝100us、tp＝1ms时的电导。下方的图表示出了某脉冲次数时的电导与脉冲宽度(施加时间)的关系。根据这些图表可知，脉冲宽度越长，则电导越大。如此，若将脉冲电压设定得低并适当地控制脉冲宽度，则可实现设置写入的电阻值的微调整。
发明内容
本发明的目的在于提供一种可变电阻式交叉式阵列装置，其通过脉冲宽度控制可更准确地控制设置写入时的电阻值的变化。
本发明的写入方法是向使用了双极型的可变电阻式存储元件的交叉式阵列进行写入的方法，其对交叉式阵列的所选择的行线施加脉冲宽度经控制的第一写入电压，并对所选择的列线施加脉冲宽度经控制的第二写入电压，由此向所选择的可变电阻式存储元件进行写入。
本发明的阵列装置包括：交叉式阵列，在多个行线与多个列线各自的交叉部连接有可变电阻式存储元件；行选择构件，选择交叉式阵列的行线；列选择构件，选择交叉式阵列的列线；以及写入构件，对连接于由所述行选择构件选择的行线及由所述列选择构件选择的列线的可变电阻式存储元件进行写入，所述写入构件将脉冲宽度经控制的第一写入电压施加至行线，将脉冲宽度经控制的第二写入电压施加至列线，从而向所选择的可变电阻式存储元件进行写入。
根据本发明，由于使用脉冲宽度经控制的电压来进行向可变电阻式存储元件的写入，故可高精度地控制可变电阻式存储元件的电阻值的变化。
附图说明
图1是表示交叉式阵列的结构例的图；
图2A是表示HfOx的设置写入特性的图表；
图2B是表示HfOx的设置写入特性的图表；
图3是表示本发明实施例的突触阵列装置的一例的框图；
图4的(A)表示本实施例的可变电阻式存储元件的结构；
图4的(B)是表示选择器的I-V特性的图表；
图5是表示本发明实施例的行选择/驱动电路及列选择/驱动电路的行选择电路及列选择电路的图；
图6的(A)是表示本实施例的行选择/驱动电路的内部结构的框图，图6的(B)是表示列选择/驱动电路的内部结构的框图；
图7是例示在交叉式阵列中受到设置写入的可变电阻式存储元件的图；
图8是表示当以位为单位且顺序地进行设置写入时施加的脉冲波形的图；
图9是表示根据本发明的实施例，当以列为单位且同时并行地进行设置写入时施加的脉冲波形的图；
图10是表示根据本发明的另一实施例，当以列为单位且同时并行地进行设置写入时施加的脉冲波形的图。
[符号的说明]
10：行线
20：列线
30：可变电阻式存储元件
100：突触阵列装置
110：交叉式阵列
112：通孔
114：下部导电层
116：上部导电层
120：行选择/驱动电路
122：行选择电路
124、126：脉冲生成电路
130：列选择/驱动电路
132：列选择电路
134、136：脉冲生成电路
140：控制部
150：输入/输出部
BE：下部电极
DT1、DT2、DT3、DT4：期间
Icell：电流
MC：可变电阻式存储元件
P1、P2、P3：脉冲宽度
RS：电阻切换层
S1、S2：控制信号
SEL：选择器
t1、t2、t3、t4、t5、t6、t7、t8、t9：时刻
TE：上部电极
tp：脉冲施加时间
Vbe：下部电极电压
Vinh、Vinh2：写入禁止电压/写入保护电压
Vp：脉冲电压
Vset_X、Vset_Y：设置电压
Vtb：偏压电压
Vte：上部电极电压
X[0]、X[1]、X[2]、X[n]：行线
XD[0]、XD[1]、XD[2]、XD[n]、YD[0]、YD[1]、YD[2]、YD[n]：脉冲驱动信号
XS[0]、XS[1]、XS[2]、XSB[0]、XSB[1]、XSB[2]、XS[n]：行选择信号
Y[0]、Y[1]、Y[2]、Y[n]：列线
YS[0]、YS[1]、YS[2]、YSB[0]、YSB[1]、YSB[2]、YS[n]：列选择信号
具体实施方式
参照附图对本发明的实施方式进行详细说明。在本发明的某实施方式中，交叉式阵列被用作用于构成类神经网络的突触阵列装置。交叉式阵列在矩阵的交叉部包括作为忆阻器(memristor)的可变电阻式存储元件，可变电阻式存储元件为双极型，可通过施加极性不同的电流或电压来存储不同的电导状态(高电阻状态与低电阻状态)。可变电阻式存储元件构成突触，交叉式阵列构成突触阵列装置。突触阵列装置被组入计算机装置或计算机系统中，负责由微处理器或中央处理器(central processing unit，CPU)等进行的数据处理或运算处理的至少一部分。在本发明的其他实施方式中，交叉式阵列被用作用于构成人工智能(artificial intelligence，AI)硬件的乘积累加运算处理装置。在以下的实施例中，说明将交叉式阵列应用于类神经网络的突触阵列装置的例示。
图3是表示本发明实施例的突触阵列装置的结构例的框图。本实施例的突触阵列装置100包括具有可变电阻式存储元件的交叉式阵列110、行选择/驱动电路120、列选择/驱动电路130、控制部140及输入/输出(input/output，I/O)部150。突触阵列装置100例如安装于AI芯片或半导体集成电路中。
交叉式阵列110包括在行方向上延伸存在的多个行线(例如，X线)、在列方向上延伸存在的多个列线(例如，Y线)、以及连接于行线与列线之间的交叉部的可变电阻式存储元件。可变电阻式存储元件例如包含氧化铪(HfOx)或氧化钽(TaOx)等金属过渡氧化物。在一实施方式中，各个可变电阻式存储元件与二极管这样的选择器(selector)整合。但并非必须进行选择器的整合。
图4的(A)是可变电阻式存储元件的示意性剖面图。可变电阻式存储元件MC在上部电极TE与下部电极BE之间包括包含金属过渡氧化物的电阻切换层RS，进而在上部电极TE上形成选择器SEL。下部电极BE经由通孔112而与下部导电层114电连接，选择器SEL经由通孔112而与上部导电层116连接。
图4的(B)是表示选择器SEL的I-V特性的图表。横轴为上部导电层116与下部导电层112之间的偏压电压Vtb(Vtb＝上部电极电压Vte-下部电极电压Vbe)，纵轴是流经选择器SEL的电流Icell。选择器SEL是具有如下特性的双向二极体：当正向偏压成为一定以上时，正向地流动电流，另外，当反向偏压成为一定以上时，反向地流动电流。Vinh是在进行设置写入时对非选择的可变电阻式存储元件的行线及列线施加的写入禁止电压或写入保护电压，Vinh2是在进行设置写入时对非选择的可变电阻式存储元件的行线及列线施加的写入禁止电压或写入保护电压。写入禁止电压Vinh、写入禁止电压Vinh2是比电流流经选择器SEL时的阈值电压小的电压。
此外，交叉式阵列110的行线及列线的数量、形状、导电性材料等为任意的。另外，交叉式阵列110也可为在垂直方向上层叠多个的交叉式阵列的三维结构。
行选择/驱动电路120基于来自控制部140的行选择信号或控制信号等选择交叉式阵列110的行线，并对所选择的行线施加写入电压或读出电压，或者对非选择的行线施加写入禁止电压等。如后所述(参照图6的(A))，行选择/驱动电路120包括行选择电路122及脉冲生成电路124。
列选择/驱动电路130基于来自控制部140的列选择信号或控制信号等选择交叉式阵列110的列线，并对所选择的列线施加写入电压或读出电压，或者对非选择的列线施加写入禁止电压等。如后所述(参照图6的(B))，列选择/驱动电路130包括列选择电路132及脉冲生成电路134。
控制部140由硬件和/或软件构成，并对读出动作、写入动作或其他运算(例如，矩阵的乘积累加运算等)进行控制。在一实施方式中，控制部140包括具有只读存储器/随机存取存储器(read-only memory/random access memory，ROM/RAM)的微控制器、微处理器或状态机(state machine)等，并例如通过执行ROM/RAM中所保存的软件来对读出动作或写入动作进行控制。另外，控制部140可包括感测电路，当进行读出动作时，所述感测电路感测由行选择/驱动电路120或列选择/驱动电路130选择的行或列的电压或电流。
输入/输出部150例如经由内部数据总线而与控制部140连接，并向控制部140提供自外部接收的数据，或者将自控制部140接收的数据输出至外部。控制部140可自输入/输出部150获得用于向可变电阻式存储元件MC进行写入的数据。
图5是表示行选择/驱动电路120中所含的行选择电路122及列选择/驱动电路130中所含的列选择电路132的结构的图。此处，作为交叉式阵列110的一部分而例示3行×3列的阵列，另外，将行方向设为X方向，将列方向设为Y方向。行选择电路122针对每个行线而包括：输入由脉冲生成电路126生成的脉冲驱动信号XD[n]的CMOS通路晶体管、输入行选择信号XS[n]的反相器、以及在栅极被施加行选择信号XSB[n]的NMOS晶体管。当行选择信号XS[n]为H电平时，CMOS通路晶体管导通，脉冲驱动信号XD[n]被施加至行线X[n]，NMOS晶体管关断。当行选择信号XS[n]为L电平时，CMOS通路晶体管关断，NMOS晶体管导通，行线X[n]被连接于GND电平。
列选择电路132针对每个列线而包括：输入由脉冲生成电路136生成的脉冲驱动信号YD[n]的CMOS通路晶体管、输入列选择信号YS[n]的反相器、以及在栅极被施加列选择信号YSB[n]的NMOS晶体管。当列选择信号YS[n]为H电平时，CMOS通路晶体管导通，脉冲驱动信号YD[n]被施加至列线Y[n]，NMOS晶体管关断。当列选择信号YS[n]为L电平时，CMOS通路晶体管关断，NMOS晶体管导通，列线Y[n]被连接于GND电平。
图6的(A)是表示行选择/驱动电路120的内部结构的框图。脉冲生成电路124基于来自控制部140的控制信号S1，生成脉冲宽度经控制的矩形的脉冲驱动信号XD[n]。在进行设置写入时，脉冲生成电路124生成用于施加至作为设置写入的对象的可变电阻式存储元件(所选择的可变电阻式存储元件)的设置电压Vset_X的脉冲驱动信号XD，并生成用于施加至非选择的可变电阻式存储元件的写入禁止电压Vinh的脉冲驱动信号XD。在进行重置写入时，脉冲生成电路124生成用于施加至所选择的可变电阻式存储元件的重置电压Vrst_X的脉冲驱动信号XD，并生成用于施加至非选择的可变电阻式存储元件的写入禁止电压Vinh2的脉冲驱动信号XD。脉冲生成电路124基于控制部140的控制信号S1，对设置电压Vset_X、重置电压Vrst_X、写入禁止电压Vinh、写入禁止电压Vinh2的脉冲驱动信号XD的脉冲宽度进行控制。
图6的(B)是表示列选择/驱动电路130的内部结构的框图。脉冲生成电路134基于来自控制部140的控制信号S2，生成脉冲宽度经控制的矩形的脉冲驱动信号YD[n]。在进行设置写入时，脉冲生成电路134生成用于施加至作为设置写入的对象的可变电阻式存储元件(所选择的可变电阻式存储元件)的设置电压Vset_Y的脉冲驱动信号YD，并生成用于施加至非选择的可变电阻式存储元件的写入禁止电压Vinh的脉冲驱动信号YD。在进行重置写入时，脉冲生成电路134生成用于施加至所选择的可变电阻式存储元件的重置电压Vrst_Y的脉冲驱动信号YD，并生成用于施加至非选择的可变电阻式存储元件的写入禁止电压Vinh2的脉冲驱动信号YD。脉冲生成电路134基于控制部140的控制信号S2，对设置电压Vset_Y、重置电压Vrst_Y、写入禁止电压Vinh、写入禁止电压Vinh2的脉冲驱动信号YD的脉冲宽度进行控制。
接着，对本实施例的突触阵列装置100的设置写入动作进行说明。图7示出交叉式阵列110的一部分(3行×3列)，且设为对斜线表示的可变电阻式存储元件进行设置写入。作为设置写入的对象的可变电阻式存储元件的坐标位置与脉冲宽度的关系如下。
XY(坐标位置)：P(脉冲宽度)＝(2，0)：3、(1，0)：2、(0，0)：1、(2，1)：1、(1，1)：3、(1，2)：1
例如，对X[2]及Y[0]的存储元件施加脉冲宽度P3的驱动信号XD[2]，对X[1]及Y[0]的存储元件施加脉冲宽度P2的驱动信号XD[1]，对X[0]及Y[0]的存储元件施加脉冲宽度P1的驱动信号XD[0]。脉冲宽度P3、脉冲宽度P2、脉冲宽度P1由来自控制部140的控制信号S1规定。
图8示出了通过脉冲宽度控制且以位为单位对图7所示的可变电阻式存储元件进行设置写入时的脉冲波形。在时刻t1，对全部的阵列施加非选择偏压。即，对全部的行线X[0]、行线X[1]、行线X[2]施加GND，且对全部的列线Y[0]、列线Y[1]、列线Y[2]施加GND。此处，电压Vset_Y＝GND。
在时刻t2，对行线X[0]、行线X[1]、行线X[2]及列线Y[0]、列线Y[1]、列线Y[2]施加写入禁止电压Vinh。写入禁止电压Vinh是比选择器SEL中流动电流Icell时的阈值低的电压。因此，不会通过写入禁止电压Vinh进行可变电阻元件的设置写入。
在时刻t3，将脉冲宽度P3的设置写入电压Vset_X的脉冲驱动信号XD[2]施加至行线X[2]，同时，将脉冲宽度P3的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[2]施加至列线Y[0]。Vset_X是比选择器SEL的阈值电压高的电压，在可变电阻元件中存储有与脉冲宽度P3对应的低电阻状态。在脉冲宽度P3下降的时刻t4，对行线X[2]施加写入禁止电压Vinh，并对列线Y[0]施加写入禁止电压Vinh。
在时刻t5，对行线X[1]施加脉冲宽度P2的设置写入电压Vset_X的脉冲驱动信号XD[1]，同时对列线Y[0]施加脉冲宽度P2的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[1]。与脉冲宽度P2下降的时刻同步地对行线X[1]及列线Y[0]施加写入禁止电压Vinh。在此写入期间中，坐标位置(2，0)的存储元件处于低电阻状态，因此会受到干扰(图中的虚线DT1所表示的期间)。
在时刻t6，对行线X[0]施加脉冲宽度P1的设置写入电压Vset_X的脉冲驱动信号XD[0]，同时对列线Y[0]施加脉冲宽度P1的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[0]。与脉冲宽度P1下降的时刻同步地对行线X[0]及列线Y[0]施加写入禁止电压Vinh。在此写入期间中，坐标位置(2，0)、坐标位置(1，0)的各存储元件处于低电阻状态，因此会受到干扰(图中的虚线DT1、虚线DT3所表示的期间)。
接着，在时刻t7，对行线X[2]施加脉冲宽度P1的设置写入电压Vset_X的脉冲驱动信号XD[2]，同时对列线Y[1]施加脉冲宽度P1的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[1]。在时刻t8，对行线X[1]施加脉冲宽度P3的设置写入电压Vset_X的脉冲驱动信号XD[1]，同时对列线Y[1]施加脉冲宽度P3的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[1]。通过此写入，在DT4所表示的期间中，坐标位置(2，1)的存储元件被干扰。在时刻t9，对行线X[1]施加脉冲宽度P1的设置写入电压Vset_X的脉冲驱动信号XD[1]，同时对列线Y[2]施加脉冲宽度P1的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[2]。
所述写入方法是按照每个存储元件进行写入，因此写入时的电流密度最小，但写入时间依存于设置写入的数据模式。
另一方面，由本实施例提供的设置写入方法对图8的按照每个存储元件的写入方法进行了改善，且是将列线作为GND的共用电极，按照每个列对行方向的存储元件同时并行地进行写入。图9中表示基于本实施例的脉冲宽度控制进行设置写入时的脉冲波形。
在时刻t1，对全部的阵列施加非选择偏压。即，对全部的行线X[0]、行线X[1]、行线X[2]施加GND，且对全部的列线Y[0]、列线Y[1]、列线Y[2]施加GND。在时刻t2，对行线X[0]、行线X[1]、行线X[2]及列线Y[0]、列线Y[1]、列线Y[2]施加写入禁止电压Vinh。
在时刻t3，一同对行线X[2]施加脉冲宽度P3的脉冲驱动信号XD[2]，对行线X[1]施加脉冲宽度P2的脉冲驱动信号XD[1]，对行线X[0]施加脉冲宽度P1的脉冲驱动信号XD[0]，且对列线Y[0]施加设置写入电压Vset_Y(GND)的脉冲驱动信号YD[0]。对行线施加的脉冲驱动信号XD的各脉冲宽度P1、脉冲宽度P2、脉冲宽度P3的上升沿与对列线施加的脉冲驱动信号YD的电压Vset_Y的下降沿对齐。另外，脉冲驱动信号YD的设置写入电压Vset_Y的脉冲宽度被设定为对行线施加的脉冲宽度的最大值、或者固定为算法的最大值。在后者的情况下，写入时间成为一定的，对于主机控制器(host controller)而言具有容易控制的优点。此处，将脉冲驱动信号YD的脉冲宽度设定为P3。
此写入过程中，在DT1、DT2所表示的期间中，对坐标(1，0)、坐标(0，0)的存储元件产生干扰。然而，干扰的期间DT1为P3-P2，期间DT2为P3-P1。因此，与图8所示的按照每个存储元件进行写入的情况相比，干扰的时间减少。
在下一个时刻t4，对行线X[2]施加脉冲宽度P1的脉冲驱动信号XD[2]，对行线X[1]施加脉冲宽度P3的脉冲驱动信号XD[1]，且对列线Y[1]施加脉冲宽度P3的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[1]。通过此写入，在DT3所表示的期间中，对坐标(2，1)的存储元件产生干扰，但干扰的期间DT3为P3-P1，因此与图8的情况相比可减少干扰。
在下一个时刻t5，对行线X[1]施加脉冲宽度P1的脉冲驱动信号XD[1]，对列线Y[2]施加脉冲宽度P3的设置写入电压Vset_Y(GND)的脉冲驱动信号YD[2]。通过此写入，在DT4所表示的期间中，对坐标(1，2)的存储元件产生干扰，但干扰的期间DT4为P3-P1，因此与图8的情况相比可减少干扰。
如此，根据本实施例的设置写入方法，以列为单位同时对多个存储元件进行写入，因此与按照每个存储元件进行写入的情况相比，可缩短写入时间，且可减少对非选择的存储元件的干扰，可更准确地控制存储元件的电阻值的变化。
根据所述实施例，写入方法使行线的设置写入电压Vset_X的脉冲的上升沿与列线的设置写入电压Vset_Y的脉冲的下降沿同步，因此具有可简化脉冲生成电路124、脉冲生成电路134的电路结构的优点。但此情况意味着低电阻状态(LRS)的非选择的存储元件会被干扰。
在图10中示出对所述实施例的写入方法进一步进行了改善的写入方法，使行线的设置写入电压Vset_X的脉冲的下降沿与列线的设置写入电压Vset_Y的脉冲的上升沿对齐。脉冲宽度P3的下降沿与脉冲宽度P2、P1的下降沿对齐。
当进行列线Y[0]的写入时，在时刻t3，对行线X[2]施加脉冲宽度P3的设置写入电压Vset_X。在DT1、DT2所表示的期间中，行线X[1]、行线X[0]为写入禁止电压Vinh，且坐标位置(1，0)、坐标位置(0，0)的存储元件为高电阻状态(HRS)，因此与图9所示的写入方法相比，可减少对所述存储元件的干扰。同样地，当进行列线Y[1]、列线Y[2]的写入时，在DT3、DT4所表示的期间中非选择的存储元件为HRS，因此与图9所示的写入方法相比，可减少对非选择的存储元件的干扰。
如以上所详细说明，根据本实施例，在低电压写入状况下，对非选择的存储元件施加写入禁止电压，由此可利用电压差来抑制干扰。除此之外，还可利用基于脉冲宽度控制的时间来调整存储元件的电阻值的变化(写入电平)，此种基于脉冲宽度控制的写入可与交叉式阵列的控制并存。另外，当在列方向共同生成放电侧的脉冲、并将其脉冲宽度设定为最大固定值时，通过对行方向的充电侧的脉冲宽度进行控制，可实现对各执行脉冲宽度的控制。若使用由本实施例提供的设置写入方法，则可容易地实现突触的设置侧的电阻值的细微变化，与顺序的以位为单位的写入方法相比，可实现高速写入及干扰的减少。
另外，在本实施例的突触阵列装置中，将构成交叉式阵列的可变电阻式存储元件用作突触，关于突触的结合强度的控制，利用脉冲时间准确地进行控制。在预期有电压降的阵列结构中补偿写入功率并不简单，但在通过脉冲持续时间进行的电阻值的控制中，阵列中电压降的补偿为低电压、低电流，故可忽略或最小化。另外，在应用于突触时，时间损失(time penalty)并不像使用一般的存储器时那样大，因此，基于脉冲持续时间的控制的写入方法是有效的。
在本实施例中，示出将交叉式阵列应用于突触阵列的例子，但并不限于此，本实施例的交叉式阵列的写入方法也可应用于其他器件(例如，存储器、运算逻辑等)。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，而是可在权利要求所记载的本发明的主旨的范围内进行各种变形、变更。

Claims (14)

1.一种写入方法，向使用了双极型的可变电阻式存储元件的交叉式阵列进行写入，其特征在于，
所述写入方法对交叉式阵列的所选择的行线施加脉冲宽度经控制的第一写入电压，并对所选择的列线施加脉冲宽度经控制的第二写入电压，由此向所选择的可变电阻式存储元件进行写入。
2.根据权利要求1所述的写入方法，其中，通过对多个行线施加第一写入电压，而同时进行多个可变电阻式存储元件的写入。
3.根据权利要求1所述的写入方法，其中，第二写入电压是在列线中共用的接地电极。
4.根据权利要求1所述的写入方法，其中，对非选择的行线及非选择的列线施加写入禁止电压。
5.根据权利要求1所述的写入方法，其中，第二写入电压的脉冲宽度设定为第一写入电压的脉冲宽度的最大脉冲宽度。
6.根据权利要求1所述的写入方法，其中，第一写入电压的脉冲的上升沿与第二写入电压的脉冲的下降沿对齐。
7.根据权利要求1所述的写入方法，其中，第一写入电压的脉冲的下降沿与第二写入电压的脉冲的上升沿对齐。
8.一种阵列装置，其特征在于，包括：
交叉式阵列，在多个行线与多个列线各自的交叉部连接有可变电阻式存储元件；
行选择构件，选择交叉式阵列的行线；
列选择构件，选择交叉式阵列的列线；以及
写入构件，对连接于由所述行选择构件选择的行线及由所述列选择构件选择的列线的可变电阻式存储元件进行写入，
所述写入构件将脉冲宽度经控制的第一写入电压施加至行线，并将脉冲宽度经控制的第二写入电压施加至列线，从而向所选择的可变电阻式存储元件进行写入。
9.根据权利要求8所述的阵列装置，其中，所述写入构件通过对多个行线施加第一写入电压，而同时进行多个可变电阻式存储元件的写入。
10.根据权利要求8所述的阵列装置，其中，所述写入构件将第二写入电压的脉冲宽度设定为第一写入电压的脉冲宽度的最大脉冲宽度。
11.根据权利要求8所述的阵列装置，其中，所述写入构件使第一写入电压的脉冲的上升沿与第二写入电压的脉冲的下降沿对齐。
12.根据权利要求8所述的阵列装置，其中，所述写入构件使第一写入电压的脉冲的下降沿与第二写入电压的脉冲的上升沿对齐。
13.根据权利要求8所述的阵列装置，其中，各个所述可变电阻式存储元件与选择器整合，所述选择器在正向偏压及反向偏压中施加有超过阈值的电压时流动电流。
14.根据权利要求8所述的阵列装置，其中，交叉式阵列应用于突触阵列。
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