CN111326193A - 用于确定存储器单元的数据状态的设备及方法 - Google Patents

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Abstract

本申请案涉及用于确定存储器单元的数据状态的设备及方法。操作存储器的方法及经配置以执行类似方法的设备包含：在所述存储器的存储器单元的编程操作期间确定步阶式感测操作的激活所述存储器单元的电压电平；及在所述存储器单元的读取操作期间确定斜坡式感测操作的激活所述存储器单元的电压电平。

Description

用于确定存储器单元的数据状态的设备及方法
技术领域
本发明一般来说涉及存储器，且明确地说，在一或多个实施例中，本发明涉及用于确定存储器单元的数据状态的设备及方法。
背景技术
存储器(例如，存储器装置)通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变决定了每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的用途不断扩展。
NAND快闪存储器是常见类型的快闪存储器装置，因此被称为其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元的阵列经布置使得所述阵列的行中的每一存储器单元的控制栅极连接在一起而形成存取线，例如字线。所述阵列的列包含一起串联连接在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用一个以上选择门的变化形式是已知的。
在对存储器进行编程时，存储器单元可被编程为通常称为单电平单元(SLC)的单元。SLC可使用单个存储器单元来表示数据的一个数字(例如，一个位)。举例来说，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。此存储器可通过包含多电平单元(MLC)、三电平单元(TLC)、四电平单元(QLC)等或其组合而实现更高水平的存储容量，在所述组合中，存储器单元具有使得更多数据数字能够存储于每一存储器单元中的多个电平。举例来说，MLC可经配置以每存储器单元存储由四个Vt范围表示的两个数据数字，TLC可经配置以每存储器单元存储由八个Vt范围表示的三个数据数字，QLC可经配置以每存储器单元存储由十六个Vt范围表示的四个数据数字，以此类推。
对存储器进行编程通常利用将编程脉冲施加到存储器单元及验证所述存储器单元响应于所述编程脉冲是否已达到其期望数据状态(例如，对应于目标阈值电压)的迭代过程，且重复进行所述迭代过程，直到所述存储器单元通过验证为止。一旦存储器单元通过验证，便可阻止存储器单元进行进一步编程，但仍可启用其它存储器单元用于后续编程脉冲的编程。所述迭代过程可随着改变(例如，增大)编程脉冲的电压电平而重复进行，直到选定用于编程操作的每一存储器单元已达到其相应期望数据状态或声明某一故障(例如，达到在编程操作期间允许的最大数目个编程脉冲)为止。
感测(例如，读取或验证)存储器单元的数据状态通常涉及：例如通过检测连接到存储器单元的数据线中的电流流动或电压改变而检测存储器单元响应于施加到其控制栅极的特定电压是否被激活。当存储器操作前进到表示每存储器单元的额外数据状态时，邻近Vt范围之间的裕度可变得较小。如果经感测存储器单元的Vt随时间移位，那么这可导致对经感测存储器单元的数据状态的不准确确定。
发明内容
本发明的一方面涉及一种操作存储器的方法，所述方法包括：在所述存储器的存储器单元的编程操作期间确定步阶式感测操作的激活所述存储器单元的电压电平；及在所述存储器单元的读取操作期间确定斜坡式感测操作的激活所述存储器单元的电压电平。
在本发明的另一方面中，一种操作存储器的方法包括：对所述存储器的第一存储器单元进行编程，其中所述第一存储器单元相对于用于所述第一存储器单元的相应串驱动器具有特定位置；确定步阶式感测操作的激活所述第一存储器单元的电压电平；确定斜坡式感测操作的激活所述第一存储器单元的电压电平；确定所述斜坡式感测操作的激活所述第一存储器单元的所述电压电平与所述步阶式感测操作的激活所述第一存储器单元的所述电压电平之间的差；及至少响应于所述斜坡式感测操作的激活所述第一存储器单元的所述电压电平与所述步阶式感测操作的激活所述第一存储器单元的所述电压电平之间的所述差而确定所述存储器的第二存储器单元的斜坡式感测操作的校正因子。
在本发明的又一方面中，一种操作存储器的方法包括：将存储器的多个存储器单元编程为具有多种数据状态中的相应数据状态，其中所述多个存储器单元中的每一存储器单元相对于用于所述存储器单元的相应串驱动器具有相应位置；针对所述多个存储器单元中的每一存储器单元：确定步阶式感测操作的激活所述存储器单元的相应电压电平；确定斜坡式感测操作的激活所述存储器单元的相应电压电平；确定所述斜坡式感测操作的激活所述存储器单元的所述相应电压电平与所述步阶式感测操作的激活所述存储器单元的所述相应电压电平之间的相应差；及针对所述多个存储器单元中相对于其相应串驱动器具有特定位置的每一存储器单元，至少响应于所述相应差而确定所述存储器的存储器单元的后续斜坡式感测操作的校正因子，所述存储器单元相对于用于所述存储器单元的相应串驱动器具有所述特定位置。
在本发明的又一方面中，一种设备包括：存储器单元阵列；多个数据线，所述多个数据线中的每一数据线选择性地连接到所述存储器单元阵列的相应多个存储器单元；步阶式感测电路，其连接到所述多个数据线中的特定数据线；斜坡式感测电路，其连接到所述特定数据线；及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器进一步经配置以：使用所述步阶式感测电路来执行编程操作以验证所述编程操作的完成；及使用所述斜坡式感测电路来执行读取操作。
附图说明
图1是根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图2A到2C是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的一部分的方框示意图。
图4A到4B是可与实施例一起使用的多个存储器单元的阈值电压分布的概念性描绘。
图5A到5B描绘根据实施例的操作存储器的方法的时序图。
图6是供与各种实施例一起使用的递增电压电平的描绘。
图7是供与各种实施例一起使用的用于产生图6中所描绘的类型的递增电压电平的电压产生系统的框图。
图8是供与各种实施例一起使用的描绘数据线到感测装置及页缓冲器的连接的方框示意图。
图9是根据实施例的操作存储器的方法。
图10是根据另一实施例的操作存储器的方法。
图11是根据又一实施例的操作存储器的方法。
图12是根据又一实施例的操作存储器的方法。
图13描绘供与实施例一起使用的各种递增函数。
具体实施方式
在以下详细说明中，参考形成本文的一部分的附图，且附图中以图解方式展示特定实施例。在图式中，相似参考编号遍及数个视图描述基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细说明。
举例来说，本文中所使用的术语“半导体”可是指材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上覆硅(SOS)技术、绝缘体上覆硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂的半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下说明中提及半导体时，可已利用先前工艺步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此些区域/结的下伏层。除非从上下文另外明了，否则如本文中所使用的术语传导性(conductive)以及其各种相关形式(例如，传导(conduct)、传导性地(conductively)、传导(conducting)、传导(conduction)、传导性(conductivity)等)是指导电。类似地，除非从上下文另外明了，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，连接(connect)、经连接(connected)、连接(connection)等)是指电连接。
图1是根据实施例的作为第三设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(通常称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两种数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112以及行解码电路108及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。控制逻辑116可经配置以根据实施例而执行操作存储器的方法。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着，可将新数据从I/O控制电路112锁存在高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着，可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成存储器装置100的页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以(例如)通过感测连接到所述存储器单元的数据线的状态而感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的本质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令，且接着可将所述命令写入到命令寄存器124中。可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址，且接着可将所述地址写入到地址寄存器114中。可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据，且接着可将所述数据写入到高速缓冲存储器寄存器118中。随后可将数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。关于另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]而输出。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。另一选择为，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，在各种实施例中，可使用I/O引脚(或其它I/O节点结构)的其它组合或数目。
图2A是例如作为存储器单元阵列104的一部分的可在参考图1所描述的类型的存储器中使用的存储器单元阵列200A(例如，NAND存储器阵列)的一部分的示意图。存储器阵列200A包含存取线(例如，字线2020到202N)及数据线(例如，位线2040到204M)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。关于一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可为经传导性掺杂的以具有一传导性类型，例如p型传导性，例如，以形成p阱，或n型传导性，例如，以形成n阱。
存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216，且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如，选择门2100到210M(例如，其可为源极选择晶体管，通常称为选择门源极)中的一者)与选择门212(例如，场效应晶体管)(例如，选择门2120到212M(例如，其可为漏极选择晶体管，通常称为选择门漏极)中的一者)之间。选择门2100到210M可共同连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M可共同连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效应晶体管，但选择门210及212可利用与存储器单元208类似(例如，相同)的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收相同或独立控制信号。
每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择门210的控制栅极可连接到选择线214。
每一选择门212的漏极可连接到用于对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到用于对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择门212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列，且可具有大体平面结构，例如，其中共同源极216、NAND串206及位线204在基本上平行平面中延伸。另一选择为，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面及含有位线204的平面而延伸，含有位线204的平面可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含传导性结构及电介质结构两者，而控制栅极236通常由一或多种传导性材料形成。在一些情形中，存储器单元208可进一步具有所定义源极/漏极(例如，源极)230及所定义源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的一NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但不需要)包含共同连接到给定字线202的全部存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管图2A中未明确描绘位线2043到2045，但从所述图应明了，存储器单元阵列200A的位线204可为从位线2040到位线204M连续编号的。共同连接到给定字线202的存储器单元208的其它群组也可定义存储器单元208的物理页。关于某些存储器装置，共同连接到给定字线的全部存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作(例如，存储器单元的上部或下部页)期间编程的存储器单元(在一些实施例中，其仍可为整个行)的物理页的部分可被视为存储器单元的逻辑页。存储器单元的块可包含经配置而一起被擦除的那些存储器单元，例如连接到字线2020到202N的全部存储器单元(例如，共享共同字线202的全部NAND串206)。除非明确被区分，否则本文中提及的存储器单元页是指存储器单元逻辑页中的存储器单元。
尽管图2A的实例是结合NAND快闪而论述，但本文中所描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS结构、相变结构、铁电结构等)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是例如作为存储器单元阵列104的一部分的可在参考图1所描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的相似地编号的元件对应于关于图2A而提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)而选择性地连接到位线2040到204M，且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)而选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。可通过偏置选择线2150到215K以选择性地激活各自介于NAND串206与位线204之间的特定选择晶体管212而将NAND串206的子组连接到其相应位线204。可通过偏置选择线214而激活选择晶体管210。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202而共同连接到彼此的存储器单元行可统称为叠层。
图2C是例如作为存储器单元阵列104的一部分的可在参考图1所描述的类型的存储器中使用的存储器单元阵列200C的一部分的又一示意图。图2C中的相似地编号的元件对应于关于图2A所提供的说明。存储器单元阵列200C可包含串联连接的存储器单元串(例如，NAND串)206、存取线(例如，字线)202、数据线(例如，位线)204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2A中所描绘。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘将NAND串206分群成多个存储器单元块250。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208群组，有时称为擦除块。每一存储器单元块250可表示共同地与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可共同地选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不具有分别到存储器单元块2500到250L中的任何其它存储器单元块的存取线202以及选择线214及215的直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可为存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块2500到250L)。缓冲器部分240可包含用于感测相应数据线204上所指示的数据值的感测装置(图2C中未展示)，及用于存储来自其对应存储器平面的所感测数据值的对应寄存器(图2C中未展示)。
图3是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的一部分的方框示意图。存储器单元阵列300经描绘为具有各自与相应缓冲器部分240通信是四个存储器平面350(例如，存储器平面3500到3503)，所述存储器平面可共同地形成页缓冲器352。虽然描绘四个存储器平面350，但其它数目个存储器平面350可共同地与页缓冲器352通信。每一存储器平面350经描绘为包含L+1个存储器单元块250(例如，存储器单元块2500到250L)。
每一存储器平面350可连接到串驱动器354以将各种电压电平施加到存储器单元块250的相应存取线及选择线以用于执行存取操作。串驱动器354可为图1的行解码电路108的一部分。由一个存储器单元块(例如，存储器单元块2500)接收的一组电压电平可不同于由另一存储器单元块(例如，存储器单元块2501)接收的一组电压电平。特定叠层的存储器单元块(例如，所有存储器平面3500到3503的存储器单元块2500)可各自接收去往其存取线的一组相同电压电平。另外，特定叠层的每一存储器单元块的对应存取线(例如，用于所有存储器平面350的存储器块2500的存取线202x(图2A))可为连续传导性结构。因此，与串驱动器354相距的距离(例如，存取线的长度)从存储器平面3500到存储器平面3503而增大。
图4A到4B是可与实施例一起使用的多个存储器单元的阈值电压分布的概念性描绘。图4A图解说明十六电平存储器单元(通常称为QLC存储器单元)群体的阈值电压范围及其分布的实例。举例来说，此存储器单元可经编程为属于各自用于表示对应于四个位的位模式的数据状态的十六个不同阈值电压范围4300到43015中的一者的阈值电压(Vt)。阈值电压范围4300通常具有比其余阈值电压范围4301到43015大的宽度，因为存储器单元通常全部被置于对应于阈值电压范围4300的数据状态，接着随后将那些存储器单元的子组编程为具有阈值电压范围4301到43015中的一者中的阈值电压。由于编程操作通常比擦除操作在增量上受到更多控制，因此这些阈值电压范围4301到43015可往往具有更紧密分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014及43015可各自分别表示相应数据状态，例如，L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为实例，如果存储器单元的阈值电压处于十六个阈值电压范围中的第一者4300内，那么在此情形中，存储器单元可正存储具有逻辑数据值‘1111’的数据状态L0，且通常称为存储器单元的经擦除状态。如果阈值电压处于十六个阈值电压范围中的第二者4301内，那么在此情形中，存储器单元可正存储具有逻辑数据值‘0111’的数据状态L1。如果阈值电压处于十六个阈值电压范围中的第三者4302内，那么在此情形中，存储器单元可正存储具有逻辑数据值‘0011’的数据状态L2，以此类推。表1提供QLC存储器单元的数据状态与其对应逻辑数据值之间的一种可能对应性。数据状态到逻辑数据值的其它指派是已知的。如本文中所使用，保持处于最低数据状态(例如，经擦除状态或L0数据状态)的存储器单元将视为被编程到最低数据状态。
表1
Figure BDA0002281254100000101
Figure BDA0002281254100000111
在确定图4A的各种分布的存储器单元的数据状态时，可使用离散或步阶式感测电压(例如，验证电压或读取电压)4320到43214，如图4B中所描绘(例如，分别用于编程验证操作或读取操作)。举例来说，在将感测电压432按升序施加到存取线的情况下，可确定响应于感测电压4320而第一个激活的存储器单元具有对应于阈值电压范围4300的数据状态，可确定响应于感测电压4321而第一个激活的存储器单元具有对应于阈值电压范围4301的数据状态，可确定响应于感测电压4322而第一个激活的存储器单元具有对应于阈值电压范围4302的数据状态，以此类推。响应于感测电压4320到43214中的任一者都未激活的存储器单元可视为具有对应于阈值电压范围43015的数据状态。读取操作的最高感测电压与最低感测电压之间的电压范围可表示读取窗434。举例来说，紧随对存储器单元进行编程之后，读取窗434(例如，初始读取窗)可为约6V，且介于从约-1V到5V的范围内。
另一选择为，可将斜坡式感测电压施加到存取线。接着可确定存储器单元视为被激活的斜坡式感测电压的电压电平是多少。此所确定电压电平(或其表示)接着可用于确定存储器单元的数据状态，例如通过将所确定电压电平与离散感测电压4320到43214(或其表示)进行比较。用于步阶式感测电压的感测电压432可不同于用于斜坡式感测电压的感测电压432。举例来说，虽然其可利用相同初始感测电压，但用于斜坡式感测的最高感测电压可高于用于步阶式感测的最高感测电压，从而在斜坡式感测中产生较大读取窗。
针对随时间经历电荷损失的存储器单元，具有对导致存储器单元的激活的电压电平的更细粒度确定的斜坡式感测可提供优于步阶式感测的优点。举例来说，针对类似存储器单元，在时间相依电荷损失的情况下，斜坡式感测可因经改进错误校正能力而提供比步阶式感测长三个以上数量级的触发速率。然而，由于存取线202的RC时间常数，因此斜坡式感测可测量距串驱动器354较远的存储器单元的人工高阈值电压。由于距串驱动器354较远的存储器单元在任何特定时间均经历比距串驱动器354较近的存储器单元低的驱动电压电平，因此针对相同通过电压，远存储器单元相对于近存储器单元可经历较低电平的电压应力。由于读取干扰能力(例如，故障之前的读取次数)随着电压应力的增大通常以指数方式降低，因此斜坡式感测对读取干扰的影响可为严重的。举例来说，针对类似存储器单元，步阶式感测可提供比斜坡式感测大两个以上数量级的读取干扰能力。
在存在时间相依电荷损失的情况下，各种实施例力求保持斜坡式感测的益处，同时减轻其对读取干扰的影响。特定而言，在编程验证操作期间可利用步阶式感测，而可使用斜坡式感测用于读取操作。然而，两种感测方案之间的差异固有地引入编程验证时所确定的阈值电压与读取时的阈值电压之间的不匹配来源。举例来说，由于步阶式感测可保持存取线电压长达足以允许整个存取线达到稳定状态电压，因此可因斜坡式感测中的RC时间常数的影响及沿着存取线的长度的所得电压电平差而扩宽阈值电压分布。另外，步阶式感测及斜坡式感测可利用不同感测电路，从而导致进一步不匹配。因此，实施例可利用校正来补偿感测方案的差异。
图5A到5B描绘根据实施例的操作存储器的方法的时序图。举例来说，图5A及5B的时序图可各自表示存储器的感测操作。图5A可表示使用步阶式感测电压(例如，步阶式验证电压)的感测操作(例如，编程验证操作)，而图5B可表示使用斜坡式感测电压(例如，斜坡式读取电压)的感测操作(例如，读取操作)。图5A及5B将各自假设TLC存储器单元(例如，表示数据状态L0、L1、L2、L3、L4、L5、L6及L7的八电平存储器单元)的感测操作使用各自表示对应于三个位的位模式的数据状态的八个阈值电压范围。表2提供TLC存储器单元的数据状态与其对应逻辑数据值之间的一种可能对应性。数据状态到逻辑数据值的其它指派是已知的。如本文中所使用，保持处于最低数据状态(例如，经擦除状态或L0数据状态)的存储器单元将视为被编程到最低数据状态。
表2
Figure BDA0002281254100000121
Figure BDA0002281254100000131
在图5A中，迹线540可表示施加到连接到选定用于感测操作的存储器单元(例如，目标存储器单元)的存取线的电压电平。以下论述将参考至少图2A而做出，且将假设选定用于感测操作的存储器单元是NAND串2060的存储器单元208x，使得迹线540可表示施加到存取线202x的电压电平。存取线202x可称为选定存取线，因为其含有目标存储器单元，而其余存取线202可称为未选择存取线。NAND串2060可称为选定串联连接的存储器单元串，因为其含有目标存储器单元。迹线542可表示施加到未选择存取线202(例如，存取线2020到202x-1及202x+1到202N)中的一或多者的电压电平。迹线544可表示施加到选择线214的电压电平及/或施加到选择线215的电压电平。迹线546可表示感测启用信号的电压电平。认识到，图5A的感测操作可具有一个以上目标存储器单元，且可包含连接到每一NAND串206或其某一子组的选定存取线202的存储器单元208。
在时间t0，预充电阶段可开始。感测操作的预充电阶段可使未选择存取线202达到足以激活其相应所连接存储器单元(无论其数据状态如何)的电压电平，例如，通过电压。如图5A的实例中所展示，首先使含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平达到电压电平552。电压电平552可足以激活连接到存取线202中的一者的每一存储器单元(无论其数据状态如何)。作为一个实例，电压电平552可为约8V。以此方式使所有存取线202一起上升可促进达到期望电压电平为电压电平552的任一存取线202的稳定状态的速度改进。可使选择线214及选择线215达到足以激活其相应选择门的电压电平554。感测启用信号正常可具有指示感测被停用的逻辑高电平，且可转变为逻辑低电平以启用感测。感测启用信号的逻辑高电平可对应于电压电平548，所述电压电平可为供应电压，例如Vcc。感测启用信号的逻辑低电平可对应于电压电平550，所述电压电平可为参考电位，例如，Vss、接地或0V。
在或大约在时间t1，可将选定存取线202x放电到电压电平5320。电压电平5320可表示用于区分目标存储器单元的可能数据状态(例如，在编程验证操作期间)的感测电压(例如，验证电压)。举例来说，如果在将电压电平5320施加到存取线202x且因此施加到目标存储器单元的控制栅极时，目标存储器单元被激活，那么目标存储器单元可视为具有对应于低于或等于电压电平5320的阈值电压范围的数据状态。如果在将电压电平5320施加到存取线202x时，目标存储器单元被撤销激活，那么目标存储器单元可视为具有对应于高于电压电平5320的阈值电压范围的数据状态。在正将电压电平5320施加到存取线202x时，在时间t2a可执行(例如，响应于转变为逻辑低电平的感测启用信号)对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5320而被激活，那么电压电平5320可对应于用于确定存储器单元具有L0数据状态的感测电压。尽管将电压电平5320描绘为高于电压电平550，但对于一些实施例，电压电平5320到5326中的一或多者可为负电压电平。
在时间t2将电压电平5320施加到选定存取线202x的同时，可将电压电平552施加到未选择存取线2020到202x-1及202x+1到202N。电压电平552可足以激活连接到这些未选择存取线的存储器单元(无论其数据状态如何)。另外，在时间t2将电压电平5320施加到选定存取线202x的同时，可将电压电平554施加到选择线214及选择线215。电压电平554可足以激活连接到这些选择线的选择门。以此方式，如果目标存储器单元被激活，那么可建立穿过NAND串206的电流流动，从而准许感测其数据状态。作为一个实例，电压电平554可为约5V。
在时间t3，可将施加到选定存取线202x的电压电平增大到电压电平5321，同时可维持其它迹线542及544的电压电平。电压电平5321可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5321施加到存取线202x时，在时间t3a，可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5321而被激活，那么电压电平5321可对应于用于确定存储器单元具有L1数据状态的感测电压。
在时间t4，可将施加到选定存取线202x的电压电平增大到电压电平5322，同时可维持其它迹线542及544的电压电平。电压电平5322可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5322施加到存取线202x时，在时间t4a可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5322而被激活，那么电压电平5322可对应于用于确定存储器单元具有L2数据状态的感测电压。
在时间t5，可将施加到选定存取线202x的电压电平增大到电压电平5323，同时可维持其它迹线542及544的电压电平。电压电平5323可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5323施加到存取线202x时，在时间t5a可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5323而被激活，那么电压电平5323可对应于用于确定存储器单元具有L3数据状态的感测电压。
在时间t6，可将施加到选定存取线202x的电压电平增大到电压电平5324，同时可维持其它迹线542及544的电压电平。电压电平5324可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5324施加到存取线202x时，在时间t6a可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5324而被激活，那么电压电平5324可对应于用于确定存储器单元具有L4数据状态的感测电压。
在时间t7，可将施加到选定存取线202x的电压电平增大到电压电平5325，同时可维持其它迹线542及544的电压电平。电压电平5325可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5325施加到存取线202x时，在时间t7a可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5325而被激活，那么电压电平5325可对应于用于确定存储器单元具有L5数据状态的感测电压。
在时间t8，可将施加到选定存取线202x的电压电平增大到电压电平5326，同时可维持其它迹线542及544的电压电平。电压电平5326可表示用于区分目标存储器单元的不同可能数据状态的不同感测电压。在正将电压电平5326施加到存取线202x时，在时间t8a可执行对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5326而被激活，那么电压电平5326可对应于用于确定存储器单元具有L6数据状态的感测电压。响应于感测电压5320到5326中的任一者都未激活的存储器单元可视为具有数据状态L7。
虽然图5A中仅描绘七个感测电压，但可使用其它数目个感测电压。一般来说，可使用Y个感测电压来区分Y+1种可能数据状态中的每一者。在时间t9，可将存取线及选择线放电到电压电平550，同时可允许感测启用信号返回到其默认电压电平548。
虽然将图5A的感测操作描绘为通过针对每一感测电压532双态切换感测启用信号546而针对每一感测电压532启用及停用感测，但在施加到选定存取线的电压电平为斜坡式时，图5B的感测操作可使感测启用信号546维持处于其逻辑低电平。图5B中的相似地编号的元件对应于关于图5A而提供的说明。同样地，图5B的论述将假设选定用于感测操作的存储器单元是NAND串2060的存储器单元208x。认识到，图5B的感测操作可具有一个以上目标存储器单元，且可包含连接到每一NAND串206或其某一子组的选定存取线202的存储器单元208。
在时间t0，预充电阶段可开始。感测操作的预充电阶段可使未选择存取线202达到足以激活其相应所连接存储器单元(无论其数据状态如何)的电压电平，例如，通过电压。如图5B的实例中所展示，首先使含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平达到电压电平552。电压电平552可足以激活连接到存取线202中的一者的每一存储器单元(无论其数据状态如何)。作为一个实例，电压电平552可为约8V。以此方式使所有存取线202一起上升可促进达到期望电压电平为电压电平552的任一存取线202的稳定状态的速度改进。可使选择线214及选择线215达到足以激活其相应选择门的电压电平554。感测启用信号正常可具有指示感测被停用的逻辑高电平，且可转变为逻辑低电平以启用感测。
在或大约在时间t1，可将选定存取线202x放电到电压电平5330。电压电平5330可表示用于区分目标存储器单元的可能数据状态(例如，在读取操作期间)的感测电压(例如，读取电压)。举例来说，如果在将电压电平5330施加到存取线202x且因此施加到目标存储器单元的控制栅极时，目标存储器单元被激活，那么目标存储器单元可视为具有对应于低于或等于电压电平5330的阈值电压范围的数据状态。如果在将电压电平5330施加到存取线202x时，目标存储器单元被撤销激活，那么目标存储器单元可视为具有对应于高于电压电平5330的阈值电压范围的数据状态。在正将电压电平5330施加到存取线202x时，在时间t3可开始(例如，响应于转变为逻辑低电平的感测启用信号)对数据线的状态的感测以确定目标存储器单元是否被激活，如此项技术内众所周知。作为一个实例，在预充电阶段之后，如果存储器单元首先响应于电压电平5330而被激活，那么电压电平5330可对应于用于确定存储器单元具有L0数据状态的感测电压。尽管将电压电平5330描绘为高于电压电平550，但对于一些实施例，电压电平5330可为负电压电平。
在时间t3a，选定存取线的电压电平可开始朝向电压电平5331斜升，而感测启用信号保持处于电压电平550，例如，指示感测被启用。随着选定存取线的电压电平增大，在时间t3a与时间t4之间在斜坡式感测电压达到电压电平5331时可做出对额外数据状态的确定。由于选定存取线的RC滞后，因此电压电平5331可高于图5A的电压电平5326，以使选定存取线的远端处的存储器单元在电压电平斜升时在其控制栅极处经历电压电平5326。在时间t3与t4之间未激活的存储器单元可视为具有数据状态L7。将参考图6到8更详细论述迹线540在时间t3a与时间t4之间的电压斜坡的产生以及所得的对数据状态的确定。在时间t5，可将存取线及选择线放电到电压电平550，同时可允许感测启用信号返回到其默认电压电平548。
图6是供与各种实施例一起使用的递增电压电平640的描绘。各种实施例在读取操作的预充电阶段期间可使用施加到存取线(例如，每一存取线)的递增电压电平，且在读取操作的感测阶段期间可使用施加到选定存取线的递增电压电平。递增电压电平640可响应于计数而做出。举例来说，当计数的值增大时，作为响应，递增电压电平640的电压电平可增大。通过增大用于产生相同范围的电压电平的计数的数目，递增电压电平640可近似或更密切地近似线性响应。尽管递增电压电平640针对不同计数值而描绘离散步阶，但当步阶的长度比用于例如图5A中所描绘的步阶式感测的步阶的长度小至少一个数量级时，针对例如图5B中所描绘的斜坡式感测的此电压迹线在本文中将视为斜坡式电压而非步阶式电压。举例来说，在典型步阶式感测方案中，图5A的每一感测电压432可保持达20μs，且在典型斜坡式感测方案中，计数器642可每280ns前进一次。
图7是供与各种实施例一起使用的用于产生图5B中所描绘的类型的递增电压电平(例如，斜坡式电压)的电压产生系统的框图。图7中所描绘的类型的电压产生系统也可用于产生图5A及/或图5B中的迹线540及542的其它电压电平。
图7的电压产生系统包含用于产生计数的计数器742。作为实例，计数器742可具有用于提供表示计数的位模式的输出752。计数器742可经配置以接收启用信号748以便选择性地启用或停用计数器，例如，使计数器742保持最后或其它特定计数。计数器742可进一步经配置以接收复位信号750以便将其计数的值复位到初始值，例如，零。
电压产生电路746(例如，数/模转换器(DAC))可响应于计数器742的输出752(例如，响应于计数)而产生模拟电压电平。为用于产生离散电压电平而非斜坡式电压，电压产生电路746可替代地对从内部控制器(例如，控制逻辑116)接收的值作出响应。无论其输入如何，DAC 746均可在输出754处提供对应电压电平。DAC 746的输出754可连接(例如，选择性地连接)到存储器单元阵列的存取线(例如，一或多个存取线)。举例来说，DAC 746的输出754可选择性地连接到图2A到2C的一或多个存取线202。计数器742的输出752还可连接(例如，选择性地连接)到存储器的页缓冲器，例如图1的数据寄存器120的一部分。可使用多个电压产生系统来提供去往不同存取线的不同电压电平。
图8是供与各种实施例一起使用的描绘数据线到感测装置及页缓冲器的连接的方框示意图。在图8中，NAND串206通过选择门212而选择性地连接到数据线204，且通过选择门210而选择性地连接到源极216。NAND串206可具有与参考图2A所描述相同的结构，即具有N+1个存储器单元2080到208N。在感测存储器单元2080到208N中的一者的数据状态时，可激活选择门210及212，可将感测电压施加到连接到选定用于感测操作的存储器单元(例如，目标存储器单元)的存取线(例如，选定存取线)，且可将通过电压施加到连接到NAND串206的每一其余存储器单元的存取线(例如，未选择存取线)。举例来说，如果存储器单元2081选定用于感测操作，那么存储器单元2081可在其控制栅极处接收感测电压，其中如果存储器单元2081的数据状态对应于低于或等于感测电压的阈值电压，那么所述感测电压经配置以激活存储器单元2081，且如果存储器单元2081的数据状态对应于高于感测电压的阈值电压，那么所述感测电压经配置以撤销激活存储器单元2081。每一其余存储器单元208(例如，存储器单元2080及2082到208N)可在其控制栅极处接收通过电压，其中所述通过电压经配置以激活其余存储器单元208中的每一者(无论其数据状态如何)。
数据线204可连接到任选多路复用器860以将数据线选择性地连接到用于对目标存储器单元执行斜坡式感测的斜坡式感测电路862，或连接到用于对目标存储器单元执行步阶式感测的步阶式感测电路864。分别供与斜坡式感测或步阶式感测一起使用的感测电路862及864的本质在半导体存储器的技术内众所周知，且本文中将不再详述。每一感测电路862及864可响应于相应感测启用信号而选择性地启用或停用感测。另一选择为，数据线204可同时连接到斜坡式感测电路862及步阶式感测电路864两者。关于利用多路复用器860的实施例，用于斜坡式感测电路862的感测启用信号可与用于步阶式感测电路864的感测启用信号相同。关于将斜坡式感测电路862及步阶式感测电路864同时连接到数据线204的实施例，用于斜坡式感测电路862的感测启用信号可不同于用于步阶式感测电路864的感测启用信号。任选多路复用器866可连接在页缓冲器352与感测电路862及864之间以将斜坡式感测电路862或步阶式感测电路864选择性地连接到页缓冲器352。
由于可分别启用或抑制数据线204与源极216之间的电流流动，因此数据线204的状态可指示目标存储器单元2081是呈激活状态还是撤销激活状态。接着连接到数据线204的对应经启用感测电路862或864可(例如)通过(例如)使用差分放大器等来测量电流流动或所得电压电平或者将电流流动或所得电压电平与某一阈值进行比较而感测此性质。连接到数据线204的对应经启用感测电路862或864的输出可用于设定页缓冲器352的一或多个寄存器。举例来说，第一寄存器868可为单数字(例如，单位)寄存器，所述寄存器具有(例如)响应于由连接到数据线204的对应经启用感测电路862或864做出的感测指示数据线204与源极216之间的电流流动受到抑制而指示目标存储器单元2081被撤销激活的第一值(例如，第一逻辑电平)。寄存器868可进一步具有(例如)响应于由连接到数据线204的对应经启用感测电路862或864做出的感测指示数据线204与源极216之间的电流流动被启用而指示目标存储器单元2081被激活的第二值(例如，不同于第一逻辑电平的第二逻辑电平)。
关于斜坡式感测，页缓冲器352可进一步包含第二寄存器870，所述第二寄存器可为多数字(例如，多位)寄存器。响应于由连接到数据线204的斜坡式感测装置862做出的感测指示数据线204与源极216之间的电流流动被启用，页缓冲器352可经配置(例如，响应于将第一寄存器868的值双态切换到其第二值)以将对来自计数器742的输出752的计数的表示锁存到寄存器870中。以此方式，寄存器870可含有对目标存储器单元2081的所确定阈值电压的表示，例如，对在数据线204的状态改变时施加到选定存取线的电压电平的表示。
图9是根据实施例的操作存储器的方法。图9的方法可在存储器装置的正常操作期间执行。在901处，在存储器单元的编程操作期间确定步阶式感测操作的激活存储器单元的电压电平。举例来说，所确定电压电平可为在用于步阶式感测操作的感测电路指示连接到存储器单元的数据线的状态改变时施加到特定存取线的电压电平。在903处，在存储器单元的读取操作期间确定斜坡式感测操作的激活存储器单元的电压电平。举例来说，所确定电压电平可为在用于斜坡式感测操作的感测电路指示连接到存储器单元的数据线的状态改变时施加到特定存取线的电压电平。
图10是根据另一实施例的操作存储器的方法。图10的方法可在存储器装置的测试期间(例如，在存储器的制作期间)执行。另外或另一选择为，图10的方法可作为在制作之后的测试模式而执行。
在1011处，对存储器的第一存储器单元进行编程。举例来说，可将存储器单元编程为具有编程操作的多种数据状态中的特定数据状态。为作为TLC存储器进行操作，多种数据状态可为八种数据状态。为作为QLC存储器进行操作，多种数据状态可为十六种数据状态。也可与第一存储器单元同时地对其它存储器单元进行编程。举例来说，第一存储器单元可连接到特定存取线，且在与第一存储器单元相同的编程操作期间可对连接到特定存取线的其它存储器单元进行编程。对于一些实施例，编程操作可使用步阶式感测操作来验证第一存储器单元及任何额外存储器单元已达到其相应数据状态。在对多个存储器单元进行编程的情况下，可将数据模式编程为针对多种数据状态中的每一数据状态包含一或多个存储器单元。
第一存储器单元相对于用于第一存储器单元的相应串驱动器具有特定位置。在同时对额外存储器单元进行编程的情况下，这些额外存储器单元相对于同一串驱动器可具有相同位置或不同位置。第一存储器单元及任何额外存储器单元的位置表示与串驱动器相距的距离。一位置可对应于单个存储器单元，或一位置可对应于特定存取线的连续部分上方的多个存储器单元。举例来说，一位置可对应于一或多个存储器平面，或一位置可对应于存储器平面的数据线的某一子组。存储器单元的地址或含有存储器单元的地址范围可定义其位置。明确地说，存储器单元的地址可用于识别存储器单元阵列内的特定物理位置，且存储器单元与其相应串驱动器相距的距离将易于从存储器的电路的物理布局导出。
在1013处，例如，在对第一存储器单元进行编程之后，确定步阶式感测操作的激活第一存储器单元的电压电平。举例来说，所确定电压电平可为在用于步阶式感测操作的感测电路指示连接到第一存储器单元的数据线的状态改变时施加到特定存取线的电压电平。对于利用步阶式感测操作来验证第一存储器单元及任何额外存储器单元已达到其相应数据状态的实施例，1013处的步阶式感测操作可具有相同数目个步阶、更少数目个步阶或更大数目个步阶。举例来说，与用于对第一存储器单元进行编程相比，可期望在1013处确定第一存储器单元的阈值电压时提供更高粒度(例如，更大数目个步阶)。更高粒度可促进对在正常操作期间所确定的阈值电压的后续校正的改进。另一选择为，更低粒度(例如，更少数目个步阶)可用于简化所述方法。举例来说，可将第一存储器单元编程为多种数据状态中的特定数据状态(例如，最高数据状态)，且可假设后续校正因子的函数与所测量阈值电压具有线性关系。
在1015处，确定斜坡式感测操作的激活第一存储器单元的电压电平。举例来说，所确定电压电平可为在用于斜坡式感测操作的感测电路指示连接到第一存储器单元的数据线的状态改变时施加到特定存取线的电压电平。1015处的斜坡式感测操作可在执行1013处的步阶式感测操作之前执行。
在1017处，确定斜坡式感测操作的激活第一存储器单元的电压电平与步阶式感测操作的激活第一存储器单元的电压电平之间的差。在1019处，至少响应于斜坡式感测操作的激活第一存储器单元的电压电平与步阶式感测操作的激活第一存储器单元的电压电平之间的差而确定第二存储器单元的斜坡式感测操作的校正因子。可响应于不同位置与特定位置之间的差而进一步确定所述校正因子。可响应于第二存储器单元的斜坡式感测操作的激活第二存储器单元的电压电平而进一步确定所述校正因子。
图11是根据又一实施例的操作存储器的方法。图11的方法可在存储器装置的测试期间(例如，在存储器的制作期间)执行。另外或另一选择为，图11的方法可作为在制作之后的测试模式而执行。
在1121处，将存储器的多个存储器单元编程为具有编程操作的多种数据状态中的相应数据状态。为作为TLC存储器进行操作，多种数据状态可为八种数据状态。为作为QLC存储器进行操作，多种数据状态可为十六种数据状态。多个存储器单元可为连接到一或多个存储器单元块的选定存取线的全部存储器单元，或那些存储器单元的某一子组。对于一些实施例，编程操作可使用步阶式感测操作来验证多个存储器单元已达到其相应数据状态。对多个存储器单元进行编程可涉及将多个存储器单元编程为针对多种数据状态中的每一数据状态包含一或多个存储器单元。
多个存储器单元中的每一存储器单元相对于用于第一存储器单元的相应串驱动器具有相应位置。多个存储器单元中的任一存储器单元的位置表示相对于不同位置的多个存储器单元中的存储器单元与串驱动器相距的距离。一位置可对应于单个存储器单元，或一位置可对应于选定存取线的连续部分上方的多个存储器单元。举例来说，一位置可对应于一或多个存储器平面，或一位置可对应于存储器平面的数据线的某一子组。通常选择性地连接到同一数据线的存储器单元将视为相对于其相应串驱动器具有相同位置。存储器单元的地址或含有存储器单元的地址范围可定义其位置。明确地说，存储器单元的地址可用于识别存储器单元阵列内的特定物理位置，且存储器单元与其相应串驱动器相距的距离将易于从存储器的电路的物理布局导出。
在1123处，针对多个存储器单元中的每一存储器单元，确定步阶式感测操作的激活所述存储器单元的电压电平。1123处的步阶式感测操作可在对多个存储器单元进行编程及验证之后执行。举例来说，所确定电压电平可为在用于步阶式感测操作的感测电路指示连接到所述存储器单元的数据线的状态改变时施加到特定存取线的电压电平。对于利用步阶式感测操作来验证多个存储器单元已达到其相应数据状态的实施例，出于参考图10所论述的原因，1123处的步阶式感测操作可具有相同数目个步阶、更少数目个步阶或更大数目个步阶。
在1125处，针对多个存储器单元中的每一存储器单元，确定斜坡式感测操作的激活所述存储器单元的电压电平。举例来说，所确定电压电平可为在用于斜坡式感测操作的感测电路指示连接到所述存储器单元的数据线的状态改变时施加到特定存取线的电压电平。1125处的斜坡式感测操作可在执行1123处的步阶式感测操作之前执行。
在1127处，针对多个存储器单元中的每一存储器单元，确定斜坡式感测操作的激活所述存储器单元的电压电平与步阶式感测操作的激活所述存储器单元的电压电平之间的差。在1129处，针对多个存储器单元中相对于其相应串驱动器具有特定位置的每一存储器单元，至少响应于相应差而确定存储器单元的后续斜坡式感测操作的校正因子，所述存储器单元相对于用于所述存储器单元的相应串驱动器具有特定位置。所述校正因子可为后续斜坡式感测操作的激活其存储器单元的电压电平的函数。举例来说，所述函数可为递增函数，使得较高电压电平接收较高校正。所述校正因子可进一步为后续斜坡式感测操作的存储器单元的位置的函数。举例来说，此函数可为递增函数，使得较远位置接收较高校正。
作为一个实例，针对1123处的步阶式感测操作的每一感测电压，且针对每一位置，1125处的斜坡式感测操作的激活具有所述位置的存储器单元的电压电平与激活具有步阶式感测操作的所述感测电压的存储器单元的电压电平之间的相应差可参照1125处的斜坡式感测操作的激活具有所述位置的那些存储器单元的相应电压电平而标绘。此数据的回归可为每一位置提供期望校正因子，所述期望校正因子是斜坡式感测操作的针对所述位置的所感测电压电平的函数。针对除用于所述确定的位置之外的位置，可使用内插。
图12是根据又一实施例的操作存储器的方法。图12的方法可在存储器的正常操作期间执行。在1231处，确定斜坡式感测操作的用以激活存储器的存储器单元的电压电平。在1233处，响应于对应于特定位置的校正因子而校正所确定电压电平。所述校正因子可进一步对应于所确定电压电平。在1235处，响应于经校正电压电平而确定斜坡式感测操作的多种数据状态中属于存储器单元的数据状态。举例来说，可将经校正电压电平与针对多种数据状态中的不同数据状态的预定(例如，目标)电压电平进行比较。继续此实例，如果经校正电压电平低于(或等于)对应于多种数据状态中的特定数据状态的电压电平，且高于对应于多种数据状态中的下一较低数据状态的电压电平，那么存储器单元可视为具有下一较低数据状态。如果经校正电压电平高于对应于多种数据状态中的最高数据状态的电压电平，那么存储器单元可视为具有最高数据状态。且如果经校正电压电平低于(或等于)对应于多种数据状态中的最低数据状态的电压电平，那么存储器单元可视为具有最低数据状态。对应于多种数据状态的电压电平可为用于编程验证操作的目标验证电压。另一选择为，对应于多种数据状态的电压电平可不同于(例如，低于)用于编程验证操作的目标验证电压以补偿存储器单元的预期电荷损失。
图13描绘供与实施例一起使用的各种递增函数。图13中大体描绘位置或所感测电压电平的某些类型的递增函数的实例。线1342表示线性递增函数，例如，具有恒定正斜率。线1344表示步阶式递增函数，所述步阶式递增函数随着位置(例如，表示与串驱动器相距的距离)或(例如，斜坡式感测操作的)所感测电压电平的值增大而具有相继较高步阶。注意，虽然将线1344的步阶描绘为具有相等高度1346及相等长度1348，但这些值可变化。举例来说，特定步阶与前一步阶相比可具有更大高度1346及更小长度1348，或特定步阶与前一步阶相比可具有更小高度1346及更大长度1348。步阶式函数可表示使用查找表，其中通过在所述表中查找位置或所感测电压电平的值并选择对应于所述位置或所感测电压电平的校正因子的值而确定校正因子的值。表3是随位置而变的查找表的概念性实例。另一选择为，递增函数的校正因子的值可依据递增函数的方程式直接计算得出，例如，Y＝f(P)，其中P是所感测存储器单元相对于其串驱动器的位置。类似地，递增函数的校正因子的值可依据递增函数的方程式直接计算得出，例如，Y＝f(P,V)，其中P是所感测存储器单元相对于其串驱动器的位置，且V是所感测存储器单元的所感测电压电平。
表3
随位置(P)而变的校正因子值(Y)
位置(P) 校正因子值(Y)
P1 Y1
P2 Y2
P3 Y3
P4 Y4
虽然参考图13描述线性及步阶式函数，但可使用位置的其它递增函数，其中针对特定所感测电压电平及特定位置处的存储器单元的校正因子的值高于表示与串驱动器相距较小距离的每一其它位置处的特定所感测电压电平的校正因子的值，且小于表示与串驱动器相距较大距离的每一其它位置处的特定所感测电压电平的校正因子的值。类似地，可使用所感测电压电平的其它递增函数，其中针对特定位置及特定所感测电压电平的校正因子的值高于针对低于特定所感测电压电平的任一所感测电压电平处的特定位置的校正因子的值，且小于针对高于特定所感测电压电平的任一所感测电压电平处的特定位置的校正因子的值。虽然先前论述通过实验提供了确定递增函数的方法，但替代地，可通过经验或通过模拟而确定递增函数。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何配置均可替代所展示的特定实施例。所属领域的技术人员将明了所述实施例的许多更改形式。因此，本申请案打算涵盖所述实施例的任何更改形式或变化形式。

Claims (21)

1.一种操作存储器的方法，其包括：
在所述存储器的存储器单元的编程操作期间确定步阶式感测操作的激活所述存储器单元的电压电平；及
在所述存储器单元的读取操作期间确定斜坡式感测操作的激活所述存储器单元的电压电平。
2.根据权利要求1所述的方法，其中确定所述步阶式感测操作的激活所述存储器单元的所述电压电平包括：使用第一感测电路来感测数据线的状态，且其中确定所述斜坡式感测操作的激活所述存储器单元的所述电压电平包括：使用不同于所述第一感测电路的第二感测电路来感测所述数据线的状态。
3.根据权利要求1所述的方法，其进一步包括：响应于与所述存储器单元相对于用于所述存储器单元的串驱动器的特定位置对应的校正因子而校正所述斜坡式感测操作的所述所确定电压电平。
4.根据权利要求3所述的方法，其中所述特定位置对应于特定距离，所述方法进一步包括：
确定对应于第一位置的第一校正因子，所述第一位置对应于小于所述特定距离的第一距离；
确定对应于第二位置的第二校正因子，所述第二位置对应于大于所述特定距离的第二距离；及
通过在所述第一校正因子与所述第二校正因子之间进行内插而确定对应于所述特定位置的所述校正因子。
5.根据权利要求3所述的方法，其中所述步阶式感测操作是特定步阶式感测操作，且其中所述斜坡式感测操作是特定斜坡式感测操作，且其中在确定所述特定步阶式感测操作的所述电压电平之前，所述方法进一步包括：
将所述存储器的多个存储器单元编程为具有多种数据状态中的相应数据状态，其中所述多个存储器单元中的每一存储器单元相对于用于所述存储器单元的相应串驱动器具有相应位置；
针对所述多个存储器单元中的每一存储器单元：
确定先前步阶式感测操作的激活所述存储器单元的相应电压电平；
确定先前斜坡式感测操作的激活所述存储器单元的相应电压电平；
确定所述先前斜坡式感测操作的激活所述存储器单元的所述相应电压电平与所述先前步阶式感测操作的激活所述存储器单元的所述相应电压电平之间的相应差；及
针对所述多个存储器单元中相对于其相应串驱动器具有所述特定位置的每一存储器单元，至少响应于所述相应差而确定所述校正因子。
6.一种操作存储器的方法，其包括：
对所述存储器的第一存储器单元进行编程，其中所述第一存储器单元相对于用于所述第一存储器单元的相应串驱动器具有特定位置；
确定步阶式感测操作的激活所述第一存储器单元的电压电平；
确定斜坡式感测操作的激活所述第一存储器单元的电压电平；
确定所述斜坡式感测操作的激活所述第一存储器单元的所述电压电平与所述步阶式感测操作的激活所述第一存储器单元的所述电压电平之间的差；及
至少响应于所述斜坡式感测操作的激活所述第一存储器单元的所述电压电平与所述步阶式感测操作的激活所述第一存储器单元的所述电压电平之间的所述差而确定所述存储器的第二存储器单元的斜坡式感测操作的校正因子。
7.根据权利要求6所述的方法，其中对所述第一存储器单元进行编程包括：对包括所述第一存储器单元的多个存储器单元进行编程。
8.根据权利要求7所述的方法，其中确定所述步阶式感测操作的激活所述第一存储器单元的所述电压电平包括：针对所述多个存储器单元中的每一存储器单元，确定所述步阶式感测操作的激活所述存储器单元的相应电压电平。
9.根据权利要求7所述的方法，其中确定所述斜坡式感测操作的激活所述第一存储器单元的所述电压电平包括：针对所述多个存储器单元中的每一存储器单元，确定所述斜坡式感测操作的激活所述存储器单元的相应电压电平。
10.根据权利要求6所述的方法，其中对所述第一存储器单元进行编程包括：使用先前步阶式感测操作来验证对所述第一存储器单元进行的所述编程。
11.根据权利要求10所述的方法，其中确定所述步阶式感测操作的激活所述第一存储器单元的所述电压电平包括：执行具有不同于所述先前步阶式感测操作的步阶数目的数目个步阶的步阶式感测操作。
12.一种操作存储器的方法，其包括：
将存储器的多个存储器单元编程为具有多种数据状态中的相应数据状态，其中所述多个存储器单元中的每一存储器单元相对于用于所述存储器单元的相应串驱动器具有相应位置；
针对所述多个存储器单元中的每一存储器单元：
确定步阶式感测操作的激活所述存储器单元的相应电压电平；
确定斜坡式感测操作的激活所述存储器单元的相应电压电平；
确定所述斜坡式感测操作的激活所述存储器单元的所述相应电压电平与所述步阶式感测操作的激活所述存储器单元的所述相应电压电平之间的相应差；及
针对所述多个存储器单元中相对于其相应串驱动器具有特定位置的每一存储器单元，至少响应于所述相应差而确定所述存储器的存储器单元的后续斜坡式感测操作的校正因子，所述存储器单元相对于用于所述存储器单元的相应串驱动器具有所述特定位置。
13.根据权利要求12所述的方法，其中确定所述校正因子包括：作为所述后续斜坡式感测操作的激活其存储器单元的电压电平的函数来确定所述校正因子。
14.根据权利要求12所述的方法，其中将所述多个存储器单元编程为具有所述多种数据状态中的相应数据状态包括：针对所述多种数据状态中的每一数据状态，将所述多个存储器单元的相应子组编程为具有所述数据状态。
15.根据权利要求12所述的方法，其进一步包括：在确定所述步阶式感测操作的激活特定存储器单元的所述相应电压电平之前，确定所述斜坡式感测操作的激活所述特定存储器单元的所述相应电压电平。
16.根据权利要求12所述的方法，其中所述步阶式感测操作是后续步阶式感测操作，所述方法进一步包括：
使用先前步阶式感测操作来验证所述多个存储器单元中的每一存储器单元具有其相应数据状态。
17.根据权利要求16所述的方法，其中使用所述先前步阶式感测操作包括：使用具有比所述后续步阶式感测操作的步阶数目大的数目个步阶的步阶式感测操作。
18.根据权利要求12所述的方法，其中在所述存储器的制作期间执行所述方法。
19.一种设备，其包括：
存储器单元阵列；
多个数据线，所述多个数据线中的每一数据线选择性地连接到所述存储器单元阵列的相应多个存储器单元；
步阶式感测电路，其选择性地连接到所述多个数据线中的特定数据线；
斜坡式感测电路，其选择性地连接到所述特定数据线；及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器进一步经配置以：
使用所述步阶式感测电路来执行编程操作以验证所述编程操作的完成；及
使用所述斜坡式感测电路来执行读取操作。
20.根据权利要求19所述的设备，其中所述控制器进一步经配置以：
将存储器单元阵列的多个存储器单元编程为具有多种数据状态中的相应数据状态，其中所述多个存储器单元中的每一存储器单元相对于用于所述存储器单元的相应串驱动器具有相应位置；
针对所述多个存储器单元中的每一存储器单元：
确定步阶式感测操作的激活所述存储器单元的相应电压电平；
确定斜坡式感测操作的激活所述存储器单元的相应电压电平；及
确定所述斜坡式感测操作的激活所述存储器单元的所述相应电压电平与所述步阶式感测操作的激活所述存储器单元的所述相应电压电平之间的相应差；及
针对所述多个存储器单元中相对于其相应串驱动器具有特定位置的每一存储器单元，至少响应于所述相应差而确定所述存储器单元阵列的存储器单元的后续斜坡式感测操作的校正因子，所述存储器单元相对于用于所述存储器单元的相应串驱动器具有所述特定位置。
21.一种设备，其包括：
存储器单元阵列；
多个数据线，所述多个数据线中的每一数据线选择性地连接到所述存储器单元阵列的相应多个存储器单元；
对应步阶式感测电路，其针对所述多个数据线中的每一数据线，选择性地连接到所述多个数据线中的所述数据线；
对应斜坡式感测电路，其针对所述多个数据线中的每一数据线，选择性地连接到所述多个数据线中的所述数据线；及
控制器，其经配置以存取所述存储器单元阵列，其中所述控制器进一步经配置以执行根据权利要求1到18中任一权利要求所述的方法。
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