KR20100102550A - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀 트랜지스터에 데이터를 기입할 때, 기입 제어기는 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 프로그램 동작에 후속하는 검증 동작을 수행하여 제어한다. 기입 제어기는, 기입 대상이 되는 메모리 셀 트랜지스터의 임계 전압이 처음으로 검증 레벨 이상으로 되게 하는 프로그램 동작에 후속하는 검증 동작을 같은 검증 레벨로 2회 이상 수행하고, 메모리 셀 트랜지스터를 비선택 상태로 설정하여 제2 프로그램 동작을 수행한 후에 2회째 검증 동작 및 후속 번째의 검증 동작을 수행한다.

Description

비휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2009년 3월 11일에 출원된 일본 특허 출원 번호 제2009-58362호인 우선권에 기초하여 그 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로서 원용된다.
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는, 메모리 셀의 기입 제어를 수행하는 기입 제어기에 관한 것이다.
비휘발성 반도체 메모리 중에서, NAND형 플래시 메모리는 대용량 메모리 처리 및 고집적 처리가 가능한 것으로 알려져 있다. NAND형 플래시 메모리의 칩에서, 셀 어레이 영역에는, 이러한 복수의 NAND형 메모리 셀(이하, NAND 셀이라 함)이 배열된다. 각각의 NAND 셀은 부유 게이트와 제어 게이트로 구성된 적층 게이트 구조를 각각이 갖는 직렬 접속된 복수의 메모리 셀 트랜지스터와 이러한 복수의 메모리 셀 트랜지스터의 양단부에 접속되어 있는 선택 트랜지스터들을 포함한다.
데이터가 NAND 셀에 기입될 경우, 메모리 셀 트랜지스터의 임계 전압의 분포 폭을 좁게 하기 위해서, 프로그램 동작과 검증(verification) 동작을 교대로 반복하는 방식으로 제어를 수행하는 시스템이 사용된다. 일부 경우에서, 복수의 프로그램 동작 및 복수의 검증 동작은 집합적으로 기입 동작으로 칭해진다. 이러한 경우에, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 스텝 업(stepped up)하면서 여러 차례 수행된다. 즉, 프로그램 전압(Vpgm)을 스텝 업하면서 프로그램 동작을 수행하고, 각각의 프로그램 동작에 후속하는 검증 동작을 수행한다. 검증 동작은 메모리 셀 트랜지스터의 임계 전압이 목표값(target value)까지 기입(증가)되었는지 여부를 확인하는 동작을 의미한다. 이 경우에, 목표값이 획득되지 않으면, 프로그램 동작과 검증 동작을 다시 수행한다. 한편, 프로그램이 목표값까지 수행되었다고 판정되면, 비선택 상태에서의 메모리 셀 트랜지스터가 추가적으로 프로그램되는 것을 방지할 수 있도록 다음의 프로그램 시에, 전원 전압 부근의 전압이 NAND 셀에 접속되어 있는 비트선 BL에 인가되고, 메모리 셀 트랜지스터의 채널이 부스트(boosted) 상태로 된다.
통상, NAND 셀에 대한 프로그램 마진(margin)을 허용하기 위해서, 검증 동작시에 판독 데이터를 판정하기 위한 기준 레벨(검증 레벨)은 통상의 판독 동작시의 판정 기준 레벨보다 높은 전압으로 설정되는 것을 주목해야 한다.
그러나, 회로와 프로세스의 변동에 기인하여, 일부 경우에, 메모리 셀 트랜지스터의 임계 전압의 변화량이 프로그램 전압의 스텝 업(dVpgm)에 대해 비례하지 않게 되어, 목표값보다 낮은 값에서 기입 동작이 종료될 수 있다. 그 결과, 임계 전압을 목표 임계 전압 분포 폭 내에서 유지하는 것이 불가능해져, 신뢰성 및 성능이 열화된다. 위의 변동에 기인한 임계값의 저하에 대하여 마진을 허용하고자 하면, 보다 높은 임계값이 획득될 때까지 기입 동작을 수행하여야 하므로, 수율의 저하 등의 다른 문제를 가져온다.
Tanaka 등이 발명한 미국 특허 제6,643,188호에 개시된 바에 의하면, 기입 동작 후에 메모리 셀의 상태를 확인하는 검증 회로와, 기입 데이터 회로의 내용 및 기입 동작 후의 메모리 셀 상태에 기초하여, 불충분하게 기입된 메모리 셀에 대하여 재기입을 수행하도록 기입 데이터 회로의 내용을 갱신하는 데이터 갱신 회로가 구비되고, 메모리 셀이 소정의 기입 상태가 될 때까지, 기입 데이터 회로의 내용에 기초한 기입 동작, 기입 검증 동작, 기입 데이터 회로의 내용 갱신을 반복하는 점이 개시되어 있음을 주목해야 한다.
본 발명의 제1 양태에 따르면, 비휘발성 반도체 메모리 장치로서,
복수의 메모리 셀 트랜지스터가 배열된 메모리 셀 어레이; 및
기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 프로그램 동작에 후속하는 검증 동작을 수행하는 것을 제어하도록 구성된 기입 제어기
를 포함하고,
기입 제어기는 기입 대상이 되는 메모리 셀 트랜지스터에 대해 제1 검증 동작을 제1 검증 레벨로 수행하고, 제1 검증 동작에 후속하여, 메모리 셀 트랜지스터를 비선택 상태로 설정해서 프로그램 동작을 수행하고, 프로그램 동작에 후속하는 메모리 셀 트랜지스터에 대한 검증 동작을 제2 검증 동작으로서 제1 검증 레벨로 수행하도록 제어하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제2 양태에 따르면, 비휘발성 반도체 메모리 장치로서,
복수의 메모리 셀 트랜지스터가 배치된 메모리 셀 어레이; 및
기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 프로그램 동작에 후속하는 검증 동작을 수행하고, 전원 전압보다 낮은 소정의 중간 전압이 메모리 셀 트랜지스터에 접속된 비트선에 인가된 반-선택된(half-selected) 상태에서 반-선택 기입 동작을 수행하고, 제1 검증 레벨과 제1 검증 레벨보다 낮은 제2 검증 레벨이 설정되는 것을 제어하도록 구성된 기입 제어기를 포함하고,
기입 제어기는 기입 대상이 되는 메모리 셀 트랜지스터의 임계 전압이 처음으로 제2 검증 레벨 이상으로 되게 하는 프로그램 동작인 제1 프로그램 동작에 후속하는 프로그램 동작을 반-선택 기입 동작에 의해 제2 프로그램 동작으로서 수행하고, 이에 후속하는 검증 동작을 제1 검증 레벨을 기준점으로 사용해서 제1 검증 동작으로서 수행하고, 또한 기입 대상이 되는 메모리 셀 트랜지스터를 비선택 상태로 설정해서 제3 프로그램 동작을 수행하고, 이에 후속하는 검증 동작을 제1 검증 레벨을 기준점으로 사용해서 제2 검증 동작으로서 수행하도록 제어하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제3 양태에 따르면, 비휘발성 반도체 메모리 장치로서,
복수의 메모리 셀 트랜지스터가 배치된 메모리 셀 어레이; 및
기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 프로그램 동작에 후속하는 검증 동작을 수행하고, 전원 전압보다 낮은 소정의 중간 전압이 메모리 셀 트랜지스터에 접속된 비트선에 인가된 상태에서 반-선택 기입 동작을 수행하고, 제1 검증 레벨과 제1 검증 레벨보다 낮은 제2 검증 레벨이 설정되는 것을 제어하도록 구성된 기입 제어기를 포함하고,
기입 제어기는, 메모리 셀 트랜지스터에 있어서 기입 대상의 메모리 셀 트랜지스터의 임계값이 처음으로 제2 검증 레벨 이상으로 되게 하는 프로그램 동작에 후속하여 수행되는 프로그램 동작에 후속하는 검증 동작을 제1 검증 레벨을 기준점으로 사용해서 수행하고, 검증 동작의 결과가 실패이면, 전원 전압보다 낮은 소정의 중간 전압이 메모리 셀 트랜지스터에 접속된 비트선에 인가된 반-선택된 상태에서 수행되는 반-선택 기입 동작에 의해 프로그램 동작을 수행하도록 제어하는 비휘발성 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 블록도.
도 2는 도 1의 메모리의 코어부의 일부를 추출해서 개략적으로 나타내는 블록 회로도.
도 3은 도 2로부터 추출된 감지 증폭기 및 데이터 래치 회로의 1세트를 개략적으로 나타내는 블록도.
도 4는 메모리 셀 트랜지스터의 노이즈의 영향에 의해 야기되는 임계값 분포 상태를 나타내는 도.
도 5는 제1 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 6은 제2 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 7은 제3 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 8은 제4 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 9는 제5 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 10은 제6 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트.
도 11은 프로그램 전압의 스텝 업과 메모리 셀 트랜지스터의 임계값 사이의 관계의 일례를 나타내는 특성도.
도 12는 메모리 셀 트랜지스터의 이상적인 임계값 분포 폭과 실제 임계값 분포 폭의 각각의 일례를 나타내는 특성도.
이하, 첨부된 도면을 참조하여 다양한 실시예로서 본 발명을 설명한다. 설명에서, 모든 도면에 걸쳐 공통되는 부분은 공통 참조 부호로서 나타낸다.
도 1은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 개략적인 구성을 도시하는 블록도이다. 도 2는 도 1의 메모리의 코어부의 일부를 추출해서 개략적으로 나타내는 블록 회로도이다.
NAND형 플래시 메모리는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기 & 데이터 래치 군(3), 내부 전압 생성 회로(4), 제어 회로(5), 어드레스 레지스터(6), 컬럼 디코더(7), 인터페이스 회로(8) 등을 포함하도록 구성된다.
메모리 셀 어레이(1)는 도 2에 나타낸 바와 같이, 복수의 메모리 셀 블록BLKO 내지 BLKm으로 분할되어 있다. 각각의 메모리 셀 블록 BLKO 내지 BLKm에는, 복수의 NAND 셀이 매트릭스 형상으로 배열된다. NAND 셀은, 서로 인접한 복수의 메모리 셀 트랜지스터가 소스와 드레인을 서로 공유하도록 직렬 접속되는 방식으로 형성된다. NAND 컬럼들(column)의 일단부측 상의 각각의 드레인은 복수의 제1 선택 트랜지스터의 각각을 통해서 비트선 BLO 내지 BLn의 각각에 접속된다. NAND 컬럼들의 다른 단부측 상의 각각의 소스는 복수의 제2 선택 트랜지스터의 각각을 통해서 셀 소스선 SL에 공통 접속된다. 메모리 셀 어레이(1)의 로우(row) 방향으로 연장되도록 구비된 선택 게이트선 SGS 및 SGD의 각각은 동일한 로우의 제1 및 제2 선택 트랜지스터의 각각의 게이트에 각각 공통 접속된다. 메모리 셀 어레이(1)의 로우 방향으로 연장되도록 구비된 각각의 복수의 워드선 WLO 내지 WLn+1의 각각은, 동일한 로우의 메모리 셀 트랜지스터들의 각각의 제어 게이트에 접속된다. 여기에서, 1개의 워드선에 접속된 복수의 메모리 셀 트랜지스터가 1페이지를 구성하고, 복수 페이지에 해당하는 수의 메모리 셀 트랜지스터들은 메모리 셀 블록 BLKO 내지 BLKm의 1블록을 구성한다. 메모리 셀 어레이(1)로의/부터의 기입 또는 판독은 페이지 단위로 수행되고, 소거는 블록 단위로 수행됨을 주목해야 한다.
본 실시예에서, 도 3에 나타낸 바와 같이, 감지 증폭기 & 데이터 래치 군(3) 내에 구비된 하나의 감지 증폭기 & 데이터 래치(30)는 선택 신호 BLS에 의해 제어되는 컬럼 선택 트랜지스터를 통해서 비트선들 BL(BLO 내지 BLn)의 각각에 접속된다. 여기에서, 홀수 컬럼의 컬럼 선택 트랜지스터의 게이트에는 컬럼 선택 신호선 BLSO가 접속되고, 짝수 컬럼의 컬럼 선택 트랜지스터의 게이트에는 컬럼 선택 신호선 BLSE가 접속된다. 기입 동작 시에, 감지 증폭기 & 데이터 래치 군(3)은 기입 대상이 되는 셀 데이터(프로그램 데이터)의 1페이지에 해당하는 데이터를 래치(latch)한다. 또한, 판독 시에는, 감지 증폭기 & 데이터 래치 군(3)은 메모리 셀 어레이(1)에서의 선택된 메모리 셀 블록 BLKO 내지 BLKm으로부터 각각의 비트선에 판독된 셀 데이터의 1페이지에 해당하는 데이터를 래치한다.
인터페이스 회로(8)에 각종 코맨드, 로우 어드레스 신호, 기입될 셀 데이터 등이 입력되어, 어드레스 신호들(로우 어드레스 신호 및 컬럼 어드레스 신호) Add의 각각은 어드레스 레지스터(6)에 공급되어서 그 내부에서 래치되고, 코맨드 Com은 제어 회로(5)에 공급되어서 그 내부에서 래치된다. 또한, 인터페이스 회로(8)는, 메모리 셀 어레이(1)로부터 판독되어서 감지 증폭기 & 데이터 래치 군(3)에 래치된 데이터 Data를 데이터선(10)을 통해서 공급받아, 데이터 Data를 출력한다.
제어 회로(5)는 코맨드 레지스터, 코맨드 디코더, 상태 레지스터 등을 포함하고, 외부로부터 각종 제어 신호(칩 인에이블 신호/CE, 코맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE, 라이트(write) 인에이블 신호/WE, 리드(read) 인에이블 신호/RE 등)가 그 제어회로로 입력된다. 코맨드 레지스터는 코맨드 데이터를 래치하고, 코맨드 디코더는 공급된 코맨드를 디코드해서 플래시 메모리의 동작 모드를 결정하고, 동작 모드에 따라 플래시 메모리의 전체 동작을 제어하는 제어 신호를 생성한다. 이러한 제어 신호들에 기초하여, 메모리에서의 각각의 회로의 판독 동작, 기입 동작, 소거 동작 및 검증 동작과 내부 전압 생성 회로(4) 등이 제어된다.
내부 전압 생성 회로(4)는 제어 신호에 기초하여 내부 전압을 생성한다. 예를 들어, 기입 동작 시에, 내부 전압 생성 회로(4)는 프로그램 전압, 전송 전압 등의 고전압을 생성하여, 로우 디코더(2) 및 메모리 셀 어레이(1)에 공급한다.
어드레스 레지스터(6)에 의해 래치된 로우 어드레스 신호(블록 어드레스 신호, 페이지 어드레스 신호)는 동작 모드 신호와 함께 로우 디코더(2)에 공급되어서 그 내부에서 디코드된다. 로우 디코더(2)는 메모리 셀 어레이(1)에서 메모리 셀 블록 BLKO 내지 BLKm과 페이지를 선택하고, 선택된 블록내의 선택 게이트선 SGD 및 SGS와 워드선 WLO 내지 WLn+1의 전위를 제어한다. 또한, 어드레스 레지스터(6)에 래치된 컬럼 어드레스 신호는 컬럼 디코더(7)에 공급되어서 디코드된다. 컬럼 디코더(7)는 컬럼 어드레스 신호에 기초하여 메모리 셀 어레이(1)의 컬럼을 선택한다.
도 3은 도 2에서의 감지 증폭기 & 데이터 래치 군(3)으로부터 추출된 1개의 감지 증폭기 & 데이터 래치(30)를 개략적으로 나타낸 블록도이다. 감지 증폭기 & 데이터 래치(30)에서, 감지 증폭기(S/A;31)는 컬럼 선택 트랜지스터를 통해서 비트선 BL에 접속되고, 감지 증폭기측의 데이터 래치인 데이터 래치(DLSA;32)에 접속된다. 데이터 래치(32)는 비트선 BL을 충전/방전하는 데이터 또는 감지 증폭기에 의해 감지된 데이터를 유지한다.
또한, 감지 증폭기(31)에는, 데이터 연산 회로(33)를 통해서 복수의 래치(예를 들어, DL1, DL2, DL3 및 DL4인 4개의 래치)로 구성된 데이터 래치(34)가 접속된다. 데이터 래치(34)에서의 래치의 수는, 메모리 셀 어레이에서 1개의 메모리 셀에 n 비트(n은 2 이상의 정수)의 정보가 프로그램될 경우, 외부 버스로부터 공급된 프로그램 데이터를 저장하기 위해서 적어도 n개의 래치가 필요하다. 이러한 예에는, 2 비트/셀의 프로그램을 수행하기 위해서 필요한 2개의 래치(DL1, DL2), 또한, 데이터 연산 회로(33)의 판정 결과(플래그)를 유지하기 위해서 필요한 2개의 래치(DL3, DL4)가 나타나 있다. 1 비트/셀의 프로그램을 수행하는 경우에, 래치의 수가 3개(DL1, DL2 및 DL3)임을 주목해야 한다. 데이터 연산 회로(33)는 이하에 설명하는 바와 같이 기입 제어 기능을 갖는다.
여기에서, 도 3의 감지 증폭기 & 데이터 래치 군(3)의 동작을 이하에서 설명한다. 외부 버스로부터 공급된 프로그램 데이터는 데이터 래치(34) 내의 래치 DL1 및 DL2에 입력된다. 데이터 연산 회로(33)는, 프로그램 데이터에 기초하여, 감지 증폭기 & 데이터 래치(30)에 접속되어 있는 비트선 BL의 전위 Vbl을 OV(Vss), Vinhibit(후술), VQPW(후술) 중 어느 것으로 설정할지를 판정하고, 판정 결과를 데이터 래치(32)에 전송하고, 또한, 데이터 래치(32)의 데이터를 감지 증폭기(31)에 전송하는 제어를 수행한다.
도 2에 나타낸 바와 같이, 동일한 로우의 메모리 셀 트랜지스터들의 제어 게이트는 워드선들 WLO 내지 WLn+1 중 임의의 하나에 공통 접속되어 있고, 기입 동작 시에, 동일한 로우의 메모리 셀 트랜지스터들에서 기입 동작이 동시에 행해진다. 이 경우에, 기입 속도가 빠른 메모리 셀 트랜지스터에서는, 목표 임계 전압으로 기입 동작이 완료될 때까지 필요한 프로그램 루프의 횟수는 적다. 역으로, 기입 속도가 느린 메모리 셀 트랜지스터에서는, 목표 임계 전압으로 기입 동작이 종료될 때까지 많은 프로그램 루프 횟수가 필요하다.
도 4는, NAND 셀로의 기입 동작 시의 변동의 영향을 설명하기 위해서 메모리 셀 트랜지스터의 임계 전압 분포 상태를 나타내는 도이다. NAND형 플래시 메모리에서는, 프로세스와 회로의 변동에 기인하여, 도 4에 파선으로 나타낸 바와 같이, 일부 경우에 목표 임계값 Vth [V]보다 낮은 값에서 기입이 종료된다.
따라서, 본 발명에서는, 다음의 실시예에 설명된 바와 같이, 기입 동작 시, 제어 회로(5)는 검증 동작을 복수회 반복하도록 전체 회로를 제어한다. 이에 의해, 최초의 검증 동작 동안 변동의 영향으로 인해 임계값이 낮은 채로 기입 동작이 종료된 경우에도 변동에 의한 영향을 거의 받지 않고, 도 4에 실선으로 나타낸 바와 같이, 임계 전압을 목표 임계 전압 분포 폭 내에서 유지할 수 있게 된다. 이하, 프로그램 동작 및 검증 동작에 대한 여러 가지의 실시예를 설명한다.
(제1 실시예)
도 5는 제1 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 본 실시예에서, 워드선들 WLO 내지 WLn+1 중 임의의 하나에 의해 선택되는 메모리 셀 트랜지스터의 제어 게이트에 인가된 프로그램 전압(Vpgm)을 스텝 업 시키는 동안, 기입 대상의 메모리 셀 트랜지스터의 임계 전압이 처음으로 검증 레벨에 도달한 프로그램(PRG) 동작(제1 프로그램 동작) 후에 검증 동작을 동일한 검증 레벨로 2회 이상 수행한다. 이러한 경우에, 2회째 검증 동작 및 후속 번째의 검증 동작을, 제1 프로그램 동작에 후속하는 프로그램 동작(제2 프로그램 동작) 후에 수행하고, 검증 동작의 결과가 패스(기입 대상의 메모리 셀 트랜지스터의 임계값이 검증 레벨 이상으로 되게 하는 것)일 때까지 프로그램 동작 및 검증 동작을 반복한다.
즉, 도 5에서의 비트선 전위 Vbl(a)에 나타낸 바와 같이, 프로그램 루프(Loop)의 n회째(n회째 루프)의 프로그램 동작 후에 수행되는 제1 검증 동작(V1)이 완료되면, 비트선 BL에 선택 금지 전압(Inhibit 전압: 대략 3.O V)을 인가함으로써 기입 대상이 되는 메모리 셀 트랜지스터의 채널을 부스트 상태(프로그램이 일어나지 않는 상태, 즉 비선택 상태)에 둔 후에 (n+1)회째 루프의 프로그램 동작을 수행한다.
이 후에, 제2 검증 동작(V2)을 수행하고, 검증 동작(V2)의 결과도 검증 동작(V1)의 결과와 마찬가지로 패스이었다면, 그 후에 프로그램 동작을 수행하지 않는다. 역으로, (n+1)회째 루프의 검증 동작(V2)의 결과가 실패이면, 도 5에서의 비트선 전위 Vbl(b)에 나타낸 바와 같이, (n+2)회째 루프에서 다시 프로그램 동작(PRG)을 수행한다. 마찬가지로, (n+1)회째 루프와 (n+2)회째 루프에서 검증 동작(V2)의 결과가 연속해서 실패이면, 도 5에서의 비트선 전위 Vbl(c)에 나타낸 바와 같이, 검증 동작(V2)의 결과가 패스일 때까지 프로그램 동작 및 검증 동작을 반복한다. 또한, 본 실시예에서는 제1 프로그램 동작에 후속하는 검증 동작을 2회 수행하지만, 필요에 따라, 제1 프로그램 동작에 후속하는 검증 동작의 횟수를 3회 이상으로 늘릴 수 있음을 주목해야한다.
상술된 바와 같이, 제1 실시예에서는, NAND 셀에 데이터 기입을 수행할 때, 각각의 프로그램 동작마다 기입 전압을 단계적으로 증가시키면서 프로그램 동작에 후속하는 검증 동작을 수행하는 방식으로 제어를 수행하는 제어 회로(5)를 구비한 NAND형 플래시 메모리에서, 제어 회로(5)는 제1 프로그램 동작에 후속하는 수행되는 2회째 검증 동작 및 후속 번째의 검증 동작의 결과가 패스일 때까지 프로그램 동작과 이에 후속하는 검증 동작을 반복하는 제어를 수행한다. 즉, 제어 회로(5)는 제1 프로그램 동작에 후속하는 검증 동작을 같은 검증 레벨로 2회 이상 수행하고, 제2 프로그램 동작의 후에 2회째 검증 동작 및 후속 번째의 검증 동작을 수행하는 방식으로 제어를 수행한다. 또한, 제2 프로그램 동작에 후속하는 제2 검증 동작의 결과가 패스이면 기입 동작을 종료하고, 제2 프로그램 동작에 후속하는 제2 검증 동작의 결과가 실패이면, 검증 동작의 결과가 패스일 때까지 프로그램 동작과 검증 동작을 반복하도록 제어를 수행한다.
이러한 제어에 의해, 제1 프로그램 동작 시, 프로세스와 회로의 변동에 기인하여 목표 임계 전압보다 낮은 값에서 기입 동작이 종료되는 경우라도, 제2 검증 동작에 후속하는 프로그램 동작과 검증 동작에서 적정한 임계 전압을 기입하는 것이 가능하게 된다. 결과적으로, 도 4에 실선으로 나타낸 것 같이 메모리 셀 트랜지스터의 임계 전압 분포 폭을 개선할 수 있고, 불량 기입이 발생하는 것을 방지할 수 있다.
(제2 실시예)
도 6은 제2 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 도 6의 비트선 전위 Vbl(a)에 나타낸 바와 같이, 제1 실시예와 마찬가지로, n회째 루프의 프로그램 동작(제1 프로그램 동작) 후에 수행되는 제1 검증 동작(V1)이 완료되었다면, (n+1)회째 루프의 프로그램 동작(제2 프로그램 동작)을 비선택 상태에서 수행한 후에 제2 검증 동작(V2)을 수행한다. 제2 검증 동작(V2)의 결과가 제1 검증 동작(V1)의 결과와 마찬가지로 패스이면, 그 후에는 프로그램 동작을 수행하지 않는다.
n회째 루프에서 제1 검증 동작(V1)의 결과가 패스이더라도, (n+1)회째 루프에서 제2 검증 동작(V2)의 결과가 실패이면, 도 6에서의 비트선 전위 Vbl(b)에 나타낸 바와 같이, (n+2)회째 루프에서 프로그램 동작을 수행한다. 이때, 프로그램 전압(Vpgm)은 n회째 루프에 대하여 이미 2회 스텝 업되었으므로, 후속하는 검증 동작의 결과가 패스일 가능성이 높다. 이에 따라, 본 실시예에서, (n+1)회째 루프에서 제2 검증 동작(V2)의 결과가 실패인 메모리 셀 트랜지스터에 대하여는, (n+2)회째 루프에서 기입 동작을 수행한 후에 검증 동작의 수행없이 기입 동작이 종료된다.
상술된 바와 같이, 제2 실시예에서는, 제1 실시예와 동일한 효과를 얻는 것 이외에, 제2 검증 동작의 결과가 실패이면, 다음 프로그램 동작 후에 수행되어야 하는 검증 동작을 스킵(skip)하여, 기입 동작이 종료되므로, 검증 동작의 횟수를 제1 실시예보다 적게 하고, 기입 속도를 제1 실시예보다 높게 할 수 있다.
(제3 실시예)
도 7은 제3 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 이러한 실시예는, 프로그램 동작 시에 비트선 BL에 반-선택(half-select) 전압을 인가해서 반-선택 기입을 수행함으로써 메모리 셀 트랜지스터의 임계 전압 분포 폭을 좁게 제어하는 방법(퀵-패스 라이트[QPW])을 통상의 방법과 조합해서 사용한 예이다. 여기에서, 반-선택 기입은, OV와 전원 전압 부근의 전압 사이의 중간 전압(예를 들어, 1V)을 비트선 BL에 인가해서 기입을 수행하는 시스템을 의미한다. 통상의 프로그램 동작에서는, 기입을 수행하는 비트선 BL에는 OV를 인가하고, 기입을 수행하지 않는 비트선에는 전원 전압 부근의 전압, 예를 들어 3V를 인가한다. 그러나, QPW에서는, 프로그램 동작 시, 비트선에 1V 정도의 중간 전압을 인가하여 프로그램 전압의 스텝 전압의 변화량(dVpgm)이 의사적으로 작아진 것 같이 느껴지는 효과를 얻는다.
도 7에서 비트선 전위 Vbl(a)에 나타낸 바와 같이 n번째 루프의 프로그램 동작(제1 프로그램 동작) 후에, 통상의 검증 레벨(제1 검증 레벨)보다 낮은 검증 로우 레벨(제2 검증 레벨)을 기준점으로 사용해서 검증 동작(VL)을 수행한다. 여기에서, 검증 로우 레벨은 통상의 검증 레벨보다 예를 들어 통상의 프로그램 동작 시 프로그램 전압의 스텝 전압의 변화량 dVpgm의 약 절반만큼 낮다. 검증 동작의 결과가 패스이면, 비트선 BL에 1V 정도를 인가하고, 반-선택 상태에서 QPW를 사용해서, (n+1)회째 루프의 프로그램 동작(제2 프로그램 동작)을 수행한다.
그 후, 통상의 검증 레벨을 기준점으로 사용해서 제1 검증 동작(V1)을 수행하고, 제1 검증 동작(V1)의 결과가 패스이면, (n+2)회째 루프의 프로그램 동작(제3 프로그램 동작)을 비선택 상태에서 수행한 후에 통상의 검증 레벨을 기준점으로 사용해서 제2 검증 동작(V2)을 수행한다. 제2 검증 동작의 결과도 제1 검증 동작(V1)의 결과와 마찬가지로 패스인 경우, 그 후에는 프로그램 동작을 수행하지 않는다. 도 7의 비트선 전위 Vbl(a)는, 검증 로우 레벨로의 검증 동작(VL)의 결과가 패스된 후, 1회 수행된 프로그램 동작에 의해 제1 검증 동작(V1)의 결과가 패스인 예를 나타낸다. 그러나, 제1 검증 동작(V1)의 결과가 실패이면, 제1 검증 동작(V1)의 결과가 패스일 때까지 제2 프로그램 동작 및 제1 검증 동작을 수행한다.
또한, (n+2)회째 루프의 제2 검증 동작(V2)의 결과가 실패이면, 도 7의 비트선 전위 Vbl(b)에 나타낸 바와 같이, (n+3)회째 루프에서 반-선택 기입 동작을 수행하고, 그 후 다시 제2 검증 동작(V2)을 수행한다. 이러한 제2 검증 동작(V2)의 결과가 또 실패이면, 제2 검증 동작(V2)의 결과가 패스일 때까지 프로그램 동작(반-선택 기입 동작) 및 제2 검증 동작을 반복한다. 도 7의 비트선 전위 Vbl(b)는, 추가적으로 1회 수행된 프로그램 동작에 의해 제2 검증 동작(V2)의 결과가 패스인 예를 나타내지만, 실제로는 제2 검증 동작(V2)의 결과가 패스일 때까지 프로그램 동작(반-선택 기입) 및 제2 검증 동작을 계속해서 반복한다.
상술된 바와 같이, 제3 실시예에서는, 반-선택 기입 동작을 수행할 때에, 프로그램 동작에 후속하는 검증 동작을 검증 로우 레벨로 1회, 통상의 검증 레벨로 2회 이상 수행한다. 또한, 2회째 검증 동작 및 후속 번째의 검증 동작의 결과가 실패인 셀에 대해서는, 노이즈의 영향으로 인해 목표 임계값에서 기입 동작이 수행되지 않았다고 고려할 수 있으며, 다음 프로그램에서 전계가 강화되고 기입 속도가 빨라짐으로 인해, 셀이 오버 프로그래밍(over programming) 상태로 될 가능성이 있다. 이러한 경우에, 기입 속도가 느려지도록 반-선택 기입 동작에 의해 다음 프로그램 동작을 수행함으로써 셀이 오버 프로그래밍 상태로 되는 것을 방지할 수 있다.
제3 실시예에 따르면, 제1 실시예와 동일한 효과를 얻는 것 이외에, 메모리 셀 트랜지스터의 임계 전압 분포 폭을 좁게 하기 위한 반-선택 기입 동작과 반(anti)-변동 측정을 위한 기입 동작을 조합시킴으로써 메모리 셀 트랜지스터의 임계 전압 분포 폭을 더 좁게 하는 것을 실현할 수 있다.
(제4 실시예)
도 8은 제4 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 도 8의 비트선 전위 Vbl(a)에 나타낸 바와 같이, 제3 실시예와 마찬가지로, n회째 루프의 프로그램 동작(제1 프로그램 동작) 후에 검증 로우 레벨을 기준점으로 사용해서 검증 동작(VL)을 수행하고, 검증 동작(VL)의 결과가 패스이면, 비트선 BL에 약 1V의 전압을 인가함으로써 반-선택에 의해 (n+1)회째 루프의 프로그램 동작(제2 프로그램 동작)을 수행한다. 그 후, 통상의 검증 레벨을 기준점으로 사용하는 제1 검증 동작(V1)을 수행하고, 제1 검증 동작(V1)의 결과가 패스이더라도, (n+2)회째 루프의 프로그램 동작(제3 프로그램 동작)을 비선택 상태에서 수행한 후, 통상의 검증 레벨을 기준점으로 사용하는 제2 검증 동작(V2)도 수행한다. 제2 검증(V2)의 결과도 제1 검증 동작(V1)의 결과와 마찬가지로 패스이면, 그 후에는 프로그램 동작을 수행하지 않는다.
n회째 루프에서 검증 동작(VL)의 결과가 패스이고, 또한 (n+1)회째 루프에서 제1 검증 동작(V1)의 결과가 패스이고, (n+2)회째 루프의 제2 검증 동작(V2)의 결과가 실패이면, 도 8의 비트선 전위 Vbl(b)에 나타낸 바와 같이, (n+3)회째 루프에서 반-선택 기입 동작을 수행한다. 이때, 프로그램 전압 Vpgm은 n회째 루프에 대하여 이미 2회 스텝 업되었으므로, 검증의 결과가 패스일 가능성이 높다. 이에 따라, 본 실시예에서, (n+2)회째 루프의 제2 검증 동작(V2)에서의 결과가 실패였던 메모리 셀 트랜지스터에 대하여, (n+3)회째 루프에서 반-선택 기입 동작을 수행한 후, 검증 동작을 수행하지 않고, 기입 동작을 종료한다.
상술된 바와 같이, 제4 실시예에서는, 제3 실시예와 동일한 효과를 얻는 것 이외에, 2회째 검증 동작 및 후속 번째의 검증의 결과가 실패이면, 다음 프로그램 동작에 후에 수행되어야 하는 검증 동작을 스킵하고, 기입 동작이 종료되므로, 제3 실시예와 비교하여, 검증 동작의 횟수를 감소시키고, 기입 속도를 증가시킬 수 있다.
도 11은 프로그램 전압(Vpgm)의 스텝 업과 메모리 셀 트랜지스터의 임계 전압(Vth) 사이의 관계의 일례를 나타내는 특성도이다. 도 12는 프로그램 전압(Vpgm)의 스텝 업과 관련하여 메모리 셀 트랜지스터의 임계 전압(Vth)의 스텝 업의 변동에 기인하여 이상적인 임계 전압 분포(실선)에 대하여 실제 임계 전압 분포(파선)가 변경된(확장됨) 상태의 일례를 나타내는 특성도다.
이상적인 경우에, 도 11에 실선으로 나타낸 바와 같이, 메모리 셀 트랜지스터의 임계 전압은 프로그램 전압의 단계적인 증가에 비례해서 증가한다. 그러나, 실제의 경우에, 프로그램 동작은 회로와 프로세스의 변동에 기인하여, 각각의 스텝 마다 빠르게 수행되거나 늦게 수행된다. 도 12에 나타낸 특성으로부터 알 수 있는 바와 같이, 소정 프로그램 전압에서의 프로그램 동작 시에, 임계 전압에서의 증가량이 스텝 업 변화량(dVpgm)보다 작으면, 프로그램 전압을 스텝 업함으로써 다음의 프로그램 동작을 수행할 경우, 터널 산화막에 인가된 전계가 강해지므로, 임계 전압의 증가가 dVpgm보다 크게 변동할 가능성이 높다. 위의 문제점을 개선하기 위해 고안된 제5 실시예 및 제6 실시예를 이하에 설명한다.
(제5 실시예)
도 9는 제5 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 도 9에서의 비트선 전위 Vbl(a)에 나타낸 바와 같이, n회째 루프의 프로그램 동작 후에 검증 동작(VL)을 수행한다. 여기에서, 검증 동작(VL)의 검증 로우 레벨을 목표 임계값보다 예를 들어 스텝 업 변화량(dVpgm)의 절반만큼 낮은 레벨로 설정한다. 이러한 검증 동작(VL)의 결과가 패스이면, (n+1)회째 루프의 프로그램 동작(제1 프로그램 동작)을 수행한 후에, 통상의 검증 레벨을 기준점으로 사용하는 검증 동작(V)을 수행한다. 검증 동작(V)의 결과가 검증 동작(VL)의 결과와 마찬가지로 패스이면, 그 후에는 기입 동작을 수행하지 않는다.
그러나, 도 9의 비트선 전위 Vbl(b)에 나타낸 바와 같이, n회째 루프의 검증 동작(VL)의 결과가 패스이더라도, (n+1)회째 루프의 검증 동작(V)의 결과가 실패이면, 임계값 변동이 스텝 업 변화량(dVpgm)보다 작고 다음 (n+2)회째 루프의 프로그램 동작에서 임계값이 스텝 업 변화량보다 크게 변동할 가능성이 높으므로, 프로그램 동작 시에 비트선 BL에 반-선택 전압(예를 들어, 1V)을 인가함으로써 기입 속도를 느리게 한다. 여기에서는, (n+2)회째의 루프에서 검증(V) 동작의 결과가 패스이지만, 실제로, 검증(V)의 결과가 패스일 때까지 반-선택 전압에 의한 프로그램 동작 및 검증 동작을 반복한다.
제5 실시예에서 상술된 바와 같이, 통상의 검증 레벨보다, 예를 들어, dVpgm의 절반만큼 낮은 검증 로우 레벨을 설정하고, 검증 로우 레벨을 기준점으로 사용하여 검증 동작(VL)의 결과가 패스이고 프로그램 동작에 후속하는 검증 동작(V)의 결과가 실패이면, 그 후 반-선택 기입 동작 및 검증 동작을 반복한다. 이에 의해, 변동의 영향으로 인해 메모리 셀 트랜지스터의 임계 전압 분포의 고전압측이 확장되는 것을 억제할 수 있고, 도 12의 실선으로 나타낸 임계 전압 분포를 얻을 수 있다.
(제6 실시예)
도 10은 제6 실시예에 따른 NAND형 플래시 메모리에서의 프로그램 동작 및 검증 동작을 나타내는 타이밍차트이다. 도 10에서의 비트선 전위 Vbl(a)에 나타낸 바와 같이, 제5 실시예와 마찬가지로, n회째 루프의 프로그램 동작 후에 검증 동작(VL)을 수행한다. 검증 동작(VL)의 결과가 패스이면, (n+1)회째 루프의 프로그램 동작을 수행한 후에 검증 동작(V)을 수행한다. 검증 동작(V)의 결과도 검증 동작(VL)의 결과와 마찬가지로 패스이면, 그 후에는 프로그램 동작을 수행하지 않는다.
역으로, n회째 루프의 검증 동작(VL)의 결과가 패스이더라도, (n+1)회째 루프의 검증 동작(V)의 결과가 실패이면, 도 10의 비트선 전위 Vbl(b)에 나타낸 바와 같이, (n+2)회째 루프의 프로그램 동작에서 기입 동작이 종료될 가능성이 높으므로, (n+2)회째 루프의 반-선택 기입 동작을 수행한 후에, 검증 동작은 스킵하고, 그 후 기입 동작이 종료된다.
상술한 바와 같이, 제6 실시예에서, 제5 실시예와 동일한 효과가 얻어지는 것 이외에, 검증 동작(V)의 결과가 실패이면, 그 후 반-선택 기입 동작을 1회 수행하고, 검증 동작을 스킵한 후, 기입 동작이 종료되므로, 제5 실시예와 비교하여 기입 속도를 증가시킬 수 있다.
다음으로, 이하, 상술된 각각의 실시예에서의 도 3의 감지 증폭기 & 데이터 래치(30)의 동작을 설명한다.
(제1 및 제2 실시예의 동작)
우선, 래치 DL1 및 DL2에 입력된 데이터에 따라 프로그램 동작 및 검증 동작(Vl)을 수행한다. 검증 동작(V1)의 결과가 패스이면, 래치 DL4에 이진수 0을 플래그로서 기입한다. 그 후, 래치들 DL1, DL2 및 DL4의 각각에 데이터가 존재하면(이진수 O), 프로그램 동작을 스킵하고, 검증 동작(V2)을 수행한다. 검증 동작(V2)의 결과가 패스이면, 래치들 DL1, DL2 및 DL3을 모두 이진수 1(소거)로 하여 기입 동작을 종료하고, 검증 동작(V2)의 결과가 실패이면, 래치 DL3에 이진수 0을 기입한다. 래치들 DL1, DL2 및 DL4의 모두에 데이터가 없으면(이진수 1), 추가 기입 동작을 수행하지 않는다.
그 후, 래치들 DL1, DL2, DL3 및 DL4의 각각에 데이터가 존재하면, 제1 실시예에서, 검증 동작(V2)의 결과가 패스일 때까지 프로그램 동작 및 검증 동작(V2)을 수행한다. 한편, 제2 실시예에서는, 프로그램 동작만을 일단 수행한 후, 래치들 DL1, DL2, DL3 및 DL4의 각각을 이진수 1로 하고, 기입 동작을 종료한다.
(제3 및 제4 실시예의 동작)
우선, 래치 DL1 및 DL2의 데이터에 따라 프로그램 동작 및 검증 동작(VL)을 수행한다. 검증 동작(VL)의 결과가 패스이면, 래치 DL3에 이진수 0을 플래그로서 기입한다. 그 후, 래치들 DL1, DL2 및 DL3의 각각에 데이터가 존재하면, 비트선 BL에 반-선택 전압을 인가함으로써 프로그램 동작(반-선택 기입 동작)을 수행한 후에, 검증 동작(V1)을 수행한다. 검증 동작(V1)의 결과가 패스이면, 래치 DL3을 이진수 1로 하여 래치 DL3을 소거하고, 래치 DL4에 이진수 0을 기입한다. 그 후, 래치들 DL1, DL2 및 DL4의 각각에 데이터가 존재하면, 프로그램 동작을 스킵 하고, 검증 동작(V2)을 수행한다. 검증 동작(V2)의 결과가 패스이면, 래치들 DL1, DL2 및 DL4의 각각을 이진수 1로 하여 기입 동작을 종료하고, 검증 동작(V2)의 결과가 실패이면, 래치 DL3에 이진수 0을 기입한다. 래치들 DL1, DL2 및 DL4의 모두에 데이터가 없으면, 추가 기입을 수행하지 않는다.
그 후, 제3 실시예에서의 래치들 DL1, DL2, DL3 및 DL4의 각각에 데이터가 존재하면, 검증 동작(V2)의 결과가 패스일 때까지 프로그램 동작 및 검증 동작(V2)을 수행한다. 한편, 제4 실시예에서는, 프로그램 동작만을 일단 수행하고 래치들 DL1, DL2, DL3 및 DL4의 각각을 이진수 1로 하여 기입 동작을 종료한다.
(제5 및 제6 실시예의 동작)
우선, 래치 DL1 및 DL2의 데이터에 따라 프로그램 동작 및 검증 동작(VL)을 수행한다. 검증(VL)의 결과가 패스이면, 래치 DL4에 이진수 0을 플래그로서 기입한다. 그 후, 래치들 DL1, DL2 및 DL4에 데이터가 존재하면, 프로그램 동작 및 검증 동작(V)을 수행한다. 검증 동작(V)의 결과가 패스이면, 래치들 DL1, DL2 및 DL4의 각각을 이진수 1로 하여 기입 동작을 종료하고, 검증 동작(V)의 결과가 실패이면, 래치 DL3에 이진수 0을 기입한다. 래치들 DL1, DL2 및 DL4의 모두에 데이터가 없으면, 추가 기입 동작을 수행하지 않는다.
그 후, 래치들 DL1, DL2, DL3 및 DL4의 각각에 데이터가 존재하면, 제5 실시예에서, 검증 동작(V)의 결과가 패스일 때까지 프로그램 동작 및 검증 동작(V)을 수행한다. 한편, 제6 실시예에서는, 프로그램 동작만을 일단 수행하고, 그 후 래치들 DL1, DL2, DL3 및 DL4의 각각을 이진수 1로 하고, 기입 동작을 종료한다.
또한, 도 2에서, 복수의 비트선 BL이 1개의 감지 증폭기 & 데이터 래치(30)를 서로 공유하는 구성으로 구성 변경된 경우에도 전술한 제1, 제2, 제3 및 제4 실시예에서의 동작이 가능함을 주목해야 한다.
위에서의 각각의 실시예에서, 본 발명을 NAND형 플래시 메모리에 적용했을 경우에 대해 설명했지만, 본 발명은 NOR형 플래시 메모리 등의 다른 비휘발성 반도체 메모리에 적용되는 등의 여러 경우에 적용될 수 있으며, 본 발명의 요지를 일탈하지 않는 범위 내에서 적절히 변경되어 구현될 수 있음을 주목해야 한다.
당업자는 추가적으로 이용 및 변경을 쉽게 할 수 있다. 따라서, 더 넓은 관점에서 본 발명은 본원에 설명된 구체적 세부 사항 및 대표 실시예에 한정되지 않는다. 이에 따라, 청구범위나 그에 해당하는 등가물에 정의된 전반적인 발명의 개념의 범위 및 요지를 벗어나지 않는 한, 다양한 변경이 가능하다.
1: 메모리 셀 어레이
2: 로우 디코더
3: 감지 증폭기 & 데이터 래치 군
4: 내부 전압 생성 회로
5: 제어 회로

Claims (12)

  1. 비휘발성 반도체 메모리 장치로서,
    복수의 메모리 셀 트랜지스터가 배열된 메모리 셀 어레이; 및
    기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 상기 프로그램 동작에 후속하는 검증 동작을 수행하는 것을 제어하도록 구성된 기입 제어기
    를 포함하고,
    상기 기입 제어기는, 기입 대상이 되는 메모리 셀 트랜지스터에 대해 제1 검증 동작을 제1 검증 레벨로 수행하고, 상기 제1 검증 동작에 후속하여, 상기 메모리 셀 트랜지스터를 비선택 상태로 설정해서 프로그램 동작을 수행하고, 상기 프로그램 동작에 후속하는 상기 메모리 셀 트랜지스터에 대한 검증 동작을 제2 검증 동작으로서 상기 제1 검증 레벨로 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 메모리 셀 트랜지스터를 선택 상태로 설정해서 프로그램 동작을 제어하고, 상기 제2 검증 동작의 결과가 패스일 때까지 상기 프로그램 동작에 후속하는 상기 제2 검증 동작을 반복적으로 복수회 수행하는, 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 메모리 셀 트랜지스터를 선택 상태로 설정해서 프로그램 동작을 한번만 더 수행하고, 이에 후속하는 상기 제2 검증 동작은 스킵하여 상기 기입 동작을 종료하도록 제어하는, 비휘발성 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 검증 동작은 기입 대상이 되는 메모리 셀 트랜지스터의 임계 전압이 처음으로 상기 제1 검증 레벨 이상으로 되게 하는 제1 프로그램 동작 후에 수행하는 검증 동작인, 비휘발성 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 제2 검증 동작의 결과가 패스일 때까지 선택 상태로 설정된 상기 메모리 셀 트랜지스터에 대한 프로그램 동작과 상기 프로그램 동작에 후속하는 상기 제2 검증 동작을 반복적으로 복수회 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 메모리 셀 트랜지스터를 선택 상태로 설정해서 프로그램 동작을 한번만 더 수행하고, 이에 후속하는 상기 제2 검증 동작은 스킵하여 상기 기입 동작을 종료하도록 제어하는, 비휘발성 반도체 메모리 장치.
  7. 비휘발성 반도체 메모리 장치로서,
    복수의 메모리 셀 트랜지스터가 배열된 메모리 셀 어레이; 및
    기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 상기 프로그램 동작에 후속하는 검증 동작을 수행하고, 전원 전압보다 낮은 소정의 중간 전압이 상기 메모리 셀 트랜지스터에 접속된 비트선에 인가된 반-선택된(half-selected) 상태에서 반-선택 기입 동작을 수행하고, 제1 검증 레벨과 상기 제1 검증 레벨보다 낮은 제2 검증 레벨이 설정되는 것을 제어하도록 구성된 기입 제어기를 포함하고,
    상기 기입 제어기는, 기입 대상의 메모리 셀 트랜지스터의 임계 전압이 처음으로 상기 제2 검증 레벨 이상으로 되게 하는 프로그램 동작인 제1 프로그램 동작에 후속하는 프로그램 동작을 상기 반-선택 기입 동작에 의해 제2 프로그램 동작으로서 수행하고, 이에 후속하는 검증 동작을 상기 제1 검증 레벨을 기준점으로 사용해서 제1 검증 동작으로서 수행하고, 또한 상기 기입 대상의 메모리 셀 트랜지스터를 비선택 상태로 설정해서 제3 프로그램 동작을 수행하고, 이에 후속하는 검증 동작을 상기 제1 검증 레벨을 기준점으로 사용해서 제2 검증 동작으로서 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 제2 검증 동작의 결과가 패스일 때까지 상기 메모리 셀 트랜지스터를 반-선택 상태로 설정한 상태에서의 프로그램 동작과 상기 제2 검증 동작을 반복적으로 복수회 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제2 검증 동작의 결과가 실패이면, 상기 기입 제어기는 상기 메모리 셀 트랜지스터를 반-선택 상태로 설정해서 프로그램 동작을 한번만 수행하고, 이에 후속하는 상기 제2 검증 동작은 스킵하여 상기 기입 동작을 종료하도록 제어하는, 비휘발성 반도체 메모리 장치.
  10. 비휘발성 반도체 메모리 장치로서,
    복수의 메모리 셀 트랜지스터가 배열된 메모리 셀 어레이; 및
    기입 동작 시에 각각의 프로그램 동작마다 프로그램 전압을 단계적으로 증가시키면서 상기 프로그램 동작에 후속하는 검증 동작을 수행하고, 전원 전압보다 낮은 소정의 중간 전압이 상기 메모리 셀 트랜지스터에 접속된 비트선에 인가된 상태에서 반-선택 기입 동작을 수행하고, 제1 검증 레벨과 상기 제1 검증 레벨보다 낮은 제2 검증 레벨이 설정되는 것을 제어하도록 구성된 기입 제어기를 포함하고,
    상기 기입 제어기는, 메모리 셀 트랜지스터에 있어서 기입 대상의 메모리 셀 트랜지스터의 임계값이 처음으로 상기 제2 검증 레벨 이상으로 되게 하는 프로그램 동작에 후속하여 수행되는 프로그램 동작에 후속하는 검증 동작을 상기 제1 검증 레벨을 기준점으로 사용해서 수행하고, 상기 검증 동작의 결과가 실패이면, 전원 전압보다 낮은 소정의 중간 전압이 상기 메모리 셀 트랜지스터에 접속된 비트선에 인가된 반-선택 상태에서 수행되는 반-선택 기입 동작에 의해 프로그램 동작을 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 기입 제어기는 상기 반-선택 기입에 의해 수행된 프로그램 동작 후에 상기 제1 검증 레벨을 기준점으로 사용해서 검증 동작을 수행하도록 제어하는, 비휘발성 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 기입 제어기는 상기 반-선택 기입 동작에 의해 수행된 프로그램 동작 후에 상기 제1 검증 레벨을 기준점으로 사용해서 수행되는 검증 동작은 스킵하고 상기 기입 동작을 종료하도록 제어하는, 비휘발성 반도체 메모리 장치.
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