CN105659329B - 用于固态存储器中经改善电压分布的编程方案 - Google Patents

用于固态存储器中经改善电压分布的编程方案 Download PDF

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Abstract

公开了用于使用编程暂停命令减少固态存储器中的编程干扰的系统和方法。一种数据存储系统包含：非易失性存储器阵列，其包含多个非易失性存储器器件；以及控制器，其被配置成对耦合至第一字线的第一单元进行部分编程。当满足与所述第一单元相关联的编程标准时，所述控制器执行编程暂停命令，之后对耦合至所述第一字线的第二单元进行至少部分编程。对所述第一单元的编程在对所述第二单元的所述至少部分编程之后重新开始。

Description

用于固态存储器中经改善电压分布的编程方案
技术领域
本公开内容涉及数据存储系统。更特别地，本公开内容涉及用于对固态存储器进行编程的系统和方法。
背景技术
某些固态存储器设备(例如闪存驱动器)将信息存储在利用浮动栅极晶体管构造的存储器单元的阵列中。将数据编程至固态存储器单元可在相邻位线或字线之间引起耦合干扰，从而不利地影响设备性能。
附图说明
各种实施例出于说明性目的绘示于随附图示中，并且决不应该解释为限制本公开内容的范围。另外，可组合不同所公开实施例的各种特征以形成额外实施例，其是本公开内容的一部分。
图1是根据一实施例的数据存储设备的框图。
图2是根据一实施例的非易失性存储器器件中的固态存储器单元的示意性图。
图3是显示根据一实施例的固态存储器设备中单元的概率分布的曲线图。
图4提供根据一实施例的固态存储器设备中的存储器单元的概率分布。
图5提供根据一实施例的固态存储器设备中的存储器单元的概率分布。
图6提供用于对固态存储器设备中的存储器单元进行编程的过程的流程图。
图7提供根据一实施例的固态存储器设备中的存储器单元的概率分布。
图8提供根据一实施例的固态存储器设备中的存储器单元的概率分布。
图9提供根据一实施例的固态存储器设备中的存储器单元的概率分布。
图10显示根据一实施例的用于对固态存储器设备中的存储器单元进行编程的过程。
图11提供用于对固态存储器设备中的存储器单元进行编程的过程的流程图。
具体实施方式
虽然已描述某些实施例，但这些实施例仅通过实例呈现，并且并不打算限制保护范围。事实上，本文中所述的新颖方法和系统可以多种其它形式体现。此外，可在不背离保护范围的情况下作出呈本文中所述方法和系统形式的各种省略、替换和改变。本文中提供的标题仅为方便起见，并且并不一定影响要求保护的发明的范围或意义。
概述
本公开内容提供用于在固态存储器中执行编程命令的系统和方法。固态存储器单元可根据多级单元(MLC)、单级单元(SLC)、仅下部页(LPO)或其它位编码方案编程。此外，固态单元可使用半位线(HBL)、全位线(ABL)或其它编程架构编程。虽然在本文中在各种编程方案的背景下描述某些实施例，但应理解，本文中公开的原理可适用于任何合适或实际编程方案。
关于HBL架构，存储器设备可具有同时存取存储器或其一部分的大约一半输出线或位线的能力。因此，单元可关于交错偶数/奇数页编程，其中“偶数”涉及一半，并且“奇数”涉及另一半。单元可因此包含四个逻辑页，即偶数下部页、偶数上部页、奇数下部页和奇数上部页，其共享同一字线。在某些实施例中，偶数页在奇数页的编程之前编程或反之亦然。然而，在某些条件下，此可导致对偶数页上单元的实质性位线至位线耦合干扰。此外，如果使用实质上类似编程参数，则偶数页上单元的阈值电压分布可变得比对应奇数页上单元的阈值电压分布宽。为克服潜在性能降级(由于此潜在地破坏干扰)，可实施各种方法，诸如例如，用于偶数页编程的减少的步长、用于偶数/奇数页的不同编程验证电平等等。然而，此类解决方案可导致偶数页编程的相对低性能和/或增加的设计复杂度。虽然本文中使用术语“偶数”和“奇数”，但此类术语可互换使用，其中“偶数”可指代“奇数”，反之亦然。
某些实施例通过减少HBL存储器中的位线至位线耦合干扰而允许改善阈值电压分布。耦合干扰的减少可至少部分通过使用“编程暂停”命令来实现。例如，在HBL MLC存储器中，数据存储系统可被配置成在满足某一标准时生成编程暂停命令，从而导致偶数上部页上的编程序列暂停。编程暂停命令的执行可后跟同一字线上奇数上部页的编程的执行，之后所述编程可在偶数上部页上重新开始，直到完成。此编程方案可帮助减少位线至位线耦合干扰，并且帮助针对至少偶数页上的单元实现经改善阈值电压分布。
在固态存储器中，狭窄字线间距和/或所选字线中的高电压可干扰同一区块中的其它字线。关于ABL架构，存储器设备可具有同时存取存储器或其一部分的连接至页缓冲器的所有位线的能力。因此，在某些实施例中，ABL可递送多达两倍HBL的并行性，并且因此经改善的相对性能。本文中公开的实施例可通过组合“全序列编程”和“编程暂停”命令来减少ABL固态存储器中的字线至字线干扰。
ABL MLC固态存储器可在单个字线(WL)上包含两个逻辑页(上部页和下部页)。当与HBL相比时，ABL可以以用于感测放大器的较大面积(例如，大约两倍)为代价包括较大页大小和/或较高性能。在某些实施例中，编程包含两个阶段：(1)使用相对大步长将单元编程至“中间”状态；以及(2)使用相对小步长将单元编程至“最终”状态。这两个阶段可替代地在连续字线上执行。然而，当编程电压在两个阶段中从低值开始时，此过程可不期望地缓慢。为减少编程时间，可实施“全序列”编程过程，其中所有较高状态在一个序列中被编程至其目标位置。例如，每一字线(下部页和上部页两者)可同时编程，此可导致对前一字线的相对大的字线至字线耦合干扰，从而导致较宽电压状态分布。
在某些ABL MLC存储器实施例中，“全序列”类型的编程方案结合可在满足某些准测时生成的“编程暂停”命令使用。所述编程暂停命令可导致编程序列在第一字线上暂停，之后在第二字线上执行类似“编程和暂停”操作。编程可然后在第一字线上重新开始，直到其完成。下文描述此方法的进一步细节。此方法可帮助至少部分最小化字线至字线耦合干扰，同时维持相对高的写入性能。类似方案还可应用于SLC或LPO(仅下部页)编程。
术语
如此申请中所使用，“非易失性固态存储器”、“非易失性存储器”、“NVM”或其变型可指代固态存储器，例如NAND闪存。然而，本公开内容的系统和方法还可用于更多常规硬盘驱动器以及包含固态和硬盘驱动器组件两者的混合驱动器。在一些实施例中，固态存储器可用于计算设备中以扩展易失性存储器(例如DRAM)的存储容量。固态存储器可包括多种技术，例如闪存集成电路、相变存储器(PC-RAM或PRAM)、可编程金属化单元RAM(PMC-RAM或PMCm)、双向通用存储器(OUM)、阻抗RAM(RRAM)、NAND存储器、NOR存储器、EEPROM、铁电存储器(FeRAM)、MRAM或其它分立NVM(非易失性固态存储器)芯片。如本领域中已知，所述非易失性固态存储器阵列或存储设备可物理地划分成平面、区块、页和区段。作为附加或替代，可以使用其它形式的存储装置(例如，电池备份易失性DRAM或SRAM设备、磁盘驱动器等)。
术语“页”、“目标页”或其变型在本文中根据其宽广和普通意义使用。例如，“页”可指代物理存储器单元的区块，或指代物理存储器单元自身。此外，在多级单元(MLC)内，“页”可指代上部页或下部页中的任一者。
数据存储设备
图1是示出主机系统110与根据本文中公开的实施例并入编程功能的数据存储设备120的组合的实施例的框图。如图所示，数据存储设备120(例如，混合硬盘驱动器、固态驱动器、利用固态存储器的任何存储设备等)包含控制器130，其被配置成至少部分地控制数据存储设备120的操作。控制器130包含命令寄存器140，其被配置成接收数据命令并致使控制器130在非易失性固态存储器阵列150中执行此类命令。如本文中所述，此类命令可包含数据编程命令以及编程暂停命令。控制器130可被配置成从驻存于主机系统110上的存储接口(例如，设备驱动器)112接收数据命令。数据命令可在数据存储设备120中指定区块地址；数据可基于此类命令存取/传送。
数据存储设备120可存储从主机系统110接收的数据，以使数据存储设备120充当主机系统110的数据存储设备。为促进此功能，控制器130可实现逻辑接口。所述逻辑接口可作为数据可在该处存储的一组逻辑地址(例如，顺序/连续地址)呈现给主机系统存储器。在内部，控制器130可将逻辑地址映射至非易失性固态存储器阵列150和/或其它存储器模块中的各种物理存储器地址。指示逻辑地址至物理存储器地址的映射的映射数据可维持在数据存储设备中。例如，映射表数据可存储在非易失性存储器阵列150中，以便允许映射表在动力循环之后的重新创造。
在一实施例中，数据存储设备120可以是另外包含磁性存储器存储装置(未显示)的混合磁盘驱动器。在此情况下，一个或多个控制器130可控制所述磁性存储器存储装置和非易失性固态存储器阵列150。
在某些实施例中，控制器130可被配置成实施编程方案以通过减少单元至单元干扰来改善非易失性固态存储器阵列中的阈值电压分布。例如，控制器130可通过实施编程暂停命令来减少HBL存储器中的位线至位线耦合干扰，和/或可通过组合全序列编程和编程暂停命令来减少ABL存储器中的字线至字线干扰。
编程暂停命令可在某些固态编程方案中实施。例如，数据存储设备可包含固态存储器阵列、命令寄存器和存储器阵列控制电路，如图1中示出并如上文所述。命令寄存器140可被配置成解码编程暂停命令并提供暂停信号作为输出。在一个实施例中，存储器阵列150可包含控制电路132，其可被耦合成从命令寄存器140接收暂停信号并在接收到所述暂停信号时暂停编程操作。在其它实施例中，编程操作的暂停可通过其它信号和机制完成，例如，经由从控制器130至存储器阵列150的直接信号。
图2是根据一实施例的非易失性存储器器件中的固态存储器单元的示意性图。固态存储器阵列(例如NAND闪存阵列)可包含存储器单元单位201，每一单位包括存储器单元组202，存储器单元组202包含多个串联连接的存储器单元晶体管T，这多个串联连接的存储器单元晶体管T可被配置成存储表示数据的电荷，如本文中所述。区块单位201可进一步包含连接在存储器单元组202的一端和源极线SL之间的第一选择晶体管ST1，以及连接在存储器单元组202的另一端和位线BL(在图2中显示为BLo)之间的第二选择晶体管ST2。与分别的位线相关联的存储器单元单位的组可组织成存储器的区块，例如区块BLKn。所述存储器单元阵列可进一步包含额外区块，类似于区块BLKn。额外区块可具有与区块BLKn相同的结构。在某些实施例中，在区块BLK的单位中执行数据擦除操作，并在页的单位中执行数据编程和读取操作。
在区块BLKn内，构成存储器单元单位201的每一存储器单元组202可包含(例如)32个存储器单元T0-T31。在相邻存储器单元单位之间，多个字线WL(例如，32个)可连接同一行上存储器单元的栅极电极。所述阵列可进一步包含被配置成连接第一选择晶体管ST1的栅极电极的第一选择栅极线SGS和被配置成连接第二选择晶体管ST2的栅极电极的第二选择栅极线SGD。
在某些实施例中，字线上的交替单元可分别对应于偶数页和奇数页。所述偶数页和奇数页可彼此独立地编程。感测放大器电路213可被配置成经由选择器电路211选择性地连接至偶数位线BLe(例如，一组偶数编号的位线BL)，或连接至奇数位线BLo(例如，一组奇数编号的位线BL)，并检测所述偶数位线BLe或所述奇数位线BLo的电位以将检测到的电位存储在数据高速缓存器中。选择器电路211可在偶数和奇数位线BL组之间选择并将所选的组连接至感测放大器SA。在数据读取操作期间，非选择的位线BL可接地以减少位线之间的耦合噪声。
图3是显示根据一实施例的非易失性存储器阵列中单元的概率分布的曲线图。图3的分布可对应于固态存储器阵列中的字线，或对应于其偶数页或奇数页。如上所述，因位线和/或字线耦合干扰，阈值电压分布的状态可不期望地变宽。图3中所示的分布示出包含四个不同编程状态的MLC编程方案中的电荷状态，每一编程状态包括两个数据位。例如，第一状态(例如，擦除状态)可对应于为“11”的两位值。例如，较高电压状态可分别包括至为“01”、“00”和“10”的值。如本文中所述，两位编程状态的第一位可表示数据的最高有效位(MSB)或“上部页”，而第二位可表示最低有效位(LSB)或“下部页”。
HBL上部页编程
图4示出HBL MLC编程方案中针对偶数和奇数上部页的电压分布。图4的分布示出来自奇数页单元的位线至位线干扰对偶数页单元的可能影响。如图所示，在某些实施例中，偶数上部页编程至完成(A)，之后对应奇数上部页编程(B)至完成。奇数上部页的编程可导致偶数页分布因干扰而变宽，如由分布(C)中的虚线所表示。在某些实施例中，由于来自奇数页编程的耦合干扰而导致的偶数页分布变量是不可减轻的，因为其在偶数上部页编程完成之后发生。
固态存储器控制系统可并入编程完成标准，其中在一个或多个编程脉冲之后，实施编程验证操作以确定存储器单元是否已被成功写入。例如，所述编程验证操作可包含读取操作以验证单元电荷电平超过阈值电平。如果打算编程的所有单元都具有高于阈值的电荷电平，则编程操作可视为完成。否则，一个或多个单元可接收另一编程脉冲。在某些实施例中，当编程脉冲的数量在未成功编程的情况下超出可能脉冲的预定的最大数量时，编程操作失败。
图5显示示出用于至少部分地消除HBL架构中位线至位线干扰的影响的编程方案的偶数和奇数页阈值电压分布。在某些实施例中，控制器可通过利用大于编程完成标准值的预定的标准值来改善性能(例如，减少单元至单元干扰)。作为替代或附加，可实施预定的编程脉冲数量、预定的编程电压和/或“编程暂停”的特殊命令来改善性能。
图5的方案涉及在偶数上部页编程完成之前将其暂停，并在奇数上部页编程完成之后重新开始所述编程。分布(A)示出在已执行编程暂停之后的偶数上部页电压分布。如图所示，偶数上部页可编程至“中间”状态，而非对所述页进行完全编程。所述编程状态分布的某些部分可因编程在完成之前的暂停而重叠相应验证阈值电平。分布(B)示出在编程暂停命令的执行之后编程的奇数上部页。所述奇数上部页可编程至完成，或仅部分编程。分布(C)显示来自奇数上部页编程的干扰可能对部分编程的偶数上部页的影响。具体来说，偶数上部页的状态分布可因位线至位线干扰而变宽。
分布(D)示出在跟随奇数上部页编程的编程的完成之后的偶数上部页阈值电压分布。偶数上部页编程的完成可在某种程度上干扰先前编程的奇数上部页(参见(E))。然而，由于偶数上部页编程的完成仅涉及部分编程，因此干扰对奇数页的影响可相对最小。如果相同步长用于偶数和奇数上部页编程两者，则可针对偶数页和奇数页两者获得实质上相同的编程性能和Vt分布。在某些实施例中，预定的编程暂停标准和实施方案可用固件表征和/或最佳化。
图6提供根据一实施例的用于对固态存储器设备中的存储器单元进行编程的过程600的流程图。在一个实施例中，过程600至少部分地由上文结合图1所述的控制器130和/或存储器阵列的控制电路132执行。过程600可结合固态存储器阵列的至少一部分的HBL编程执行。过程600可包含在框602对字线上的第一单元或页进行部分编程。虽然本文中对某些编程方法的描述可处于多个单元(例如，页)中的单个单元的背景下，但单元编程可在单个编程操作中在这多个单元上共同执行。第一单元/页可以是第一字线上的偶数或奇数单元/页。当已满足编程标准时，过程600可涉及执行编程暂停命令，其中第一单元/页的编程暂停一段时间。所述编程标准可与(例如)单元电荷电平、施加至第一/页单元的编程脉冲数量或其它编程量度相关联。
在某些实施例中，当第一单元/页的编程已暂停时，过程600涉及在框608对第一字线的第二单元/页进行编程。例如，第二单元/页可以是第一单元/页的相邻单元，其中第一单元/页是偶数单元/页，并且第二单元/页是奇数单元/页，或反之亦然。在第二单元/页的编程之后，过程600可包含在框610重新开始第一单元/页的编程。过程600可实现第一单元/页和第二单元/页之间减少的位线至位线干扰。
ABL全序列编程
图7显示针对ABL架构中全序列编程过程的阈值电压分布。在正常全序列编程期间，可产生字线至字线耦合干扰，从而影响连续字线。在图8中显示针对某一字线(WLn)的编程之后的电压状态的示例分布(A)。在WLn的编程之后，对连续字线(WLn+1)进行编程，其中显示所产生的分布(B)。WLn+1分布的编程可产生影响字线WLn的干扰。显示失真分布(C)，其中这些编程状态中的每一者变得更宽。由于此干扰在WLn编程完成之后出现，因此干扰的减轻可能不可能或不实际。
在某些实施例中，可利用预定的编程暂停标准(例如，以预定的编程脉冲数量或预定的编程电压)来减少干扰的影响。例如，存储器控制电路中的状态机可被配置成确定在编程验证期间已满足所述标准，其中所述编程至少部分地基于此确定暂停。在某些实施例中，WLn编程在完成之前暂停，并在WLn+1的编程暂停或完成之后重新开始。
图9示出用于ABL全序列编程过程中经改善的阈值电压分布的编程方案。分布(A)显示第一字线(WLn)的部分编程之后的电压状态，其中WLn的编程暂停。在WLn编程的暂停之后，对下一字线(WLn+1)进行部分编程，其中WLn+1的编程也在完成之前暂停。在某些实施例中，字线WLn+1的编程在重新开始WLn的编程之前完成。由WLn+1的部分编程导致的影响WLn的干扰表示在分布(C)中。在WLn+1编程的暂停之后，WLn编程完成，如由分布(D)所表示。WLn编程的完成可干扰WLn+1，从而导致WLn+1分布(E)的失真。
在WLn编程的完成之后，可完成WLn+1编程，如在分布(F)中所示。由WLn+1编程从重新开始到编程完成对WLn单元的字线至字线耦合干扰可相对小，从而与正常全序列编程相比针对WLn产生相对更紧密的最终电压分布(G)。此外，在某些实施例中，写入性能可实质上类似于正常全序列编程(例如，在重新开始编程时仅添加数据加载时间)。
在某些实施例中，可通过跟随如图10中所展示的编程序列而同样针对WLn+1实现相对紧密的分布，此可类似于传统2-阶段编程方法。图10的编程序列可改善ABL全序列编程过程中的电压分布。与图10中的箭头相关联的参考编号可表示编程步骤的时间次序。具体来说，例如，可对第一字线(WL0)进行部分编程，后跟连续字线(WL1)的部分编程。在WL1的部分编程之后，可完成WL0的编程。然而，不是接下来完成WL1的编程，所述过程可涉及对第三字线(WL2)进行部分编程，之后可完成WL1的编程。上文所述的操作的相对次序可针对额外字线持续。例如，图10显示针对字线WL61-WL63的类似操作。图10的过程可针对任何所期望范围的字线实施。在某些实施例中，预定的暂停点对不同WL可不同。在某些实施例中，预定的编程暂停标准和实施方案可用固件表征和最佳化。
图11提供用于对固态存储器设备中的存储器单元进行编程的过程1100的流程图。在一个实施例中，过程1100至少部分地由上文结合图1所述的控制器130和/或存储器阵列的控制电路132执行。过程1100可包含在框1102对第一字线上的一个或多个单元进行部分编程。例如，第一字线可使用全序列编程方案编程。当已满足编程标准时，过程1100可涉及执行编程暂停命令，其中第一字线的编程暂停一段时间。所述编程标准可与(例如)与第一字线的单元相关联的单元电荷电平、施加至第一字线的单元的编程脉冲的数量或其它编程量度相关联。
在某些实施例中，当第一字线的编程已暂停时，过程1100涉及在框608对第二字线进行编程。例如，第二字线可以是第一字线的相邻字线。在第二字线的编程或部分编程之后，过程1100可包含在框1110重新开始第一字线的编程。过程1100可实现第一字线和第二字线之间减少的字线至字线干扰。
其它实施例
本文中公开的某些实施例为HBL MLC NAND闪速存储器提供编程方案以在几乎不牺牲编程性能的情况下通过利用特殊“编程暂停”命令来改善偶数页上单元的电压分布。对于ABL MLC NAND闪速存储器，通过组合“全序列”编程和“编程暂停”，可实现较紧密分布，同时维持高性能。类似方案还可应用于SLC或LPO(仅下部页)编程。
在HBL MLC NAND闪速存储器中，偶数上部页编程可具有与奇数上部页相同的步长，使得改善编程性能。在使用全序列编程过程的ABL MLC NAND闪速存储器中，本文中所述的某些系统和方法可导致从第二字线编程至第一字线的减少的字线至字线耦合干扰，使得改善电压分布，同时维持相对高的写入性能。类似方案还可应用于SLC或LPO(仅下部页)编程。
所属领域的技术人员将了解，在一些实施例中，可实施其它类型的数据存储系统和/或编程方案。另外，在本文中论述的过程中采取的实际步骤可不同于在图中描述或显示的那些步骤。依据实施例，可去除上述步骤中的某些步骤，可添加其它步骤。
虽然已描述某些实施例，但这些实施例仅已通过示例呈现，并且并不打算限制保护范围。事实上，本文中所述的新颖方法和系统可以多种其它形式体现。此外，可作出呈本文中所述方法和系统形式的各种省略、替换和改变。所附权利要求及其等效内容打算涵盖如将归属于保护范围和精神内的此类形式或修改。例如，图中示出的各种组件可构建为处理器上的软件和/或固件、ASIC/FPGA或专用硬件。而且，上文公开的具体实施例的特征和属性可按不同方式组合以形成额外实施例，所有这些额外实施例都归属于本公开内容的范围内。虽然本公开内容提供某些优选实施例和应用，但本领域的普通技术人员显而易见的其它实施例(包含并不提供本文中阐述的全部特征和优点的实施例)也在本公开内容的范围内。因此，本公开内容的范围打算仅通过参考所附权利要求来限定。

Claims (36)

1.一种数据存储设备，其包括：
非易失性存储器阵列，其包含多个非易失性存储器器件；以及
控制器，其被配置成：
对耦合至第一字线的第一单元进行部分编程；
确定满足与所述第一单元相关联的编程标准；
执行编程暂停命令；
在所述编程暂停命令的执行之后对耦合至所述第一字线的第二单元进行部分编程；
在对所述第二单元的所述部分编程之后完成对所述第一单元的编程；以及
在对所述第一单元的编程完成之后完成对所述第二单元的编程。
2.根据权利要求1所述的数据存储设备，其中，所述第二和第一单元是彼此相邻地安置于所述字线上的。
3.根据权利要求1所述的数据存储设备，其中，所述控制器被进一步配置成：至少部分地通过执行所述编程暂停命令来至少部分地减少所述第一和第二单元之间的位线至位线干扰。
4.根据权利要求1所述的数据存储设备，其中，所述控制器被进一步配置成：根据半位线(HBL)编程方案对所述第一和第二单元进行编程。
5.根据权利要求1所述的数据存储设备，其中，当编程验证命令通过时，所述编程标准是满足的。
6.根据权利要求1所述的数据存储设备，其中，当所述控制器已向所述第一单元施加了预定数量的编程脉冲时，所述编程标准是满足的。
7.根据权利要求1所述的数据存储设备，其中，当所述控制器已向所述第一单元施加了预定的编程电压电平时，所述编程标准是满足的。
8.根据权利要求1所述的数据存储设备，其中，所述第一单元是与偶数页相关联的，并且所述第二单元是与奇数页相关联的。
9.根据权利要求1所述的数据存储设备，其中，所述第一单元是与奇数页相关联的，并且所述第二单元是与偶数页相关联的。
10.一种数据存储设备，其包括：
非易失性存储器阵列，其包含多个非易失性存储器器件；以及
控制器，其被配置成：
对耦合至第一字线的第一单元进行部分编程；
确定满足与所述第一单元相关联的编程标准；
执行编程暂停命令；
对耦合至第二字线的第二单元进行部分编程；
在对所述第二单元的所述部分编程之后完成对所述第一单元的编程；以及
在对所述第一单元的所述编程的完成之后完成对所述第二单元的编程。
11.根据权利要求10所述的数据存储设备，其中，所述控制器被进一步配置成：在对所述第一单元的所述编程的完成之后并在对所述第二单元的所述编程的完成之前对耦合至第三字线的第三单元进行部分编程。
12.根据权利要求10所述的数据存储设备，其中，所述控制器被进一步配置成：根据全位线(ABL)编程方案对所述第一和第二单元进行编程。
13.根据权利要求10所述的数据存储设备，其中，所述控制器被配置成：使用全序列编程对所述第一和第二单元进行编程。
14.根据权利要求10所述的数据存储设备，其中，当编程验证命令通过时，所述编程标准是满足的。
15.根据权利要求10所述的数据存储设备，其中，当所述控制器已向所述第一单元施加了预定数量的编程脉冲时，所述编程标准是满足的。
16.根据权利要求10所述的数据存储设备，其中，当所述控制器已向所述第一单元施加了预定的编程电压电平时，所述编程标准是满足的。
17.根据权利要求10所述的数据存储设备，其中，在所述非易失性存储器阵列中所述第一字线是与所述第二字线相邻的。
18.根据权利要求10所述的数据存储设备，其中，所述控制器被配置成：至少部分地通过执行所述编程暂停命令来至少部分地减少所述第一和第二字线之间的字线至字线干扰。
19.一种对包括非易失性存储器阵列的数据存储系统中的数据进行编程的方法，所述方法包括：
对耦合至第一字线的第一单元进行部分编程；
确定已满足与所述第一单元相关联的编程标准；
执行编程暂停命令；
在所述编程暂停命令的执行之后对耦合至所述第一字线的第二单元进行部分编程；
在对所述第二单元的所述部分编程之后完成对所述第一单元的编程；以及
在对所述第一单元的编程完成之后完成对所述第二单元的编程，
其中，所述方法是在所述数据存储系统的控制器的控制下执行的。
20.根据权利要求19所述的方法，其中，所述第二和第一单元是彼此相邻地安置于所述字线上的。
21.根据权利要求19所述的方法，进一步包括：至少部分地通过所述执行所述编程暂停命令来至少部分地减少所述第一和第二单元之间的位线至位线干扰。
22.根据权利要求19所述的方法，进一步包括：根据半位线(HBL)编程方案对所述第一和第二单元进行编程。
23.根据权利要求19所述的方法，其中，当编程验证命令通过时，所述编程标准是满足的。
24.根据权利要求19所述的方法，其中，当预定数量的编程脉冲已施加至所述第一单元时，所述编程标准是满足的。
25.根据权利要求19所述的方法，其中，当预定的编程电压电平已施加至所述第一单元时，所述编程标准是满足的。
26.根据权利要求19所述的方法，其中，所述第一单元是与偶数页相关联的，并且所述第二单元是与奇数页相关联的。
27.根据权利要求19所述的方法，其中，所述第一单元是与奇数页相关联的，并且所述第二单元是与偶数页相关联的。
28.一种对包括非易失性存储器阵列的数据存储系统中的数据进行编程的方法，所述方法包括：
对耦合至第一字线的第一单元进行部分编程；
确定已满足与所述第一单元相关联的编程标准；
执行编程暂停命令；
对耦合至第二字线的第二单元进行部分编程；
在对所述第二单元的所述部分编程之后完成对所述第一单元的编程；以及
在对所述第一单元的编程的完成之后完成对所述第二单元的编程，
其中，所述方法是在所述数据存储系统的控制器的控制下执行的。
29.根据权利要求28所述的方法，进一步包括：在完成对所述第一单元的所述编程之后并在完成对所述第二单元的所述编程之前对耦合至第三字线的第三单元进行部分编程。
30.根据权利要求28所述的方法，其中，所述对所述第一和第二单元进行部分编程是根据全位线(ABL)编程方案执行的。
31.根据权利要求28所述的方法，其中，所述对所述第一和第二单元进行部分编程是使用全序列编程执行的。
32.根据权利要求28所述的方法，其中，确定已满足与所述第一单元相关联的所述编程标准包括：确定编程验证命令已通过。
33.根据权利要求28所述的方法，其中，当预定数量的编程脉冲已施加至所述第一单元时，所述编程标准是满足的。
34.根据权利要求28所述的方法，其中，当所述控制器已向所述第一单元施加预定的编程电压电平时，所述编程标准是满足的。
35.根据权利要求28所述的方法，其中，在所述非易失性存储器阵列中所述第一字线是与所述第二字线相邻的。
36.根据权利要求28所述的方法，进一步包括：至少部分地通过所述执行所述编程暂停命令来减少所述第一和第二字线之间的字线至字线干扰。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160074237A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN106067321B (zh) 2015-04-21 2020-09-15 爱思开海力士有限公司 适于存储器编程暂停-恢复的控制器
US10671317B2 (en) 2016-05-25 2020-06-02 Samsung Electronics Co., Ltd. Block cleanup: page reclamation process to reduce garbage collection overhead in dual-programmable NAND flash devices
KR102624606B1 (ko) * 2016-07-04 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102639697B1 (ko) 2017-01-09 2024-02-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
US10614886B2 (en) * 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device
KR102420161B1 (ko) * 2017-12-01 2022-07-12 삼성전자주식회사 메모리 컨트롤러 및 그것의 제어 방법
US10580495B2 (en) * 2017-12-21 2020-03-03 Western Digital Technologies, Inc. Partial program operation of memory wordline
WO2022219703A1 (ja) * 2021-04-13 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102918599A (zh) * 2009-12-18 2013-02-06 桑迪士克科技股份有限公司 具有基本程序序列和写中止检测的非易失性存储器和方法

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6148360A (en) 1996-09-20 2000-11-14 Intel Corporation Nonvolatile writeable memory with program suspend command
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3920768B2 (ja) 2002-12-26 2007-05-30 株式会社東芝 不揮発性半導体メモリ
US6856556B1 (en) 2003-04-03 2005-02-15 Siliconsystems, Inc. Storage subsystem with embedded circuit for protecting against anomalies in power signal from host
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7502256B2 (en) 2004-11-30 2009-03-10 Siliconsystems, Inc. Systems and methods for reducing unauthorized data recovery from solid-state storage devices
KR100721012B1 (ko) 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7653778B2 (en) 2006-05-08 2010-01-26 Siliconsystems, Inc. Systems and methods for measuring the useful life of solid-state storage devices
US8108692B1 (en) 2006-06-27 2012-01-31 Siliconsystems, Inc. Solid-state storage subsystem security solution
US7765373B1 (en) 2006-06-27 2010-07-27 Siliconsystems, Inc. System for controlling use of a solid-state storage subsystem
US7447807B1 (en) 2006-06-30 2008-11-04 Siliconsystems, Inc. Systems and methods for storing data in segments of a storage subsystem
US7509441B1 (en) 2006-06-30 2009-03-24 Siliconsystems, Inc. Systems and methods for segmenting and protecting a storage subsystem
US8161227B1 (en) 2006-10-30 2012-04-17 Siliconsystems, Inc. Storage subsystem capable of programming field-programmable devices of a target computer system
US8549236B2 (en) 2006-12-15 2013-10-01 Siliconsystems, Inc. Storage subsystem with multiple non-volatile memory arrays to protect against data losses
US7596643B2 (en) 2007-02-07 2009-09-29 Siliconsystems, Inc. Storage subsystem with configurable buffer
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
US7685337B2 (en) 2007-05-24 2010-03-23 Siliconsystems, Inc. Solid state storage subsystem for embedded applications
US7685338B2 (en) 2007-05-24 2010-03-23 Siliconsystems, Inc. Solid state storage subsystem for embedded applications
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7685374B2 (en) 2007-07-26 2010-03-23 Siliconsystems, Inc. Multi-interface and multi-bus structured solid-state storage subsystem
US8095851B2 (en) 2007-09-06 2012-01-10 Siliconsystems, Inc. Storage subsystem capable of adjusting ECC settings based on monitored conditions
US7652929B2 (en) 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8078918B2 (en) 2008-02-07 2011-12-13 Siliconsystems, Inc. Solid state storage subsystem that maintains and provides access to data reflective of a failure risk
US7962792B2 (en) 2008-02-11 2011-06-14 Siliconsystems, Inc. Interface for enabling a host computer to retrieve device monitor data from a solid state storage subsystem
US7733712B1 (en) 2008-05-20 2010-06-08 Siliconsystems, Inc. Storage subsystem with embedded circuit for protecting against anomalies in power signal from host
US7813172B2 (en) 2008-06-12 2010-10-12 Sandisk Corporation Nonvolatile memory with correlated multiple pass programming
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US8583835B1 (en) 2008-08-06 2013-11-12 Siliconsystems, Inc. Command portal for executing non-standard storage subsystem commands
US8375151B1 (en) 2009-02-12 2013-02-12 Siliconsystems, Inc. Command portal for securely communicating and executing non-standard storage subsystem commands
JP5317690B2 (ja) 2008-12-27 2013-10-16 株式会社東芝 メモリシステム
US9176859B2 (en) 2009-01-07 2015-11-03 Siliconsystems, Inc. Systems and methods for improving the performance of non-volatile memory operations
US8090899B1 (en) 2009-03-04 2012-01-03 Western Digital Technologies, Inc. Solid state drive power safe wear-leveling
US10079048B2 (en) 2009-03-24 2018-09-18 Western Digital Technologies, Inc. Adjusting access of non-volatile semiconductor memory based on access time
US9021158B2 (en) 2009-09-09 2015-04-28 SanDisk Technologies, Inc. Program suspend/resume for memory
US8254172B1 (en) 2009-09-30 2012-08-28 Western Digital Technologies, Inc. Wear leveling non-volatile semiconductor memory based on erase times and program times
US8243525B1 (en) 2009-09-30 2012-08-14 Western Digital Technologies, Inc. Refreshing non-volatile semiconductor memory by reading without rewriting
US9753847B2 (en) 2009-10-27 2017-09-05 Western Digital Technologies, Inc. Non-volatile semiconductor memory segregating sequential, random, and system data to reduce garbage collection for page based mapping
US8261012B2 (en) 2009-10-30 2012-09-04 Western Digital Technologies, Inc. Non-volatile semiconductor memory comprising power fail circuitry for flushing write data in response to a power fail signal
US8135903B1 (en) 2009-10-30 2012-03-13 Western Digital Technologies, Inc. Non-volatile semiconductor memory compressing data to improve performance
US8397107B1 (en) 2009-12-11 2013-03-12 Western Digital Technologies, Inc. Data storage device employing data path protection using both LBA and PBA
US8443167B1 (en) 2009-12-16 2013-05-14 Western Digital Technologies, Inc. Data storage device employing a run-length mapping table and a single address mapping table
US8144512B2 (en) * 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8316176B1 (en) 2010-02-17 2012-11-20 Western Digital Technologies, Inc. Non-volatile semiconductor memory segregating sequential data during garbage collection to reduce write amplification
US8407449B1 (en) 2010-02-26 2013-03-26 Western Digital Technologies, Inc. Non-volatile semiconductor memory storing an inverse map for rebuilding a translation table
US8725931B1 (en) 2010-03-26 2014-05-13 Western Digital Technologies, Inc. System and method for managing the execution of memory commands in a solid-state memory
US8713066B1 (en) 2010-03-29 2014-04-29 Western Digital Technologies, Inc. Managing wear leveling and garbage collection operations in a solid-state memory using linked lists
US8782327B1 (en) 2010-05-11 2014-07-15 Western Digital Technologies, Inc. System and method for managing execution of internal commands and host commands in a solid-state memory
US9026716B2 (en) 2010-05-12 2015-05-05 Western Digital Technologies, Inc. System and method for managing garbage collection in solid-state memory
US8341339B1 (en) 2010-06-14 2012-12-25 Western Digital Technologies, Inc. Hybrid drive garbage collecting a non-volatile semiconductor memory by migrating valid data to a disk
US8612669B1 (en) 2010-06-28 2013-12-17 Western Digital Technologies, Inc. System and method for performing data retention in solid-state memory using copy commands and validity and usage data
US8447920B1 (en) 2010-06-29 2013-05-21 Western Digital Technologies, Inc. System and method for managing data access in non-volatile memory
US8521972B1 (en) 2010-06-30 2013-08-27 Western Digital Technologies, Inc. System and method for optimizing garbage collection in data storage
US8639872B1 (en) 2010-08-13 2014-01-28 Western Digital Technologies, Inc. Hybrid drive comprising write cache spanning non-volatile semiconductor memory and disk
US8775720B1 (en) 2010-08-31 2014-07-08 Western Digital Technologies, Inc. Hybrid drive balancing execution times for non-volatile semiconductor memory and disk
US8638602B1 (en) 2010-09-10 2014-01-28 Western Digital Technologies, Inc. Background selection of voltage reference values for performing memory read operations
US8769190B1 (en) 2010-09-15 2014-07-01 Western Digital Technologies, Inc. System and method for reducing contentions in solid-state memory access
US8788779B1 (en) 2010-09-17 2014-07-22 Western Digital Technologies, Inc. Non-volatile storage subsystem with energy-based performance throttling
US8612804B1 (en) 2010-09-30 2013-12-17 Western Digital Technologies, Inc. System and method for improving wear-leveling performance in solid-state memory
US8601313B1 (en) 2010-12-13 2013-12-03 Western Digital Technologies, Inc. System and method for a data reliability scheme in a solid state memory
US8615681B2 (en) 2010-12-14 2013-12-24 Western Digital Technologies, Inc. System and method for maintaining a data redundancy scheme in a solid state memory in the event of a power loss
US8601311B2 (en) 2010-12-14 2013-12-03 Western Digital Technologies, Inc. System and method for using over-provisioned data capacity to maintain a data redundancy scheme in a solid state memory
US8458435B1 (en) 2010-12-20 2013-06-04 Western Digital Technologies, Inc. Sequential write thread detection
US8392635B2 (en) 2010-12-22 2013-03-05 Western Digital Technologies, Inc. Selectively enabling a host transfer interrupt
US20120167100A1 (en) 2010-12-23 2012-06-28 Yan Li Manual suspend and resume for non-volatile memory
US8683113B2 (en) 2011-02-04 2014-03-25 Western Digital Technologies, Inc. Concurrently searching multiple devices of a non-volatile semiconductor memory
US8700950B1 (en) 2011-02-11 2014-04-15 Western Digital Technologies, Inc. System and method for data error recovery in a solid state subsystem
US8700951B1 (en) 2011-03-09 2014-04-15 Western Digital Technologies, Inc. System and method for improving a data redundancy scheme in a solid state subsystem with additional metadata
US8769232B2 (en) 2011-04-06 2014-07-01 Western Digital Technologies, Inc. Non-volatile semiconductor memory module enabling out of order host command chunk media access
US8751728B1 (en) 2011-04-29 2014-06-10 Western Digital Technologies, Inc. Storage system bus transfer optimization
US8862804B2 (en) 2011-04-29 2014-10-14 Western Digital Technologies, Inc. System and method for improved parity determination within a data redundancy scheme in a solid state memory
US9021178B2 (en) 2011-05-02 2015-04-28 Western Digital Technologies, Inc. High performance path for command processing
US8503237B1 (en) 2011-05-18 2013-08-06 Western Digital Technologies, Inc. System and method for data recovery in a solid state storage device
US8793429B1 (en) 2011-06-03 2014-07-29 Western Digital Technologies, Inc. Solid-state drive with reduced power up time
US8719531B2 (en) 2011-06-14 2014-05-06 Western Digital Technologies, Inc. System and method for performing data retention that incorporates environmental conditions
US8432740B2 (en) * 2011-07-21 2013-04-30 Sandisk Technologies Inc. Program algorithm with staircase waveform decomposed into multiple passes
US8423722B1 (en) 2011-08-26 2013-04-16 Western Digital Technologies, Inc. System and method for high performance command processing in solid state drives
US8700834B2 (en) 2011-09-06 2014-04-15 Western Digital Technologies, Inc. Systems and methods for an enhanced controller architecture in data storage systems
US8707104B1 (en) 2011-09-06 2014-04-22 Western Digital Technologies, Inc. Systems and methods for error injection in data storage systems
US8713357B1 (en) 2011-09-06 2014-04-29 Western Digital Technologies, Inc. Systems and methods for detailed error reporting in data storage systems
US8977803B2 (en) 2011-11-21 2015-03-10 Western Digital Technologies, Inc. Disk drive data caching using a multi-tiered memory
US8724422B1 (en) 2012-02-29 2014-05-13 Western Digital Technologies, Inc. System and method for charging back-up charge storage element for data storage device using spindle phase switching elements
US9003224B2 (en) 2012-04-25 2015-04-07 Western Digital Technologies, Inc. Managing unreliable memory in data storage systems
US8788778B1 (en) 2012-06-04 2014-07-22 Western Digital Technologies, Inc. Garbage collection based on the inactivity level of stored data
US8966343B2 (en) 2012-08-21 2015-02-24 Western Digital Technologies, Inc. Solid-state drive retention monitor using reference blocks
US8788880B1 (en) 2012-08-22 2014-07-22 Western Digital Technologies, Inc. Efficient retry mechanism for solid-state memory failures
US9268682B2 (en) 2012-10-05 2016-02-23 Skyera, Llc Methods, devices and systems for physical-to-logical mapping in solid state drives
US8972826B2 (en) 2012-10-24 2015-03-03 Western Digital Technologies, Inc. Adaptive error correction codes for data storage systems
US9177638B2 (en) 2012-11-13 2015-11-03 Western Digital Technologies, Inc. Methods and devices for avoiding lower page corruption in data storage devices
US8954694B2 (en) 2012-11-15 2015-02-10 Western Digital Technologies, Inc. Methods, data storage devices and systems for fragmented firmware table rebuild in a solid state drive
US9021339B2 (en) 2012-11-29 2015-04-28 Western Digital Technologies, Inc. Data reliability schemes for data storage systems
US9059736B2 (en) 2012-12-03 2015-06-16 Western Digital Technologies, Inc. Methods, solid state drive controllers and data storage devices having a runtime variable raid protection scheme
US20140223255A1 (en) 2012-12-18 2014-08-07 Western Digital Technologies, Inc. Decoder having early decoding termination detection
US9430376B2 (en) 2012-12-26 2016-08-30 Western Digital Technologies, Inc. Priority-based garbage collection for data storage systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102918599A (zh) * 2009-12-18 2013-02-06 桑迪士克科技股份有限公司 具有基本程序序列和写中止检测的非易失性存储器和方法

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