CN101796498B - 存储器系统 - Google Patents

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Abstract

在闪速-EEPROM非易失性存储器中提供一种存储器系统，其可通过少量的冗余位有效消除大量的缺陷位。根据本发明实施例的一种存储器系统包括：闪速-EEPROM存储器，其中排列有多个存储器单元，其具有浮动栅极或电荷捕获层并且能够电擦除和写入数据；控制电路，其控制高速缓冲存储器和所述闪速-EEPROM存储器；以及接口电路，其与外部通信，其中在所述闪速-EEPROM存储器的存储区中存储多个组数据和多个标志数据，所述多个标志数据用于存储对于各个组数据的所有位的倒置的存在。

Description

存储器系统
技术领域
本发明涉及存储器系统。 
背景技术
近来，半导体存储器已经广泛地用于大型计算机，以及个人计算机、消费者电子产品、移动电话等的主存储器。 
其中，由NAND-闪速存储器代表的闪速-EEPROM(电可擦除可编程只读存储器)非易失性存储器在市场中处于最快的发展，并且各种存储器卡(SD卡、MMC卡、MS卡、和CF卡)被用作存储图像、移动图片、语音和游戏信息的介质，用作数码照相机、数码摄像机、音乐设备(例如MP3)和移动PC(个人计算机)的存储介质，以及用作数字电视的存储介质。 
如果可实现几百亿字节的NAND-闪速存储器，则其可用作PC应用的HDD(硬盘驱动器)的替代。此外，USB(通用串行总线)兼容卡被广泛地用作PC的存储介质。 
在闪速-EEPROM非易失性存储器中主要存在NOR类型和NAND类型。NOR类型的特征在于高速读取和大约1013的读取次数，并且被用作便携式设备的命令代码存储器；然而，写执行带宽较小，因此不适于文件记录。 
另一方面，NAND类型能够被高度集成。尽管访问时间减慢至25微秒，但能够实现突发读取操作并具有高执行带宽。对于写入，尽管编程时间是200微秒，并且擦除时间减慢至1毫秒，但是每次可被编程或擦除的位数较大。由于可通过突发操作提取写入数据并且每次可编程许多位，所 以这是具有高执行带宽的存储器。 
因此，NAND类型已经用在存储器卡、USB存储器中，以及近来用在移动电话的存储器中。此外，可期望将其用作PC应用的HDD的替代。 
在对于存储器单元执行数据擦除/写入时由于对元件施加应力而损坏闪速-EEPROM非易失性存储器。因此，存在这样的问题，数据擦除/写入的次数(运行寿命)受限(例如，见专利文献1)。 
根据专利文献1中公开的存储器管理方法，存储数据和倒置标志，其中数据被划分为块，倒置标志用于指示是否对每个块倒置数据位，并且当要写入数据的块的倒置标志指示该位被倒置时，设置指示出位没有被倒置的倒置标志以写入数据。 
另一方面，当要写入数据的块的倒置标志指示该位没有被倒置时，设置指示出该位被倒置的倒置标志以写入位倒置的数据。 
在NAND-闪速存储器代表的闪速-EEPROM非易失性存储器中，单元的小型化和在一个单元中存储许多条信息的多值化已经得到发展，以实现大容量。 
当单元被小型化时，隧道氧化物变薄。因此，由于编程/擦除的重复使得隧道氧化物恶化，并且注入的电子可离开隧道氧化物，从而生成缺陷位。 
此外，由于单元的多值化，用于确定单元晶体管的阈值的注入电子的漏失量的范围变窄，从而引起增加缺陷位的问题。 
结果，冗余位的数目大量增加以校正缺陷位，此外存在这样的严重问题，用于ECC(错误检查和校正)的时间、逻辑门的数目、和用于校正的功耗大大增加。 
然而，在专利文献1中公开的存储器系统用于防止由于数据擦除/写入的损坏集中在特定存储器单元，从而延伸运行寿命。因此，它对于在存储数据期间电荷泄露以引起数据歪曲的缺陷存储器单元没有影响，并且不能够消除缺陷位。 
专利文献1：日本专利申请特开No.H11-25002 
本发明的目的在于提供一种存储器系统，其可在闪速-EEPROM非易 失性存储器中通过较少数目的冗余位有效地消除较大数目的缺陷位。 
发明内容
根据本发明实施例的一种存储器系统，包括：闪速-EEPROM存储器，其中排列有多个存储器单元，其具有浮动栅极或电荷捕获层并且能够电擦除和写入数据；控制电路，其控制高速缓冲存储器和所述闪速-EEPROM存储器；以及接口电路，其与外部通信，其中在所述闪速-EEPROM存储器的存储区中存储多个组数据和多个标志数据，所述多个标志数据用于存储对于各个组数据的所有位的倒置的存在。 
附图说明
图1-1至1-5是根据本发明第一实施例在存储器系统中的数据处理的实例。 
图2是根据第一实施例在存储器系统中的处理的流程图。 
图3是根据第一实施例在存储器系统中的处理的流程图。 
图4示出根据第一实施例的存储器系统的配置实例和效果。 
图5是根据第一实施例的存储器系统的框图。 
图6-1至6-3是根据本发明第二实施例在存储器系统中的数据处理的实例。 
图7是根据第二实施例在存储器系统中的处理的流程图。 
图8-1至8-5是根据本发明第三实施例在存储器系统中的数据处理的实例。 
图9-1至9-3是根据本发明第四实施例在存储器系统中的数据处理的实例。 
图10示出根据本发明实施例的4值NAND单元的阈值Vt的分布及其行为。 
图11是根据实施例的4值NAND单元中的缺陷的实例。 
图12是根据实施例的NAND-闪速的配置实例。 
图13是根据实施例的NAND-闪速阵列的配置实例。 
图14是根据实施例的非易失性铁电存储器的实例。 
具体实施方式
在解释实施例之前，参照图10至13说明NAND类型闪速-EEPROM的特征。 
图12(a)至12(c)是NAND类型闪速-EEPROM的存储器单元结构的实例，其中图12(a)是单元块的平面布局，图12(b)是其截面图，图12(c)示出其等效电路。 
因为存储器单元排列为一个单元位于字线和位线的一个交叉点处，所以该存储器单元适于高度集成。因此，如图12(c)所示，将浮动栅极类型的晶体管串行连接，并且将选择晶体管SSL和GSL分别排列在位线BL和源线SL的相反端。 
图13示出存储器单元阵列的配置。 
从位方向观察，用于执行一次擦除的单位是图13中的存储器单元块的单位，从字方向观察，是一个整体Mat。容量是大约512千字节，即擦除的一个单位，并且被称为块。 
编程的单位是在擦除块中的一个字线，并且用于每第二个位线(偶BL或奇BL)。 
此外，在4值的NAND-闪速中，在编程的单位中，将高位和低位的两位信息存储在每个单元中。 
这称为页，并且在这个实例中，一个页是4千字节。在整个块中，当串行连接单元的数目为32时，4kB×(高位或低位)×(偶BL或奇BL)×32＝512kB。 
在这个配置中，如果对于块执行擦除，则高位或低位的阈值降低，即分别变为“1”数据。 
图10示出在高位或低位中对数据编程的4值的阈值分布。 
作为针对各4值阈值分布的“1”和“0”数据的分配，图10(b)至 图10(e)中所示的四个类型是可能的，并且在说明书中，说明图10(d)的配置。 
当重复数据写入/擦除时，发生图12(b)所示的浮动栅极类型晶体管的隧道氧化物的恶化。由于电子的注入而增加的阈值电压随着电子的漏失而改变，而不管所写入的数据。因此，数据被破坏。 
例如，在图10(d)的情况下，因为阈值状态从C改变至B，所以高位中的数据从“1”被歪曲为“0”。 
此外，阈值状态随后从B改变至C，因此低位中的数据从“0”被歪曲为“1”。 
因为电子的注入量较小并且电场较小，所以阈值状态从A到E的改变几乎不会发生。 
图11是在图10(d)的情况下的缺陷位的出现实例。 
每行指示每页，其中对于不同的字线WL0和WL1，存在高位或低位的、奇BL和偶BL的4页。 
每列指示页中的4千字节写入数据(N0至4kB-1)，以及用于写入数据的ECC校正的160字节冗余位(E0至E160B-1)。 
在重复写入/擦除之后，如果数据没有被处理，则在高位中，数据从1被歪曲至0，并且在低位中，数据从0被歪曲至1。 
以下将参照附图说明本发明的实施例。 
[实施例] 
图1-1至1-5是根据本发明第一实施例在存储器系统中的数据处理的实例。在这个实施例中，假设图10(d)的情况。然而，该实施例可容易地应用于图10中的其他情况以及8值的NAND或16值的NAND情况。 
每行指示每页，其中仅示出字线WL0和WL1的实例。对于不同的字线WL0和WL1，存在高位(奇BL)、高位(偶BL)、低位(奇BL)、和低位(偶BL)的4页。 
在每列中，64单元(R0)至64单元(R511)和(N0至4kB-1)是组数据，其中将正常的4千字节单元分组在64位的单位中。 
ECC 64单元(RE0至RE19)是用于消除正常4千字节的缺陷单元的冗余位，并指示160字节单元，并且将该组数据中的冗余位也分组为64位的单位。 
R512单元(R0至R511)指示512位标志数据，并且对于512组数据中的每个提供1位标志。 
在用于ECC的R20单元(RE0至RE19)中，对于20组数据的每个冗余位提供1位标志数据。 
用于R单元的ECC(ER0至ER19)是用于ECC消除其中存储倒置标志数据的用于ECC的R20单元(RE0至RE19)以及R512单元(R0至R511)的缺陷的冗余位。 
图1-1指示这样的情况，在对于第一块执行编程之后，高位数据从1被歪曲为0，低位数据从0被歪曲为1，并且如图10(d)中所示保持数据。 
图1-2指示这样的情况，将数据从NAND-闪存读取，并读出到存储器系统的外部，或写入另一块中，或者替换来自外部的数据的一部分或全部并将其写入另一块中，并且通过改变地址位置将原始块登记为空块，以减少疲劳。 
对于空块，首先，如图10(d)所示写入容易被歪曲的数据，使得高位为1，低位为0。 
其次，在原始数据(图1-1中的数据)被读取并经受ECC校正之后，对于执行ECC校正的位位置，当其为高位时写入0，或者当其为低位时写入1，这样不容易被歪曲。 
图1-3指示这样的情况，将原始块登记为空块，并且在一定时间内不处理。 
在这种情况下，经受ECC校正的位处于几乎不会改变的方向，因此保持不变。然而，在其他数据中，在具有负数据保留特征的单元中(其中由于没有被处理使得注入电子漏失以减少阈值电压)，当其为高位时，数据从1被歪曲为0，当其为低位时，数据从0被歪曲为1。 
结果，在高位的情况下，可将之前引起ECC缺陷的单元和作为空块 没有被处理以引起缺陷的单元识别为0，或者在低位的情况下识别为1。 
图1-4指示将块从空块登记为任意地址块，并且在该块中写入新的位信息的全部或一部分时的块更新数据的实例。 
数据已经生成对于组数据的冗余位的ECC奇偶校验位。 
图1-5指示在块中写入图1-4中的更新数据时的数据配置。 
在图1-3中，对于由于数据保留而引起恶化的位以及由ECC检测出错误的位，防止了数据歪曲。对于在图1-3的高位中识别为缺陷单元并且变为0数据的位位置，如果在图1-4中的相应位置处的位为0，这样几乎不会被歪曲，则将该单元保持不变。如果该位为1，这样容易被歪曲，则倒置数据组的所有写入位，以将相应组数据的标志改变为0，用于存储该数据被倒置。 
类似地，对于在图1-3的低位中识别为缺陷单元并且变为1数据的位位置，如果在图1-4中的相应位置处的位为1，这样几乎不会被歪曲，则将该单元保持不变。如果该位为0，这样容易被歪曲，则倒置数据组的所有写入位，以将相应组数据的标志改变为0，用于存储该数据被倒置。 
同样对于组数据的冗余位执行这个处理。最后，对于标志数据生成奇偶校验位，并且在NAND-闪存(图1-5中的块)中写入不同的组数据、组数据的冗余位、标志数据、和标志数据的冗余位作为更新数据。 
在该实施例中，即使非常精细地划分了组数据，对于每个组也仅需要1位标志数据。因此，相比于ECC、冗余等，消除效率很高。 
也就是说，可通过较少数目的冗余位消除较大数目的缺陷位。由于标志数据具有较小容量，所以即使安装强ECC以大量抑制错误的出现，也可降低开销。 
接下来考虑这样的情况，读取图1-5中的写入数据以生成空块，并且更新该数据以生成另一块。 
根据图1-5中的数据，首先对于标志数据执行ECC校正。然后，与标志数据相应地执行组数据的倒置。最后，通过对于组数据执行ECC校正，完成写入数据的读取。 
此时，如果存储了ECC校正位，则发展到图1-2的状态是可能的。随后的处理与上述相同。 
在该实施例中，通过组合标志数据的倒置和ECC，可消除由于注入电子的漏失引起的阈值电压Vt的降低以及例如干扰的其他缺陷。 
在如该实施例中将各个组数据设置为大约64位时，双故障的概率变得很小。即使出现双故障，也可通过ECC来消除。 
根据该实施例，即使在块中写入数据，或该块为空，也可通过少量标志数据检测到原始数据中容易恶化的位，并且可防止接下来要写入的数据出现故障。 
图2是根据第一实施例在存储器系统中的处理的流程图，这是在从NAND-闪存读出数据，并且读出到存储器的外部，或写入在另一块中，并且将从中读出数据的块登记为空块时的流程图。图3是根据第一实施例在存储器系统中的处理的流程图，这是在空块中写入数据时的流程图。 
在图2和3中所示的存储器系统的处理流程中，基本上将图1-1至1-5中所示的操作概括并示出为流程图，并且可预期与图1-1至1-5中的相同效果。 
RevGroupData、RevGroupData的冗余位、RevFlagData、和RevFlagData的冗余位分别指示组数据、组数据的ECC校正的冗余位、标志数据、以及标志数据的ECC校正的冗余位。 
可以在控制器端上提供用于存储不同RevGroupData的ECC校正的位位置的存储器，并且可将其写入另一NAND块中。 
作为防止瞬间停止的措施，期望在高速非易失性铁电存储器中存储该存储器。 
作为非易失性铁电存储器，可使用图14(a)中所示的传统铁电存储器、图14(b)中示出的可执行更高速操作的串联TC单位类型铁电RAM、或图14(c)中所示的阶梯铁电存储器。 
在日本专利申请特开No.H10-255483、日本专利申请特开No.H11-177036、和日本专利申请特开No.2000-22010的先前申请中公开了图14(b)中示出的串联TC单位类型铁电RAM。 
在日本专利申请特开No.2005-209324的先前申请中公开了图14(c)中所示的阶梯铁电存储器。 
可使用MRAM(磁随机存取存储器)代替铁电存储器。 
图4是根据第一实施例的存储器系统的配置实例。为了存储4千字节数据，根据ECC通过20位冗余数据仅可执行64位校正，并且根据冗余通过64字节冗余数据仅可执行0.016字节校正。然而，在该实施例中，通过与ECC相同等级的128字节冗余数据可消除1024位数据的歪曲。因此，可以说，可实现一位数或更多位数的消除效率。 
图5是根据第一实施例的存储器系统的框图。该存储器系统包括NAND-闪存501、控制器502、以及与外部执行通信的接口电路513。 
除了高速缓存503(非易失性或易失性)和控制MPU 504之外，控制器502还包括RevFlagData ECC校正电路505、RevGroupData ECC校正电路506、RevGroupData倒置电路507、RevGroupData ECC校正位存储装置存储器508、用于RevGroupData及其ECC冗余位的倒置电路509、RevGroupData冗余位生成电路510、RevFlagData冗余位生成电路511、和RevFlagData存储器512。 
RevGroupData ECC校正位存储装置存储器508和RevFlagData存储器512可以是非易失性铁电随机存取存储器(FeRAM)，或者可以存储在NAND的另一块中；然而，期望该存储器是非易失性的。 
图6-1至6-3是根据本发明第二实施例在存储器系统中的数据处理的实例。图7是根据第二实施例在存储器系统中的处理的流程图，并且这是在从NAND-闪存读取数据，并读出到存储器系统的外部，或写入来自高速缓存503的数据时的流程图。 
第二实施例与图1至3所示的第一实施例的不同点在于，将数据写入相同的块，而非空块中。即，与第一实施例不同的是，指定写入数据的块的ECC校正位置(图6-1)，将组数据进行倒置，使得数据处于这样的方向上，即在更新数据中的相同位置处的数据(图6-2)不引起任何的缺陷， 并且将倒置的数据写入标志数据(图6-3)。 
在多值化的配置中，做出与图10(d)中相同的假设。还可以容易地实现除了图10(d)之外的配置。从防止ECC缺陷和位歪曲的角度，存在与图1-1至3相同的效果。同样在这种情况下，可通过图5中所示的电路实现这些效果。 
图8-1至8-5是根据本发明第三实施例在存储器系统中的数据处理的实例，图9-1至9-3是根据本发明第四实施例在存储器系统中的数据处理的实例。 
在第三和第四实施例中，与图1-1至1-5和图6-1至6-3不同的特征在于，如在组数据中一样，标志数据具有用于其的另一标志数据(用于R单元的Rev)，使得可消除在空块中发生位歪曲或发生ECC缺陷的标志数据，以防止数据的歪曲。 
除了以上特征之外，图8-1至8-5与图1-1至1-5基本相同，图9-1至9-3与图6-1至6-3基本相同。因此，这些实施例可实现与图1-1至1-5和图6-1至6-3所示的相同的效果。 
如上所述，根据本发明的各个实施例，可获得这样的存储器系统，即，当在闪速-EEPROM非易失性存储器中通过小型化和多值化来实现几千兆到几万兆位的大容量时，可通过少量的冗余位有效消除大量的缺陷位，在NAND-闪速存储器代表的闪速-EEPROM非易失性存储器中具有这样的问题，由于在写入/擦除之后未处理数据而使得缺陷位大量增加，从而增加了ECC校正的冗余位的大小，使得ECC校正时间变得极长，并且经受初始筛选的冗余区域变得极大。 
根据本发明，在闪速-EEPROM非易失性存储器中，可获得这样的存储器系统，其通过少量冗余位可有效地消除大量缺陷位。 
对于本领域普通技术人员可容易获得其他优点和修改。因此，本发明在其更广泛的方面不限于这里所示和所述的特定细节和代表性实施例。由此，可以在不脱离由所附权利要求及其等同物限定的一般发明概念的精神和范围的情况下，进行各种修改。 
工业实用性 
如上所述，根据本发明的存储器系统适用于闪速-EEPROM非易失性存储器，特别地适用于NAND-闪速存储器。 

Claims (12)

1.一种存储器系统，包括：
闪速-EEPROM存储器，其中排列有多个存储器单元，所述存储器单元具有浮动栅极或电荷捕获层并且能够电擦除和写入数据；
控制电路，其控制高速缓冲存储器和所述闪速-EEPROM存储器；以及
接口电路，其与外部通信，其中
在所述闪速-EEPROM存储器的存储区中存储多个组数据和多个标志数据，所述多个标志数据用于存储对于各个组数据的所有位的倒置的存在，其中
在所述多个组数据中，对于原始写入数据中的ECC校正位，所述控制电路在数据保留中阈值电压降低的方向写入数据，对于未ECC校正的其他位，所述控制电路在数据保留中阈值电压增加的方向写入数据，或者，对于所有位、对于所述闪速-EEPROM存储器的存储区的登记为空块的块，所述控制电路在数据保留中阈值电压增加的方向写入数据，
当指示出相对于原始写入数据倒置了相应的原始标志数据时，倒置相应的组数据，并且对于该组数据执行ECC校正，并且当新写入数据是在ECC校正位位置处在数据保留中阈值电压增加的方向中时，对于闪速-EEPROM存储器的存储区的执行旧数据的读取和新数据的写入的块，分别在闪速-EEPROM存储器的存储区中的相应组数据和标志数据中写入其中相应的组数据的所有位被倒置的数据以及用于存储指示出相应标志数据的倒置的信息的数据。
2.如权利要求1所述的存储器系统，其中在各个组数据中，在指示出原始写入数据的读取阈值电压降低的方向中的数据的位位置处，如果新写入数据是在数据保留中阈值电压增加的方向中，则倒置组数据的所有位，并相对于相应的标志数据存储指示出倒置的信息，用于相对于闪速-EEPROM存储器的存储区的空块进行新数据的块写入。
3.如权利要求2所述的存储器系统，其中对于在闪速-EEPROM存储器的存储区的新数据的写入块中的数据读取，当在各个组数据中倒置相应的标志数据时，将其中组数据的所有位被倒置的数据指定为读取数据。
4.如权利要求1所述的存储器系统，其中所述控制电路包括在其中存储ECC校正位位置的非易失性铁电存储器。
5.如权利要求2所述的存储器系统，其中当指示出相对于原始写入数据倒置了相应的原始标志数据时，倒置相应的组数据，并且对于该组数据执行ECC校正，并且当新写入数据是在ECC校正位位置处在数据保留中阈值电压增加的方向中时，对于闪速-EEPROM存储器的存储区的执行旧数据的读取和新数据的写入的块，分别在闪速-EEPROM存储器的存储区中的相应组数据和标志数据中写入其中相应的组数据的所有位被倒置的数据以及用于存储指示出相应标志数据的倒置的信息的数据。
6.如权利要求2所述的存储器系统，其中所述组数据包括用于ECC校正的组数据的冗余位，并且所述标志数据包括用于ECC校正的标志数据的冗余位。
7.如权利要求2所述的存储器系统，其中所述标志数据包括用于存储在各个标志数据中的所有位的倒置的存在的标志数据的标志数据。
8.如权利要求2所述的存储器系统，其中所述控制电路包括在其中存储位位置的非易失性铁电存储器，其指示原始写入数据的读取阈值电压降低的方向。
9.如权利要求1所述的存储器系统，其中所述组数据包括用于ECC校正的组数据的冗余位，并且所述标志数据包括用于ECC校正的标志数据的冗余位。
10.如权利要求1所述的存储器系统，其中所述标志数据包括用于存储在各个标志数据中的所有位的倒置的存在的标志数据的标志数据。
11.如权利要求5所述的存储器系统，其中所述组数据包括用于ECC校正的组数据的冗余位，并且所述标志数据包括用于ECC校正的标志数据的冗余位。
12.如权利要求5所述的存储器系统，其中所述标志数据包括用于存储在各个标志数据中的所有位的倒置的存在的标志数据的标志数据。
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