KR20100034041A - 메모리 시스템 - Google Patents

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KR20100034041A
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가부시끼가이샤 도시바
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Abstract

다수의 불량 비트를 소수의 용장 비트로 효율적으로 구제할 수 있는 메모리 시스템이 플래시-EEPROM 비휘발성 메모리에 제공된다. 본 발명의 실시예에 따른 메모리 시스템은, 플로팅 게이트 또는 전하 트랩층을 갖고, 데이터를 전기적으로 소거하고 기록할 수 있는 복수의 메모리 셀들이 배치되는 플래시-EEPROM 메모리; 캐시 메모리와 상기 플래시-EEPROM 메모리를 제어하는 제어 회로; 및 외부와 통신하는 인터페이스 회로를 구비하고, 상기 플래시-EEPROM 메모리의 메모리 영역에는, 복수의 그룹 데이터와, 각 그룹 데이터의 전체 비트의 반전의 존재를 기억하기 위한 복수의 플래그 데이터가 기억된다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것이다.
최근, 반도체 메모리는, 퍼스널 컴퓨터, 가전 제품, 휴대 전화 등은 물론, 대형 컴퓨터의 주 기억장치용으로 널리 이용되어 왔다.
이들 중, 시장에서 가장 빠르게 성장하고 있는 것은 NAND-플래시 메모리로 대표되는 플래시-EEPROM(Electrically Erasable and Programmable Read Only Memory) 비휘발성 메모리이며, 각종 메모리 카드(SD 카드, MMC 카드, MS 카드, 및 CF 카드)가, 화상, 동화상, 음성, 게임의 정보를 기억하는 매체로서, 디지털 카메라, 디지털 비디오, MP3 등의 음악 기기, 모바일 PC(Personal Computer) 등의 기억 매체로서, 그리고 디지털 TV용 기억 매체로서 사용되고 있다.
수십 기가바이트의 NAND-플래시 메모리가 실현될 수 있으면, PC 용도의 HDD(Hard Disk Drive)의 대체로서 사용될 수 있다. 또한, USB(Universal Serial Buss) 대응의 카드도 PC의 기억 매체로서 널리 사용되고 있다.
플래시-EEPROM 비휘발성 메모리에는 주로 NOR형과 NAND형이 있다. NOR형은 고속 판독 및 약 1013 의 판독 횟수를 특징으로 하여, 휴대 기기의 명령 코드 기억장치로서 사용되나, 기록의 실효 대역폭이 작고, 따라서 파일 기록에 적합하지 않다.
한편, NAND형은 고집적화가 가능하다. 액세스 시간이 25 마이크로초로 느려도, 이 NAND형은 버스트 판독 동작이 가능하고, 높은 실효 대역폭을 갖는다. 기록에 대하여, 프로그램 시간이 200 마이크로초이고, 소거(erase) 시간이 1 밀리초로 느려도, 한번에 프로그램되거나 소거될 수 있는 비트수가 많다. 버스트 동작에 의하여 기록 데이터가 페치(fetch)될 수 있고, 한번에 많은 비트가 프로그램될 수 있기 때문에, 이것은 높은 실효 대역폭을 갖는 메모리이다.
따라서, NAND형이 메모리 카드, USB 메모리, 및 최근에는 휴대 전화용 메모리에서 사용되어 왔다. 또한, PC 용도의 HDD의 대체로서 사용되는 것을 기대할 수 있다.
플래시-EEPROM 비휘발성 메모리는, 소자에의 스트레스의 인가로 인하여, 메모리 셀에 관하여 데이터의 소거/기록을 할 때 손상된다. 따라서, 데이터의 소거/기록 횟수(수명)가 제한된다고 하는 문제점이 있다(예컨대, 특허 문헌 1 참조).
특허 문헌 1에 개시된 메모리 관리 방법에 따르면, 블록들로 분할된 데이터와, 각 블록마다 데이터 비트가 반전되는 지의 여부를 나타내는 반전 플래그가 기억되고, 데이터가 기록되어야 할 블록의 반전 플래그가, 비트가 반전되어 있다는 것을 나타낼 때, 비트가 반전되어 있지 않다는 것을 나타내는 반전 플래그가 설정되어 데이터를 기록한다.
한편, 데이터가 기록되어야 하는 블록의 반전 플래그가, 비트가 반전되어 있지 않다는 것을 나타낼 때, 비트가 반전되어 있다는 것을 나타내는 반전 플래그가 설정되어 비트 반전된 데이터를 기록한다.
NAND-플래시 메모리로 대표되는 플래시-EEPROM 비휘발성 메모리에서, 대용량을 달성하기 위하여, 셀의 미세화 및 하나의 셀에 다수의 정보를 기억하는 다치화(multivaluing)가 진행되어 왔다.
셀이 미세화되면, 터널 산화물이 얇아진다. 따라서, 터널 산화물은 프로그램/소거의 반복에 의해 열화하여, 주입된 전자가 터널 산화물로부터 빠져 나와, 불량 비트가 발생하게 된다.
또한, 셀의 다치화에 의해, 셀 트랜지스터의 임계값을 결정하는 주입된 전자가 빠져 나가는 양의 범위가 좁으므로, 불량 비트가 증가한다는 문제가 생긴다.
그 결과, 불량 비트를 정정하기 위하여 용장 비트수가 대폭 증가하고, 또한 ECC(Error Checking and Correction)의 시간, 논리 게이트수, 및 정정을 위한 소비 전력이 크게 증가한다는 심각한 문제가 있다.
그러나, 특허 문헌 1에 개시된 메모리 시스템은, 특정한 메모리 셀에 데이터 소거/기록으로 인한 손상이 집중되는 것을 방지하여 수명을 연장시키기 위한 것이다. 따라서, 데이터를 기억하고 있는 동안 전하가 누설하여 데이터의 왜곡(garbling)을 유발하는 불량 메모리 셀에 관해서는 아무런 효과가 없어, 불량 비트가 구제될 수 없다.
[특허문헌1]일본특허공개공보제H11-25002호
본 발명의 목적은, 플래시-EEPROM 비휘발성 메모리에서, 다수의 불량 비트를 소수의 용장 비트로 효율적으로 구제할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 실시예에 따른 메모리 시스템은, 플로팅 게이트 또는 전하 트랩층을 갖고, 데이터를 전기적으로 소거하고 기록할 수 있는 복수의 메모리 셀이 배열되는 플래시-EEPROM 메모리; 캐시 메모리와 플래시-EEPROM 메모리를 제어하는 제어 회로; 및 외부와 통신하는 인터페이스 회로를 구비하고, 상기 플래시-EEPROM 메모리의 메모리 영역에, 복수의 그룹 데이터와, 각 그룹 데이터의 전체 비트의 반전의 존재를 기억하는 복수의 플래그 데이터가 기억된다.
본 발명에 따르면, 플래시-EEPROM 비휘발성 메모리에서, 다수의 불량 비트를 소수의 용장 비트로 효율적으로 구제할 수 있는 메모리 시스템를 얻을 수 있다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 메모리 시스템의 데이터 처리예이다.
도 2는 제1 실시예에 따른 메모리 시스템의 처리 흐름도이다.
도 3은 제1 실시예에 따른 메모리 시스템의 처리 흐름도이다.
도 4는 제1 실시예에 따른 메모리 시스템의 구성예와 효과를 도시한다.
도 5는 제1 실시예에 따른 메모리 시스템의 블록도이다.
도 6a 내지 도 6c는 본 발명의 제2 실시예에 따른 메모리 시스템의 데이터 처리의 예이다.
도 7은 제2 실시예에 따른 메모리 시스템의 처리 흐름도이다.
도 8a 내지 도 8e는 본 발명의 제3 실시예에 따른 메모리 시스템의 데이터 처리예이다.
도 9a 내지 도 9c는 본 발명의 제4 실시예에 따른 메모리 시스템의 데이터 처리예이다.
도 10은 본 발명의 실시예에 따른 4값 NAND 셀의 임계값(Vt)의 분포와 그 행동을 도시한다.
도 11은 본 실시예에 따른 4값 NAND 셀의 불량예이다.
도 12는 본 실시예에 따른 NAND-플래시의 구성예이다.
도 13은 본 실시예에 따른 NAND-플래시 어레이의 구성예이다.
도 14는 본 실시예에 따른 비휘발성 강유전체 메모리의 예이다.
실시예의 설명에 앞서, NAND형 플래시-EEPROM의 특징을 도 10 내지 도 13을 참조하여 설명한다.
도 12의 (a) 내지 도 12의 (c)는 NAND형 플래시-EEPROM의 메모리 셀 구조의 예이며, 도 12의 (a)는 셀 블록의 평면 레이아웃이고, 도 12의 (b)는 그 단면도이고, 도 12의 (c)는 그 등가 회로를 도시한다.
메모리 셀은 워드선과 비트선의 교점에 1개 배치되므로, 이 메모리 셀은 고집적화에 적합하다. 따라서, 도 12의 (c)에 도시된 바와 같이, 플로팅 게이트형 트랜지스터가 직렬 접속되어, 비트선(BL)과 소스선(SL)의 양단들에 선택 트랜지스터들(SSL, GSL)이 각각 배치된다.
도 13은 메모리 셀 어레이의 구성을 도시한다.
하나의 소거를 행하는 단위는, 비트 방향에서 보면, 도 13의 메모리 셀 블록의 단위이며, 워드 방향에서 보면, 하나의 전체 Mat이다. 용량은 약 512 kB로, 하나의 소거 단위이며, 블록으로 칭한다.
프로그램 단위는, 소거 블록에서의 하나의 워드선이며, 또한 2 비트선마다이다(짝수 BL 또는 홀수 BL).
또한, 4값 NAND-플래시에서는, 프로그램 단위로, 각 셀에 상부 비트(upper bit)와 하부 비트(lower bit)의 2비트 정보가 기억된다.
이것을 페이지로 칭하고, 이 예에서 1 페이지는 4 kB이다. 전체 블록에서, 직렬 접속된 셀수가 32개인 경우, 4 kB x (상부 비트 또는 하부 비트) x (짝수 BL 또는 홀수 BL) x 32 = 512 kB이다.
이러한 구성으로, 블록에 관하여 소거가 행해지면, 상부 비트 또는 하부 비트의 임계값이 감소하여, 각각 “1”데이터가 된다.
도 10은 상부 비트 또는 하부 비트에 데이터가 프로그램된 4값 임계값 분포를 도시한다.
각 4값 임계값 분포에 관한“1”과“0”데이터의 할당은, 도 10의 (b) 내지 도 10의 (e)에 도시된 4종류가 가능하고, 본 명세서에서, 도 10의 (d)의 구성을 설명한다.
데이터 기록/소거가 반복되면, 도 12의 (b)에 도시된 플로팅 게이트형 트랜지스터의 터널 산화물의 열화가 발생한다. 기록된 데이터의 방치에 의해, 전자의 주입에 기인하여 상승되었던 임계값 전압이 전자의 빠져 나감(dropout)에 의해 변한다. 따라서, 데이터가 파괴된다.
예컨대, 도 10의 (d)의 경우에서, 임계값 상태가 C에서 B로 변하기 때문에, 상부 비트의 데이터가“1”에서“0”으로 왜곡된다.
또한, 다음, 임계값 상태가 B에서 A로 변하고, 따라서 하부 비트의 데이터가“0”에서“1”로 왜곡된다.
임계값 상태에서의 A에서 E로의 변화는 거의 발생하기 어렵고, 이는 주입된 전자량이 작고, 전계도 작기 때문이다.
도 11은 도 10의 (d)의 경우에서의 불량 비트의 발생예이다.
각 행은 각 페이지를 나타내고, 각 워드선들(WL0, WL1)에 대하여, 상부 비트 또는 하부 비트, 홀수 BL, 및 짝수 BL의 4개의 페이지가 존재한다.
각 열은 페이지에서 4 kB 기록 데이터(N0 내지 4 kB-1)를 나타내고, 그 기록 데이터의 ECC 정정용 160 바이트 용장 비트(E0 내지 E160 B-1)를 나타낸다.
기록/소거가 반복된 후, 데이터가 미처리되어 있으면, 상부 비트에서는 데이터가 1에서 0으로 왜곡되고, 하부 비트에서는 데이터가 0에서 1로 왜곡된다.
본 발명의 실시예들을 도면을 참조하여 이하에 설명한다.
[실시예]
도 1a 내지 도 1e는, 본 발명의 제1 실시예에 따른 메모리 시스템의 데이터처리예이다. 본 실시예에서, 도 10의 (d)의 경우가 가정된다. 그러나, 본 실시예는 도 10의 다른 경우와, 8값 NAND 또는 16값 NAND 경우에 용이하게 적용될 수 있다.
각 행은 각 페이지를 나타내고, 워드선들(WL0, WL1)만의 예들을 도시한다. 각 워드선들(WL0, WL1)에 대하여, 상부 비트(홀수 BL), 상부 비트(짝수 BL), 하부 비트(홀수 BL), 및 하부 비트(짝수 BL)의 4개의 페이지들이 존재한다.
각 열에서, 64셀(R0) 내지 64셀(R511) 및 (N0 내지 4 kB-1)는, 통상의 4 kB 셀이 64 비트 단위로 그룹지워져 있는 그룹 데이터이다.
ECC 64셀(RE0 내지 RE19)은, 통상의 4 kB의 불량 셀을 구제하기 위한 용장 비트이고, 160 바이트 셀을 나타내고, 이 그룹 데이터의 용장 비트도 64 비트 단위로 그룹지워진다.
R512셀(R0 내지 R511)은 512 비트 플래그 데이터를 나타내고, 512 그룹 데이터의 각각에 1 비트 플래그가 제공된다.
ECC용 R20셀(RE0 내지 RE19)에서, 20개 그룹 데이터의 각 용장 비트에 1 비트 플래그 데이터가 제공된다.
R셀용 ECC(ER0 내지 ER19)는, 반전 플래그 데이터가 기억되는 ECC용 R20셀(RE0 내지 RE19)과 R512셀(R0 내지 R511)의 결함을 ECC 구제하기 위한 용장 비트이다.
도 1a는, 제1 블록에 관하여 프로그래밍이 행해지고, 도 10의 (d)에 도시된 바와 같이 데이터가 유지된 후, 상부 비트 데이터가 1에서 0으로 왜곡되고, 하부 비트 데이터가 0에서 1로 왜곡되는 경우를 나타낸다.
도 1b는, 데이터가 NAND-플래시로부터 판독되고, 메모리 시스템의 외부로 판독되거나, 다른 블록에 기록되거나, 외부로부터의 데이터의 일부 또는 전부가 치환되어 다른 블록에 기록되고, 원래의 블록은, 피로 저감을 위해, 어드레스 위치를 바꿔 빈 블록으로서 등록되는 경우를 도시하고 있다.
빈 블록에 관하여, 먼저, 상부 비트는 1, 하부 비트는 0이도록, 도 10의 (d)에 도시된 바와 같이 쉽게 왜곡된 데이터가 기록된다.
두번째로, 원래의 데이터(도 1a에서의 데이터)가 판독된 후, ECC 정정을 하고, ECC 정정이 행해진 비트 위치에 대해서는, 그것이 상부 비트이면 0이 기록되고, 그것이 하부 비트이면 1이 기록되고, 쉽게 왜곡되지 않는다.
도 1c는, 원래 블록이 빈 블록으로서 등록되고, 잠시 미처리되어 있는 경우를 나타낸다.
이 경우, ECC 정정을 한 비트는 거의 변화되지 않는 방향에 있고, 따라서 그대로 유지된다. 그러나, 다른 데이터 중에서, 데이터 유지 특성이 나쁘고, 미처리되어 있는 것에 의해 주입된 전자가 빠져 나와 임계값 전압을 감소시킨 셀에서, 그것이 상부 비트이면 데이터는 1에서 0으로 왜곡되고, 그것이 하부 비트이면 데이터는 0에서 1로 왜곡된다.
그 결과, 전에 ECC 불량을 일으킨 셀과, 빈 블록으로서 미처리되어 불량을 일으킨 셀은, 상부 비트의 경우 0으로서 인식되고, 하부 비트의 경우 1로서 인식될 수 있다.
도 1d는, 이 블록이 빈 블록으로부터 임의의 어드레스 블록으로서 등록되고, 새로운 비트 정보의 전부 또는 일부가 이 블록에 기록될 때의 블록 갱신 데이터의 예를 나타낸다.
이 데이터는, 그룹 데이터의 용장 비트에 관하여 ECC 패리티 비트를 이미 생성했다.
도 1e는 도 1d의 갱신 데이터가 이 블록에 기록될 때의 데이터 구성을 도시한다.
도 1c에서, 데이터 유지로 인하여 열화하는 비트와, 에러가 ECC에 의하여 검출되는 비트에 관하여 데이터의 왜곡이 방지된다. 도 1c의 상부 비트에서 불량 셀로서 인식되어 0 데이터가 된 비트 위치에 관하여, 도 1d의 대응하는 위치의 비트가 0으로 거의 왜곡되지 않으면, 셀은 그대로 유지된다. 이 비트가 1로, 쉽게 왜곡되면, 데이터 그룹의 기록 비트 모두가 반전되어, 데이터가 반전된 것을 기억하기 위하여 대응하는 그룹 데이터의 플래그를 0으로 변경한다.
유사하게, 도 1c의 하부 비트에서 불량 셀로서 인식되어 1 데이터가 된 비트 위치에 관하여, 도 1d의 대응하는 위치의 비트가 1로, 거의 왜곡되지 않으면, 셀은 그대로 유지된다. 비트가 0으로, 쉽게 왜곡되면, 데이터 그룹의 기록 비트 모두가 반전되어, 데이터가 반전된 것을 기억하기 위하여 대응하는 그룹 데이터의 플래그를 0으로 변경한다.
이 처리는, 그룹 데이터의 용장 비트에 관해서도 행해진다. 마지막으로, 플래그 데이터에 관하여, 패리티 비트가 생성되고, 각 그룹 데이터, 그룹 데이터의 용장 비트, 플래그 데이터, 및 플래그 데이터의 용장 비트가 갱신 데이터로서 NAND-플래시에 기록된다(도 1e의 블록).
본 실시예에서, 그룹 데이터가 미세하게 분할되어도, 각 그룹에 대하여 1비트의 플래그 데이터만이 요구된다. 따라서, ECC, 용장성 등에 비교해서 구제 효율이 매우 높다.
즉, 소수의 용장 비트로 다수의 불량 비트가 구제될 수 있다. 플래그 데이터는 소용량을 갖기 때문에, 강력한 ECC가 탑재되어 에러의 발생을 대폭 억제하더라도, 오버헤드가 감소될 수 있다.
다음, 도 1e의 기록 데이터가 판독되어 빈 블록을 생성하고, 그 데이터가 갱신되어 다른 블록을 생성하는 경우를 생각한다.
도 1e의 데이터로부터, 우선, 플래그 데이터에 관하여 ECC 정정이 행해진다. 다음, 플래그 데이터에 대응하여 그룹 데이터의 반전이 행해진다. 마지막으로, 그룹 데이터에 관하여 ECC 정정을 하여, 기록 데이터의 판독이 완성된다.
이 때, ECC 정정 비트가 기억되면, 도 1b의 상태로의 진행이 가능하다. 그 후 처리는 상술된 바와 동일하다.
본 실시예에서, 플래그 데이터의 반전과 ECC를 조합시키는 것에 의해, 주입된 전자의 빠져 나감에 의한 임계값 전압(Vt)의 저하와, 디스터브(disturb)와 같은 다른 결함도 구제될 수 있다.
본 실시예에서와 같이 각 그룹 데이터가 약 64비트에 설정되면, 2중 실패의 확률은 매우 작아진다. 2중 실패가 발생하더라도, ECC에 의하여 구제될 수 있다.
본 실시예에 따르면, 블록에 데이터가 기록되거나, 블록이 비어도, 적은 플래그 데이터로 원래의 데이터의 열화되기 쉬운 비트가 검출될 수 있어, 다음에 기록될 데이터가 실패하는 것이 방지될 수 있다.
도 2는 제1 실시예에 따른 메모리 시스템의 처리 흐름도로, 데이터가 NAND-플래시로부터 판독되고, 메모리 시스템의 외부로 판독되고, 또는 다른 블록에 기록되는 흐름도이며, 데이터가 판독된 블록은 빈 블록으로서 등록된다. 도 3은 제1 실시예에 따른 메모리 시스템의 처리 흐름도로, 데이터가 빈 블록에 기록될 때의 흐름도이다.
도 2 및 도 3에 도시된 메모리 시스템의 처리 흐름에서, 기본적으로 도 1a 내지 도 1e에 도시된 동작이 일반화되어, 흐름도로 도시되며, 도 1a 내지 도 1e에서와 동일한 효과가 예측될 수 있다.
RevGroupData, RevGroupData의 용장 비트, RevFlagData, 및 RevFlagData의 용장 비트 각각은, 그룹 데이터, 그룹 데이터의 ECC 정정용 용장 비트, 플래그 데이터, 및 플래그 데이터의 ECC 정정용 용장 비트를 나타낸다.
각 RevGroupData의 ECC 정정용 비트 위치를 기억하는 메모리는 컨트롤러 측에 제공될 수 있고, 또는 다른 NAND 블록에 기록될 수 있다.
순간 정지 대책으로서, 메모리를 고속의 비휘발성 강유전체 메모리에 기억하는 것이 바람직하다.
비휘발성 강유전체 메모리로서, 도 14의 (a)에 도시된 종래의 강유전체 메모리, 보다 고속 동작이 가능한 도 14의 (b)에 도시된 직렬 접속형 TC 유닛형 강유전체 RAM, 또는 도 14의 (c)에 도시된 사다리형 강유전체 메모리가 사용될 수 있다.
도 14의 (b)에 도시된 직렬 접속형 TC 유닛형 강유전체 RAM은, 일본 특허 공개 공보 제H10-255483호, 일본 특허 공개 공보 제11-177036호, 및 일본 특허 공개 공보 제2000-22010호의 우선권 출원들에 개시되어 있다.
도 14의 (c)에 도시된 사다리형 강유전체 메모리는, 일본 특허 공개 공보 제2004-263383호의 우선권 출원에 개시되어 있다.
강유전체 메모리 대신에 MRAM(Magnetic Random Access Memory)이 사용될 수 있다.
도 4는 제1 실시예에 따른 메모리 시스템의 구성예이다. 4 kB 데이터를 기억하기 위하여, ECC에 따라 20비트 용장 데이터로 64비트 정정만을 행할 수 있고, 용장성에 따라서는 64바이트 용장 데이터로 0.016바이트 정정만을 행할 수 있다. 그러나, 본 실시예에서, ECC와 등가 레벨의 128바이트 용장 데이터로, 1024 비트 데이터의 왜곡이 구제될 수 있다. 따라서, 1자릿수 이상의 구제 효율이 실현될 수 있다고 할 수 있다.
도 5는 제1 실시예에 따른 메모리 시스템의 블럭도이다. 메모리 시스템은, NAND-플래시(501), 컨트롤러(502), 및 외부와 통신하는 인터페이스 회로(513)를 구비한다.
컨트롤러(502)는, 캐시(503)(비휘발성 또는 휘발성), 및 제어 MPU(504) 외에, RevFlagData ECC 정정 회로(505), RevGroupData ECC 정정 회로(506), RevGroupData 반전 회로(507), RevGroupData ECC 정정 비트 기억 메모리(508), RevGroupData와 그 ECC 용장 비트의 반전 회로(509), RevGroupData 용장 비트 발생 회로(510), RevFlagData 용장 비트 발생 회로(511), 및 RevFlagData 메모리(512)를 구비한다.
RevGroupData ECC 정정 비트 기억 메모리(508)와 RevFlagData 메모리(512)는, 비휘발성 FeRAM(Ferroelectric Random Access Memory)일 수 있고, 또는 NAND의 다른 블록에 기억될 수 있으나, 이 메모리는 비휘발성인 것이 바람직하다.
도 6a 내지 도 6c는, 본 발명의 제2 실시예에 따른 메모리 시스템의 데이터처리예이다. 도 7은, 제2 실시예에 따른 메모리 시스템의 처리 흐름도이며, 데이터가 NAND-플래시로부터 판독되고, 메모리 시스템의 외부로 판독되고, 또는 캐시(503)로부터 데이터가 기록되는 흐름도이다.
도 1 내지 도 3에 도시된 제1 실시예와 제2 실시예와 상이한 점은, 데이터가 빈 블록이 아닌 동일한 블록에 기록된다는 점이다. 즉, 데이터가 기록된 블록의 ECC 정정 위치(도 6a)가 특정되고, 갱신 데이터(도 6b)의 동일한 위치의 데이터가 어떠한 불량도 유발하지 않도록 하는 방향으로 그룹 데이터가 되도록 그룹 데이터가 반전되고, 반전된 데이터가 플래그 데이터에 기록된다(도 6c)는 점에서, 제1 실시예와 상이하다.
다치화의 구성에서, 도 10의 (d)에 도시된 것과 동일하게 가정된다. 물론 도 10의 (d) 이외의 구성도 용이하게 실현될 수 있다. ECC 불량과 비트의 왜곡을 방지한다는 관점에서, 도 1a 내지 도 1c의 효과와 동일한 효과가 있다. 이 경우에서도, 도 5에 도시된 회로에 의하여 동일한 효과가 달성될 수 있다.
도 8a 내지 도 8e는 본 발명의 제3 실시예에 따른 메모리 시스템의 데이터 처리예이며, 도 9a 내지 도 9c는 본 발명의 제4 실시예에 따른 메모리 시스템의 데이터 처리예이다.
제3 및 제4 실시예에서, 도 1a 내지 도 1e와 도 6a 내지 도 6c와 상이한 특징은, 플래그 데이터가 그룹 데이터에서와 같이, 데이터의 왜곡을 방지하기 위하여, 빈 블록에 비트의 왜곡이 발생되었거나, ECC 불량이 발생된 플래그 데이터가 구제될 수 있도록, 그 플래그 데이터를 위한 다른 플래그 데이터(R셀용 Rev)를 갖는다는 점이다.
상기 특징 외에는, 도 8a 내지 도 8e는 도 1a 내지 도 1e와 실질적으로 동일하고, 도 9a 내지 도 9c는 도 6a 내지 도 6c와 실질적으로 동일하다 따라서, 이들 실시예는 도 1a 내지 도 1e와 도 6a 내지 도 6c에 도시된 바와 동일한 효과를 달성할 수 있다.
상술된 바와 같이, 본 발명의 각 실시예에 따르면, 플래시-EEPROM 비휘발성 메모리에서 미세화 및 다치화에 의해 수 내지 수십 기가바이트의 대용량이 실현될 때, 기록/소거 후 데이터의 미처리로 인하여 불량 비트가 대폭 증가하여 ECC 정정용 용장 비트의 크기가 증가하는 문제, ECC 정정 시간이 거대해지는 문제, 및 초기 스크리닝을 하는 용장 영역이 거대해지는 문제를 갖는 NAND-플래시 메모리로 대표되는 플래시-EEPROM 비휘발성 메모리에서, 다수의 불량 비트가 소수의 용장 비트로 효율적으로 구제될 수 있는 메모리 시스템이 획득될 수 있다.
부가적인 이점 및 변형이 당업자에게 용이하게 행해질 것이다. 따라서, 보다 광범위한 태양의 본 발명은 여기서 도시되고 설명된 특정 상세한 설명과 대표적인 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물에 의하여 정의되는 일반적인 신규한 개념의 사상 또는 범위에서 벗어나지 않고 다양한 변형이 행해질 수도 있다.
(산업상 이용 가능성)
상술된 바와 같이, 본 발명에 따른 메모리 시스템은 플래시-EERPOM 비휘발성 메모리용으로 유용하며, 특히 NAND-플래시 메모리에 적합하다.
503 : 캐시 504 : 제어 MPU
505 : RevFlagData ECC 정정 회로
506 : RevGroupData ECC 정정 회로
507 : RevGroupData 반전 회로
508 : RevGroupData ECC 정정 비트 기억 메모리
509 : RevGroupData와 그 ECC 용장 비트의 반전 회로
510 : RevGroupData 용장 비트 발생 회로
511 : RevFlagData 용장 비트 발생 회로 512 : RevFlagData 메모리

Claims (14)

  1. 메모리 시스템으로서,
    플로팅 게이트 또는 전하 트랩층을 갖고, 데이터를 전기적으로 소거하고 기록할 수 있는 복수의 메모리 셀들이 배치되는 플래시-EEPROM 메모리;
    캐시 메모리와 상기 플래시-EEPROM 메모리를 제어하는 제어 회로; 및
    외부와 통신하는 인터페이스 회로
    를 구비하고,
    상기 플래시-EEPROM 메모리의 메모리 영역에는, 복수의 그룹 데이터와, 각 그룹 데이터의 전체 비트의 반전의 존재를 기억하기 위한 복수의 플래그 데이터가 기억되는 것인 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 플래시-EEPROM 메모리의 메모리 영역의, 빈 블록으로서 등록된 블록에 관하여, 상기 그룹 데이터에서, 원래의 기록 데이터에서 ECC 정정된 비트에 관하여, 데이터 유지에서 거의 실패가 발생하지 않는 방향의 1 또는 0 데이터가 기록되고, ECC 정정되지 않는 다른 비트에 관해서는, 데이터 유지에서 쉽게 실패가 발생하는 방향의 1 또는 0 데이터가 기록되고, 또는 전체 비트에 관해서는, 데이터 유지에서 쉽게 실패가 발생하는 방향의 1 또는 0 데이터가 기록되는 것인 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 플래시-EEPROM 메모리의 메모리 영역의 상기 빈 블록에 관한 신규 데이터의 블록 기록에 대해서는, 상기 각 그룹 데이터에서, 원래의 기록 데이터의 판독이 거의 실패하지 않는 방향의 1 또는 0 데이터를 나타내는 비트 위치에서, 신규 기록 데이터가 데이터 유지에서 실패가 쉽게 발생하는 방향으로 1 또는 0이면, 상기 그룹 데이터의 전체 비트가 반전되고, 대응하는 플래그 데이터에 관하여 반전을 나타내는 정보가 기억되는 것인 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 플래시-EEPROM 메모리의 메모리 영역의, 상기 신규 데이터의 기록 블록에서 판독된 데이터에 관하여, 상기 각 그룹 데이터에서, 대응하는 플래그 데이터가 반전되어 있는 경우, 각 그룹 데이터의 전체 비트가 반전된 데이터가 판독 데이터로서 지정되는 것인 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 제어 회로는, 상기 ECC 정정된 비트 위치를 기억하는 비휘발성 강유전체 메모리를 구비하는 것인 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 플래시-EEPROM 메모리의 메모리 영역의, 구 데이터의 판독과 신규 데이터의 기록이 행해지는 블록에 관하여, 원래의 기록 데이터에 관하여 대응하는 원래의 플래그 데이터가 반전되었고, 대응하는 그룹 데이터가 반전되고, ECC 정정이 그룹 데이터에 관하여 행해진 것을 나타내는 경우, 및 신규 기록 데이터가 ECC 정정된 비트 위치에서 데이터 유지에서 실패가 쉽게 발생하는 방향으로 1 또는 0인 경우, 대응하는 그룹 데이터의 전체 비트가 반전되는 데이터, 및 대응하는 플래그 데이터에 대한 반전을 나타내는 정보를 기억하는 데이터가, 상기 플래시-EEPROM 메모리의 메모리 영역의 대응하는 그룹 데이터와 플래그 데이터에 각각 기록되는 것인 메모리 시스템.
  7. 제 3 항에 있어서,
    상기 플래시-EEPROM 메모리의 메모리 영역의, 구 데이터의 판독과 신규 데이터의 기록이 행해지는 블록에 관하여, 원래의 기록 데이터에 관하여 대응하는 원래의 플래그 데이터가 반전되었고, 대응하는 그룹 데이터가 반전되고, ECC 정정이 그룹 데이터에 관하여 행해진 것을 나타내는 경우, 및 신규 기록 데이터가 ECC 정정된 비트 위치에서 데이터 유지에서 실패가 쉽게 발생하는 방향으로 1 또는 0인 경우, 대응하는 그룹 데이터의 전체 비트가 반전되는 데이터, 및 대응하는 플래그 데이터에 대한 반전을 나타내는 정보를 기억하는 데이터가, 상기 플래시-EEPROM 메모리의 메모리 영역의 대응하는 그룹 데이터와 플래그 데이터에 각각 기록되는 것인 메모리 시스템.
  8. 제 3 항에 있어서,
    상기 그룹 데이터는 ECC 정정을 위한 상기 그룹 데이터의 용장 비트를 포함하고, 상기 플래그 데이터는 ECC 정정을 위한 상기 플래그 데이터의 용장 비트를 포함하는 것인 메모리 시스템.
  9. 제 3 항에 있어서,
    상기 플래그 데이터는, 각 플래그 데이터의 전체 비트의 반전의 존재를 기억하기 위한 상기 플래그 데이터용 플래그 데이터를 포함하는 것인 메모리 시스템.
  10. 제 3 항에 있어서,
    상기 제어 회로는, 원래의 기록 데이터의 판독이 거의 실패하지 않는 방향의 1 또는 0을 나타내는 비트 위치를 기억하는 비휘발성 강유전체 메모리를 구비하는 것인 메모리 시스템.
  11. 제 6 항에 있어서,
    상기 그룹 데이터는 ECC 정정을 위한 상기 그룹 데이터의 용장 비트를 포함하고, 상기 플래그 데이터는 ECC 정정을 위한 상기 플래그 데이터의 용장 비트를 포함하는 것인 메모리 시스템.
  12. 제 6 항에 있어서,
    상기 플래그 데이터는, 각 플래그 데이터의 전체 비트의 반전의 존재를 기억하기 위한 상기 플래그 데이터용 플래그 데이터를 포함하는 것인 메모리 시스템.
  13. 제 7 항에 있어서,
    상기 그룹 데이터는 ECC 정정을 위한 상기 그룹 데이터의 용장 비트를 포함하고, 상기 플래그 데이터는 ECC 정정을 위한 상기 플래그 데이터의 용장 비트를 포함하는 것인 메모리 시스템.
  14. 제 7 항에 있어서,
    상기 플래그 데이터는, 각 플래그 데이터의 전체 비트의 반전의 존재를 기억하기 위한 상기 플래그 데이터용 플래그 데이터를 포함하는 것인 메모리 시스템.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5010756B2 (ja) 2009-09-09 2012-08-29 株式会社東芝 メモリ装置
CN102469357B (zh) * 2010-11-18 2013-09-04 深圳创维数字技术股份有限公司 一种用户操作数据的保存方法、系统及数字电视接收终端
JP6136767B2 (ja) * 2013-08-29 2017-05-31 富士通セミコンダクター株式会社 半導体記憶装置及びその書き込み方法
US9582354B2 (en) * 2014-01-28 2017-02-28 Infineon Technologies Ag Apparatus and method for improving data storage by data inversion
KR102327076B1 (ko) * 2014-12-18 2021-11-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9715919B1 (en) * 2016-06-21 2017-07-25 Micron Technology, Inc. Array data bit inversion
KR102441578B1 (ko) * 2017-10-27 2022-09-07 삼성전자주식회사 다중 데이터 버스 반전 동작을 수행하는 방법 및 메모리 장치
KR20220092215A (ko) 2020-12-24 2022-07-01 에스케이하이닉스 주식회사 메모리 컨트롤러를 포함하는 메모리 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5088093A (en) * 1986-04-18 1992-02-11 Cias, Inc. Self-correcting registers, error-detecting/correcting registers, and inversion coding using one bit, and other information storage media
US5267204A (en) * 1991-10-18 1993-11-30 Texas Instruments Incorporated Method and circuitry for masking data in a memory device
DE19610838A1 (de) * 1996-03-19 1997-02-27 Siemens Ag Verfahren zum Speichern eines Datensatzes in einem Speicher
JP3961651B2 (ja) 1997-12-16 2007-08-22 株式会社東芝 半導体記憶装置
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
US6728825B1 (en) * 1996-10-15 2004-04-27 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
AUPO347396A0 (en) * 1996-11-04 1996-12-05 Medical Innovations Limited Synergistic gold-containing compositions
JP3175648B2 (ja) 1997-07-07 2001-06-11 ソニー株式会社 記憶装置及びデータの書込み方法
US5936885A (en) * 1998-02-23 1999-08-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory capable of preventing erroneous inversion of data read from memory transistors
JP3961680B2 (ja) 1998-06-30 2007-08-22 株式会社東芝 半導体記憶装置
US7549011B2 (en) * 2001-08-30 2009-06-16 Micron Technology, Inc. Bit inversion in memory devices
JP4074279B2 (ja) 2003-09-22 2008-04-09 株式会社東芝 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変ｌｓｉ装置、ｉｃカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置
JP2005100527A (ja) * 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7509559B2 (en) * 2005-06-27 2009-03-24 Intel Corporation Apparatus and method for parity generation in a data-packing device
JP5162846B2 (ja) * 2005-07-29 2013-03-13 ソニー株式会社 記憶装置、コンピュータシステム、および記憶システム
JP4739940B2 (ja) 2005-12-21 2011-08-03 ソリッド ステート ストレージ ソリューションズ エルエルシー 不揮発性メモリ

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