CN104750618A - 数据储存装置以及快闪存储器控制方法 - Google Patents

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Abstract

本发明涉及快闪存储器型数据储存装置、与快闪存储器控制方法。快闪存储器包括多阶以及单阶存储单元。微控制器是运作来在数据写入该快闪存储器前先快取于随机存取存储器中。微控制器还是运作来配置该快闪存储器的多个物理区块供应包含多阶存储单元的一第一数据接收区块以及包含单阶存储单元的一第二数据接收区块。在微控制器控制下，自随机存取存储器上传至第一数据接收区块的各物理页数据为串行数据，至于零散数据则是快取于该随机存取存储器中、待整合成一物理页后写入该第二数据接收区块。

Description

数据储存装置以及快闪存储器控制方法
技术领域
本发明有关于快闪存储器(flash memory)实现的数据储存装置以及快闪存储器控制方法。
背景技术
现今数据储存装置常以快闪存储器(flash memory)为储存媒体。例如，快闪存储器常用作记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬碟(SSD)…等产品。另外有一种应用是采多芯片封装、将一与非门型快闪存储器与其控制芯片包装在同一封装中─称为嵌入式快闪存储器模组(如eMMC)。
快闪存储器的实体空间通常包括多个物理区块(blocks)。各物理区块包括多个物理页(pages)。针对快闪存储器而设计的抹除操作须以物理区块为抹除单位，一物理区块接着一物理区块地释放储存空间。数据更新时，新版数据写入闲置空间，而非覆写在旧版数据上。因此，快闪存储器─特别是架构复杂(包括多阶以及单阶存储单元)的快闪存储器─之管理远比其他传统储存媒体复杂。
发明内容
本发明揭示快闪存储器所实现的数据储存装置以及快闪存储器控制方法，所控制的快闪存储器包括多阶存储单元(Multi-Level Cells，简称MLCs)以及单阶存储单元(Single Level Cells，简称SLCs)，系将零散数据以及串行数据分开写入该快闪存储器。
根据本发明一种实施方式所实现的一数据储存装置包括一快闪存储器以及一控制单元。该快闪存储器包括多阶存储单元以及单阶存储单元，且是划分为多个物理区块，各物理区块包括多个物理页。该控制单元系耦接该快闪存储器至一主机，且包括一微控制器以及一随机存取存储器。该微控制器是运作来将该主机所下达的数据在写入该快闪存储器之前先快取于该随机存取存储器之中。该微控制器是运作来配置该快闪存储器这些物理区块供应包含多阶存储单元的一第一数据接收区块以及包括单阶存储单元的一第二数据接收区块。在该微控制器控制下，自该随机存取存储器上传至该第一数据接收区块的各物理页所各自含括的是串行数据(sequential data)。至于零散数据则是快取于该随机存取存储器组成一物理页后写入该第二数据接收区块。
根据本发明另外一种实施方式所实现的一快闪存储器控制方法包括以下步骤：为一快闪存储器供应一随机存取存储器，该快闪存储器包括多阶存储单元以及单阶存储单元，且是划分为多个物理区块，各物理区块包括多个物理页；将主机下达的数据于写入该快闪存储器前先快取于该随机存取存储器中；以及配置该快闪存储器的这些物理区块供应包括多阶存储单元的一第一数据接收区块、以及包括单阶存储单元的一第二数据接收区块。特别是，自该随机存取存储器上传至该第一数据接收区块的各物理页是各自包含串行数据。至于零散数据则是快取于该随机存取存储器中组成一物理页后写入该第二数据接收区块。
下文特举实施例，并配合附图，详细说明本发明内容。
附图说明
图1图解一快闪存储器100的储存空间规划；
图2A图解了多阶存储单元(MLCs)的存储内容分布；
图2B图解了单阶存储单元(SLCs)的存储内容分布；
图3为方块图，根据本发明一种实施方式图解一数据储存装置300；
图4为流程图，根据本发明一种实施方式图解如何将一物理页的快取数据Cached_Data自随机存取存储器322上传至快闪存储器304；以及
图5A以及图5B是基于图4图解一连串的快取数据是如何写入快闪存储器304。
符号说明
100～快闪存储器；          102～物理页；
104、106、108以及110～物理区段；
300～数据储存装置；      302～主机；
304～快闪存储器；            306～控制单元；
308～系统内程序物理区块；
310～多阶存储单元的闲置物理区块；
312～单阶存储单元的闲置物理区块；
314～数据集合；           320～微控制器；
322～随机存取存储器；    324～只读存储器；
Cached_Data～一物理页的快取数据；
HA、HB、HC以及HD～四个主机页的数据；
Hm(LBAk0～LBAk0+7)、Hm+1(LBAk1～LBAk1+7)、Hm+2(LBAk2～LBAk2+7)、Hm+3(LBAk3～LBAk3+7)
～主机页；
R_MLC、R_SLC～数据接收区块。
S402…S414～步骤。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书界定。
图1图解了一快闪存储器100的储存空间规划。快闪存储器100所供应的储存空间是划分为多个物理区块(blocks)BLK1、BLK2…BLKN…等。各物理区块包括多个物理页(pages)。各物理页包括多物理区段(sectors)。例如，物理区块BLKN上的物理页102包括四个物理区段104、106、108以及110。若各物理区段是配置储存一主机页的使用者数据(对应一串逻辑地址，如LBAk～LBAk+7)，各物理页是配置给四个主机页使用。例如，物理区段104、106、108以及110分别对应主机页Hm(即，LBAk0～LBAk0+7)、Hm+1(即，LBAk1～LBAk1+7)、Hm+2(即，LBAk2～LBAk2+7)、Hm+3(即，LBAk3～LBAk3+7)。写入一物理页的四个主机页可为零散(random)或串行(sequential)数据。例如，倘若写入物理页102的四个主机页Hm、Hm+1、Hm+2以及Hm+3为零散数据，则逻辑地址LBAk1非接续逻辑地址LBAk0+7、或逻辑地址LBAk2非接续逻辑地址LBAk1+7、或逻辑地址LBAk3非接续逻辑地址LBAk2+7。倘若写入物理页102的四个主机页Hm、Hm+1、Hm+2以及Hm+3包含串行数据，则逻辑地址LBAk1接续逻辑地址LBAk0+7、且逻辑地址LBAk2接续逻辑地址LBAk1+7、且逻辑地址LBAk3接续逻辑地址LBAk2+7。本发明所揭示技术教示零散数据以及串行数据如何分开写入快闪存储器100。
图2A图解了多阶存储单元(MLCs)的存储内容分布。图2B图解了单阶存储单元(SLCs)的存储内容分布。参阅图2A，各多阶存储单元是储存两位元的数据。各多阶存储单元是处于四种状态’11’、’10’、’01’以及’00’之一。参阅图2B，各单阶存储单元是储存单一位元的数据。各单阶存储单元是处于两种状态’1’与’0’之一。单阶存储单元的优点系写入速度快、能量消耗低、且具有良好的存储耐久性。多阶存储单元的优点主要是高数据密度。本发明一种实施方式是常态将数据以单阶存储单元储存，以受益于其高写入速度、低功率消耗以及高存储耐久性。然而，倘若写入数据经判断确定为串行数据，则将之写入多阶存储单元而非单阶存储单元，以期提升数据密度。
图3为方块图，根据本发明一种实施方式图解一数据储存装置300。数据储存装置300是耦接主机302，以根据主机302下达的指令运作。数据储存装置300包括快闪存储器304以及控制单元306。以下讨论如何将零散数据以及串行数据分开写入快闪存储器304。
快闪存储器304的物理区块是配置作多种用途。部分物理区块308是储存系统内程序(in-system programs，简称ISPs)。部分物理区块310为包含多阶存储单元(MLCs)的闲置物理区块。部分物理区块312为包含单阶存储单元(SLCs)的闲置物理区块。两种数据写入区块R_MLC以及R_SLC分别配置自这些闲置物理区块310(多阶存储单元)以及这些闲置物理区块312(单阶存储单元)，以接收写入数据，并于后续作为数据区块推入数据集合314。快闪存储器304可更包括未显示在图上的尚未作规划的物理区块。
控制单元306耦接该快闪存储器304至主机302，且包括一微控制器320、一随机存取存储器322以及一只读存储器324。只读程序码系储存于只读存储器324中。微控制器320包括执行该只读存储器324内的只读程序码或/以及该快闪存储器304的这些物理区块308内的系统内程序码，据以操作该快闪存储器304。以下段落将讨论该快闪存储器304的控制与管理。
微控制器320是运作来对快闪存储器304作以上物理区块配置(例如，配置该快闪存储器304供应上述两个数据接收区块R_MLC以及R_SLC)。微控制器320更在将主机302下达的数据写入该快闪存储器304前，先以随机存取存储器322快取收集之。如图所示，四个主机页HA、HB、HC以及HD是快取于随机存取存储器322且结合成一物理页的快取数据Cache_Data，以写入该快闪存储器的一物理页中。在微控制器320操作下，自随机存取存储器322上传至该数据接收区块R_MLC的各物理页的数据系各自包含串行数据，且零散数据系快取于该随机存取存储器322中，待组成一物理页后写入该数据接收区块R_SLC。
图4为流程图，根据本发明一种实施方式图解一个物理页的快取数据Cached_Data如何自随机存取存储器322上传至该快闪存储器304。如步骤S402以及S404所示，常态设定是将一个物理页的快取数据Cached_Data写入该数据接收区块R_SLC，以达到快速写入、低耗能、以及存储耐久…等优点。在步骤S404写入一个物理页的快取数据Cached_Data至该数据接收区块R_SLC后，步骤S406将检查已在步骤S404中自该随机存取存储器322上传至该数据接收区块R_SLC的该个物理页的数据型态。若步骤S406判定步骤S404自该随机存取存储器322上传至该数据接收区块R_SLC的该个物理页是包含串行数据，则流程进行步骤S408，自该随机存取存储器322获取另一物理页的快取数据，继而执行步骤S410，检查步骤S408自该随机存取存储器322所获取的该另一物理页的快取数据的数据型态。若步骤S410判定步骤S408自该随机存取存储器322所获取的该另一物理页的快取数据是包含零散数据，流程进行步骤S414，将步骤S408自该随机存取存储器322所获取的该另一物理页的快取数据写入该数据接收区块R_SLC。步骤S414后，流程则是再次进行步骤S402、S404以及S406。或者，若步骤S410判定步骤S408自该随机存取存储器322所获取的该另一物理页的快取数据是包含串行数据，则流程进行步骤S412，将步骤S408自该随机存取存储器322所获取的该另一物理页的快取数据写入该数据接收区块R_MLC。步骤S412后，流程则是再次进行步骤S408以及S410。
根据图4所示流程图，微控制器320是运作来在写入数据至该数据接收区块R_MLC(如，步骤S412)前先检查数据型态(如，步骤S410)，以确认自该随机存取存储器322上传至该数据接收区块R_MLC的各物理页数据是各自包含串行数据。若自随机存取存储器322上传至该数据接收区块R_SLC的一物理页的快取数据(命名为Cached_DataA)是包含零散数据，微控制器322是运作来将稍晚于该物理页数据Cached_DataA快取于该随机存取存储器322中的另一物理页的数据(命名为Cached_DataB)写入该数据接收区块R_SLC，如于步骤S414后执行的步骤S404。微控制器322是还运作来检查快取数据Cached_DataB是包含串行数据、或零散数据(例如，步骤S406)，以预测晚于快取数据Cached_DataB快取于该随机存取存储器322中的一物理页的快取数据(命名为Cached_DataC)的数据型态。若快取数据Cached_DataB包含零散数据，微控制器320将推测快取数据Cached_DataC亦包含零散数据，且将快取数据Cached_DataC写入数据接收区块R_SLC(例如，步骤S406后执行的步骤S404)。若快取数据Cached_DataB包含串行数据，微控制器320是运作来在将快取数据Cached_DataC写入快闪存储器304前，检查快取数据Cached_DataC的数据型态(例如，步骤S410)。若快取数据Cached_DataC确认包含串行数据，微控制器320是运作来写入该快取数据Cached_DataC至该数据接收区块R_MLC(如，步骤S412)。若快取数据Cached_DataC确认包含零散数据，微控制器320是运作来写入该快取数据Cached_DataC至该数据接收区块R_SLC(如，步骤S414)。
基于图4所示流程，图5A以及图5B说明一连串的快取数据是如何写入快闪存储器304。首先，根据步骤S402自随机存取存储器322获取包含主机页H0、H2、H60以及H50的一个物理页的快取数据Cached_Data1。该物理页的快取数据Cached_Data1是根据步骤S404写入该数据接收区块R_SLC。步骤S406则判断出该物理页的快取数据Cached_Data1是包含零散数据。因此，步骤S402再次实行，自随机存取存储器322获取包含主机页H32、H33、H34以及H35的另一个物理页的快取数据Cached_Data2。该物理页的快取数据Cached_Data2是根据步骤S404写入该数据接收区块R_SLC。步骤S406将判断出该物理页的快取数据Cached_Data2是包含串行数据，继而，步骤S408将自随机存取存储器322获取包含主机页H36、H37、H38以及H39的另一个物理页的快取数据Cached_Data3。步骤S410判断出该物理页的快取数据Cached_Data3是包含串行数据，继而，步骤S412将该物理页的快取数据Cached_Data3写入该数据接收区块R_MLC。随后，步骤S408再次执行，自随机存取存储器322获取包含主机页H35、H36、H80以及H90的另一个物理页的快取数据Cached_Data4。步骤S410将判断出该物理页的快取数据Cached_Data4是包含零散数据。因此，步骤S414接续施行，将该个物理页的快取数据Cached_Data4写入该数据接收区块R_SLC。步骤S402将随后再次执行。参阅图5B，数据接收区块R_SLC仅储存串行数据，且零散数据是必然写入该数据接收区块R_SLC。
其他采用上述概念控制一快闪存储器的技术都属于本发明所欲保护的范围。基于以上技术内容，本发明更涉及快闪存储器的控制方法，不限定以特定架构的控制单元实现。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当由权利要求书界定为准。

Claims (12)

1.一种数据储存装置，包括：
一快闪存储器，具有多阶存储单元以及单阶存储单元，其中该快闪存储器是划分为多个物理区块，且上述物理区块各自包括多个物理页；以及
一控制单元，耦接该快闪存储器至一主机，且包括一微控制器以及一随机存取存储器；
其中：
该微控制器是运作来在将该主机所下达的数据写入该快闪存储器前，先以该随机存取存储器快取之；
该微控制器还运作来配置该快闪存储器的这些物理区块供应包含多阶存储单元的一第一数据接收区块以及包含单阶存储单元的一第二数据接收区块；
其中：
自该随机存取存储器上传至该第一数据接收区块的各物理页各自包含串行数据；且
快取于该随机存取存储器中组成一物理页的零散数据是写入该第二数据接收区块。
2.如权利要求1所述的数据储存装置，其特征在于：
该微控制器是运作来在写入数据至该第一数据接收区块之前先做数据型态检查，以确保自该随机存取存储器上传至该第一数据接收区块的各物理页是各自包含串行数据。
3.如权利要求1所述的数据储存装置，其特征在于：
在判定自该随机存取存储器上传至该第二数据接收区块的一第一物理页的数据包含零散数据时，该微控制器是运作使一第二物理页的数据是写入该第二数据接收区块，该第二物理页的数据是晚于该第一物理页的数据快取于该随机存取存储器中。
4.如权利要求3所述的数据储存装置，其特征在于：
该微控制器还是运作来检查该第二物理页的数据是包含串行数据或零散数据，以推测一第三物理页的数据的数据型态，该第三物理页的数据是晚于该第二物理的数据快取于该随机存取存储器中。
5.如权利要求4所述的数据储存装置，其特征在于：
该第二物理页的数据包含零散数据时，该微控制器是运作来推测该第三物理页的数据是包含零散数据，并将该第三物理页的数据写入该第二数据接收区块。
6.如权利要求4所述的数据储存装置，其特征在于：
该第二物理页的数据包含串行数据时，该微控制器是运作来在写入该第三物理页的数据至该快闪存储器前，先检查该第三物理页的数据的数据型态；
该第三物理页的数据经确认为包含串行数据时，该微控制器是运作来写入该第三物理页的数据至该第一数据接收区块；且
该第三物理页的数据经确认为包含零散数据时，该微控制器是运作来写入该第三物理页的数据至该第二数据接收区块。
7.一种快闪存储器控制方法，包括：
为一快闪存储器供应一随机存取存储器，该快闪存储器具有多阶存储单元以及单阶存储单元，且划分为多个物理区块，且上述物理区块各自包括多个物理页；
在将一主机所下达的数据写入该快闪存储器前，先以该随机存取存储器快取之；以及
配置该快闪存储器的这些物理区块供应包含多阶存储单元的一第一数据接收区块、以及包含单阶存储单元的一第二数据接收区块；
其中：
自该随机存取存储器上传至该第一数据接收区块的各物理页是各自包含串行数据；且
快取于该随机存取存储器中以组成一物理页的零散数据是写入该第二数据接收区块。
8.如权利要求7所述的快闪存储器控制方法，其特征在于，还包括：
在写入数据至该第一数据接收区块之前先做数据型态检查，以确保自该随机存取存储器上传至该第一数据接收区块的各物理页是各自包含串行数据。
9.如权利要求7所述的快闪存储器控制方法，其特征在于：
在判定自该随机存取存储器上传至该第二数据接收区块的一第一物理页的数据是包含零散数据时，使一第二物理页的数据是写入该第二数据接收区块，该第二物理页的数据晚于该第一物理页的数据快取于该随机存取存储器中。
10.如权利要求9所述的快闪存储器控制方法，其特征在于，还包括：
检查该第二物理页的数据是包含串行数据或零散数据，以推测一第三物理页的数据的数据型态，该第三物理页的数据晚于该第二物理的数据快取于该随机存取存储器中。
11.如权利要求10所述的快闪存储器控制方法，其特征在于，还包括：
在该第二物理页的数据包含零散数据时，推测该第三物理页的数据是包含零散数据，并将该第三物理页的数据写入该第二数据接收区块。
12.如权利要求10所述的快闪存储器控制方法，其特征在于：
该第二物理页的数据包含串行数据时，该第三物理页的数据的数据型态是在写入该快闪存储器前作检查；
该第三物理页的数据经确认为包含串行数据时，该第三物理页的数据是写入该第一数据接收区块；且
该第三物理页的数据经确认为包含零散数据时，该第三物理页的数据是写入该第二数据接收区块。
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